JPS628877B2 - - Google Patents
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- JPS628877B2 JPS628877B2 JP14394880A JP14394880A JPS628877B2 JP S628877 B2 JPS628877 B2 JP S628877B2 JP 14394880 A JP14394880 A JP 14394880A JP 14394880 A JP14394880 A JP 14394880A JP S628877 B2 JPS628877 B2 JP S628877B2
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- Japan
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- data
- memory
- memory cell
- fet
- cell array
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000012360 testing method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は電荷捕獲手段（フローテイング・ゲー
ト）をゲート絶縁膜内に持つたIG−FET（絶縁
ゲート型電界効果トランジスタ）をメモリーセル
とする不揮発性半導体メモリーに関するものであ
る。
ト）をゲート絶縁膜内に持つたIG−FET（絶縁
ゲート型電界効果トランジスタ）をメモリーセル
とする不揮発性半導体メモリーに関するものであ
る。
上記の如きフローテイング・ゲートをゲート絶
縁膜内に持つ不揮発性半導体メモリー（例えば
EPROM）において、そのフローテイング・ゲー
トに電子を注入するつまりプログラムを行なう
時、メモリーセルのゲートとドレインにプログラ
ム電圧（例えば25V）を印加するが、１つのメモ
リーセルをプログラムするには、通常約50ミリ秒
の時間が必要である。従つて、例えば2048ワード
×８ビツトのメモリーの全メモリーセルをプログ
ラムするには約1.7分かかり、4096ワード×８ビ
ツトのメモリーのプログラムには3.4分かかる。
ところで半導体メモリーをテストする時、例えば
ダイソートテスト工程においては、全メモリーセ
ルをプログラムし、半導体ウエハ上で各ダイをテ
ストしていくわけで、１枚のウエハ上に例えば
150個のダイがあるとすれば、4096ワード×８ビ
ツトのメモリーの場合、すべてのダイにプログラ
ム可能かどうかを調べるのに、3.4分×150＝510
分つまり8.5時間も必要となつてしまう。
縁膜内に持つ不揮発性半導体メモリー（例えば
EPROM）において、そのフローテイング・ゲー
トに電子を注入するつまりプログラムを行なう
時、メモリーセルのゲートとドレインにプログラ
ム電圧（例えば25V）を印加するが、１つのメモ
リーセルをプログラムするには、通常約50ミリ秒
の時間が必要である。従つて、例えば2048ワード
×８ビツトのメモリーの全メモリーセルをプログ
ラムするには約1.7分かかり、4096ワード×８ビ
ツトのメモリーのプログラムには3.4分かかる。
ところで半導体メモリーをテストする時、例えば
ダイソートテスト工程においては、全メモリーセ
ルをプログラムし、半導体ウエハ上で各ダイをテ
ストしていくわけで、１枚のウエハ上に例えば
150個のダイがあるとすれば、4096ワード×８ビ
ツトのメモリーの場合、すべてのダイにプログラ
ム可能かどうかを調べるのに、3.4分×150＝510
分つまり8.5時間も必要となつてしまう。
本発明は上記実情に鑑みてなされたもので、セ
ル・アレイの出力１ビツト当たり複数個のメモリ
ーセルを同時にプログラムすることにより、テス
ト時間の短縮化がはかれる不揮発性半導体メモリ
ーを提供しようとするものである。
ル・アレイの出力１ビツト当たり複数個のメモリ
ーセルを同時にプログラムすることにより、テス
ト時間の短縮化がはかれる不揮発性半導体メモリ
ーを提供しようとするものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図において１はメモリーセル・アレイで
あり、このセル・アレイ１には行線１０，１１，
……、列線２０，２１，……、メモリーセル３
11，３12，……、３21，３22，……等が設けられて
いる。行線１０，１１，……の一端は行デコーダ
４に接続される。列線２０，２１，……の一端は
IG−FET（負荷トランジスタ）５０，５１，…
…を介してプログラム電源（例えば25V）VPに
接続され、他端は列選択用IG−FET６０，６
１，……を介して共通端子７に接続される。上記
IG−FET５０，５２，５４，……はゲート信号
Y1により選択され、IG−FET５１，５３，５
５，……はゲート信号Y2により選択され、IG−
FET６０，６１，……は列デコーダ８により選
択される。共通端子７はIG−FET９を介してプ
ログラム電源VPに接続され、IG−FET９のゲー
トは書き込みデータが供給されるデータ入力回路
１０に接続される。このIG−FET９及びデータ
入力回路１０は、正規にメモリーセルのプログラ
ムを行なう際に用いるものである。共通端子７は
IG−FET１１を介してセンスアンプ及び出力バ
ツフア回路１２の入力端に接続され、IG−FET
１１のゲートにはデータ読み出し信号Ｒ／が供
給され、回路１２の入力端はデプレツシヨン型
IG−FET１３を介して電源VC（例えば5V）に接
続され、IG−FET１３のゲートは回路１２の入
力端に接続される。
る。第１図において１はメモリーセル・アレイで
あり、このセル・アレイ１には行線１０，１１，
……、列線２０，２１，……、メモリーセル３
11，３12，……、３21，３22，……等が設けられて
いる。行線１０，１１，……の一端は行デコーダ
４に接続される。列線２０，２１，……の一端は
IG−FET（負荷トランジスタ）５０，５１，…
…を介してプログラム電源（例えば25V）VPに
接続され、他端は列選択用IG−FET６０，６
１，……を介して共通端子７に接続される。上記
IG−FET５０，５２，５４，……はゲート信号
Y1により選択され、IG−FET５１，５３，５
５，……はゲート信号Y2により選択され、IG−
FET６０，６１，……は列デコーダ８により選
択される。共通端子７はIG−FET９を介してプ
ログラム電源VPに接続され、IG−FET９のゲー
トは書き込みデータが供給されるデータ入力回路
１０に接続される。このIG−FET９及びデータ
入力回路１０は、正規にメモリーセルのプログラ
ムを行なう際に用いるものである。共通端子７は
IG−FET１１を介してセンスアンプ及び出力バ
ツフア回路１２の入力端に接続され、IG−FET
１１のゲートにはデータ読み出し信号Ｒ／が供
給され、回路１２の入力端はデプレツシヨン型
IG−FET１３を介して電源VC（例えば5V）に接
続され、IG−FET１３のゲートは回路１２の入
力端に接続される。
次に第１図の不揮発性メモリーの全メモリーセ
ルが書き込み可能かをテストする場合には、付加
回路１４の信号Y1，Y2を共にプログラム電源VP
の電位付近に上げて列線２０，２１，……をプロ
グラム電源Ｖpに接続する。この状態で従来と同
様に、行デコーダ４によつて一行線ずつ選択つま
り25Vの電圧印加を行なえば、その行線に接続さ
れる各IG−FETのゲートとドレインにはそれぞ
れVP電位及びVP−Ｖth5（Ｖth5はIG−FET５
０，５１，……のシキイ電圧）の電位が印加さ
れ、書き込みが行われる。即ちこのメモリーをテ
ストするための書き込みは、行線の数の回数だけ
で済み、テスト時間が非常に短縮されるものであ
る。
ルが書き込み可能かをテストする場合には、付加
回路１４の信号Y1，Y2を共にプログラム電源VP
の電位付近に上げて列線２０，２１，……をプロ
グラム電源Ｖpに接続する。この状態で従来と同
様に、行デコーダ４によつて一行線ずつ選択つま
り25Vの電圧印加を行なえば、その行線に接続さ
れる各IG−FETのゲートとドレインにはそれぞ
れVP電位及びVP−Ｖth5（Ｖth5はIG−FET５
０，５１，……のシキイ電圧）の電位が印加さ
れ、書き込みが行われる。即ちこのメモリーをテ
ストするための書き込みは、行線の数の回数だけ
で済み、テスト時間が非常に短縮されるものであ
る。
次にこのメモリーのメモリーセルに１つおきに
書き込みを行ない、データの“１”、“０”の読み
出し速度を調べる場合には、行線１０が選択され
てVPレベルとなつた時に信号Y1をVPレベルと
し、行線１１が選択されてVPレベルとなつた時
に信号Y2をVPレベルとする。この信号Y1，Y2を
交互に与える動作を繰り返していけば、メモリー
セルに１つおきに書き込みを行なうことができ、
その書き込み回数は行線の数だけで済む。また上
記のようにメモリーセルに１つおきに書き込みを
行なうことができ、従つて読み出す場合にちがつ
たデータが出せるから、読み出し速度がスペツク
を満足しているか否かを調べることができるもの
である。
書き込みを行ない、データの“１”、“０”の読み
出し速度を調べる場合には、行線１０が選択され
てVPレベルとなつた時に信号Y1をVPレベルと
し、行線１１が選択されてVPレベルとなつた時
に信号Y2をVPレベルとする。この信号Y1，Y2を
交互に与える動作を繰り返していけば、メモリー
セルに１つおきに書き込みを行なうことができ、
その書き込み回数は行線の数だけで済む。また上
記のようにメモリーセルに１つおきに書き込みを
行なうことができ、従つて読み出す場合にちがつ
たデータが出せるから、読み出し速度がスペツク
を満足しているか否かを調べることができるもの
である。
第２図は本発明の他の実施例であり、書き込み
を行なう際、同時に２つの列線を選択するように
したものである。この構成は第１図のメモリーセ
ル・アレイが２個記載されており、従つて第１図
のものとほとんど対応するから、対応個所には同
一符号を用い、かつ適宜ダツシユを付しておく。
なおIG−FET２１，２２′はデータ読み出し時の
み使用されるもので、共通端子７または７′を選
択する。
を行なう際、同時に２つの列線を選択するように
したものである。この構成は第１図のメモリーセ
ル・アレイが２個記載されており、従つて第１図
のものとほとんど対応するから、対応個所には同
一符号を用い、かつ適宜ダツシユを付しておく。
なおIG−FET２１，２２′はデータ読み出し時の
み使用されるもので、共通端子７または７′を選
択する。
テスト時においてこの第２図のメモリーセルに
データを書き込むためには、アドレス入力A0，
０を共に“０”としてIG−FET２１，２１′，
２２，２２′をオフ状態とし、かつ読み出し信号
Ｒ／を“０”としてIG−FET１１，２３，２
３′をオフ状態としておく。そして書き込みデー
タが“０”の時、端子ａ，a′をVP電位としてIG
−FET（負荷トランジスタ）９，９′をオン状態
としてから、従来通り行デコーダ４、列デコーダ
８でメモリーセルの選択を行なえば、２つのメモ
リーセルのゲートとドレインにVP電位を与え
て、データの書き込みが行なえ、従つて２つのメ
モリーセルに同時に同一のデータが書き込めるこ
とにより、テスト時間が従来の半分で済むもので
ある。
データを書き込むためには、アドレス入力A0，
０を共に“０”としてIG−FET２１，２１′，
２２，２２′をオフ状態とし、かつ読み出し信号
Ｒ／を“０”としてIG−FET１１，２３，２
３′をオフ状態としておく。そして書き込みデー
タが“０”の時、端子ａ，a′をVP電位としてIG
−FET（負荷トランジスタ）９，９′をオン状態
としてから、従来通り行デコーダ４、列デコーダ
８でメモリーセルの選択を行なえば、２つのメモ
リーセルのゲートとドレインにVP電位を与え
て、データの書き込みが行なえ、従つて２つのメ
モリーセルに同時に同一のデータが書き込めるこ
とにより、テスト時間が従来の半分で済むもので
ある。
また、第２図において、正規に、メモリーセル
の書き込みを行なう場合には、アドレス入力
A0，０は従来通り反対の論理関係を持つ。す
なわち、A0が“１”の時は０は“０”、A0が
“０”の時は０は“１”となる。例えば、A0が
“１”の時、IG−FET２２′はオン状態になり、
端子a′はほぼ接地レベルとなるため、IG−FET
９′はオフ状態になる。この時、アドレス入力
０は“０”のため、端子ａには書き込みデータに
応じて、VP電位又は接地電位近辺になり、列デ
コーダ８、行デコーダ４により選択されたメモリ
ーセルに、書き込みデータに応じたデータがプロ
グラムされる。又A0が“０”、０が“１”なら
ば、端子a′に書き込みデータに応じた電位（VP
又は接地）が現われ、列デコーダ８、行デコーダ
４により選択されたメモリーセルにプログラムが
行なわれる。この様に正規に書き込みを行なう時
は、A0が“１”ならばメモリーセル３11，……，
３1n，……に書き込みが行なわれ、A0が“０”
ならばメモリーセル３11′……３1′n……に書き込
みが行なわれる。この様に書き込まれたデータを
メモリーセルから読み出す時には、A0＝“１”な
らばIG−FET２１がオン状態、２１′がオフ状態
となり、列デコーダ８、行デコーダ４で選択され
るメモリーセル３11，……，３1n，……のどれか
１つのデータがセンスアンプ及び出力バツフア回
路１２から読み出される。一方、A0＝“０”なら
ばIG−FET２１はオフ状態、２１′はオン状態と
なり、メモリーセル３11′，……，３1′n，……の
どれか１つのデータが、センスアンプ及び出力バ
ツフア回路１２に入力され読み出される。
の書き込みを行なう場合には、アドレス入力
A0，０は従来通り反対の論理関係を持つ。す
なわち、A0が“１”の時は０は“０”、A0が
“０”の時は０は“１”となる。例えば、A0が
“１”の時、IG−FET２２′はオン状態になり、
端子a′はほぼ接地レベルとなるため、IG−FET
９′はオフ状態になる。この時、アドレス入力
０は“０”のため、端子ａには書き込みデータに
応じて、VP電位又は接地電位近辺になり、列デ
コーダ８、行デコーダ４により選択されたメモリ
ーセルに、書き込みデータに応じたデータがプロ
グラムされる。又A0が“０”、０が“１”なら
ば、端子a′に書き込みデータに応じた電位（VP
又は接地）が現われ、列デコーダ８、行デコーダ
４により選択されたメモリーセルにプログラムが
行なわれる。この様に正規に書き込みを行なう時
は、A0が“１”ならばメモリーセル３11，……，
３1n，……に書き込みが行なわれ、A0が“０”
ならばメモリーセル３11′……３1′n……に書き込
みが行なわれる。この様に書き込まれたデータを
メモリーセルから読み出す時には、A0＝“１”な
らばIG−FET２１がオン状態、２１′がオフ状態
となり、列デコーダ８、行デコーダ４で選択され
るメモリーセル３11，……，３1n，……のどれか
１つのデータがセンスアンプ及び出力バツフア回
路１２から読み出される。一方、A0＝“０”なら
ばIG−FET２１はオフ状態、２１′はオン状態と
なり、メモリーセル３11′，……，３1′n，……の
どれか１つのデータが、センスアンプ及び出力バ
ツフア回路１２に入力され読み出される。
この様に、A0＝“１”ならばメモリーセル３
11，……，３1n，……に書き込みが行なわれ、同
じメモリーセルから読み出しも行なわれ、又A0
＝“０”ならばメモリーセル３11′，……，３1′n，
……に書き込みが行なわれ、同じメモリーセルか
ら読み出しも行なわれる。テスト時に２つのメモ
リーセルに同時に同一のデータを書き込め、しか
も正規の書き込みを行なう場合には、１つのメモ
リーセル毎に違つたデータを従来通りプログラム
出来、読み出せる。
11，……，３1n，……に書き込みが行なわれ、同
じメモリーセルから読み出しも行なわれ、又A0
＝“０”ならばメモリーセル３11′，……，３1′n，
……に書き込みが行なわれ、同じメモリーセルか
ら読み出しも行なわれる。テスト時に２つのメモ
リーセルに同時に同一のデータを書き込め、しか
も正規の書き込みを行なう場合には、１つのメモ
リーセル毎に違つたデータを従来通りプログラム
出来、読み出せる。
なお、上記実施例では、行線を１つずつ選択し
てプログラムする場合を説明したが、例えば第１
図、第２図の行デコーダ４または列デコーダ８の
アドレス入力Ａj，jを共に同相の信号として入
力してやれば、一度に２つの行線または列線が選
択できるから、このようにしても２個のメモリー
セルを同時にプログラムすることができる。また
第１図の実施例で信号Y1，Y2により１つおきに
メモリーセルの書き込みを行なう場合を説明した
が、２つおき等任意の数を選定するようにするこ
ともできる。またこの第１図の回路１４はダイソ
ートテスト工程時のみ使用するものであるから、
信号ラインをボンデイングパツド構成とし、製品
化する場合はこのパツドを例えば接地しておける
ようにすれば便利である等、本発明は種々の応用
が可能である。
てプログラムする場合を説明したが、例えば第１
図、第２図の行デコーダ４または列デコーダ８の
アドレス入力Ａj，jを共に同相の信号として入
力してやれば、一度に２つの行線または列線が選
択できるから、このようにしても２個のメモリー
セルを同時にプログラムすることができる。また
第１図の実施例で信号Y1，Y2により１つおきに
メモリーセルの書き込みを行なう場合を説明した
が、２つおき等任意の数を選定するようにするこ
ともできる。またこの第１図の回路１４はダイソ
ートテスト工程時のみ使用するものであるから、
信号ラインをボンデイングパツド構成とし、製品
化する場合はこのパツドを例えば接地しておける
ようにすれば便利である等、本発明は種々の応用
が可能である。
以上説明した如く本発明によれば、同時に複数
個のメモリーセルにプログラムできるため、メモ
リーテストのためのプログラム時間を大幅に短縮
し得る不揮発性半導体装置が提供できるものであ
る。
個のメモリーセルにプログラムできるため、メモ
リーテストのためのプログラム時間を大幅に短縮
し得る不揮発性半導体装置が提供できるものであ
る。
第１図は本発明の一実施例を示す回路図、第２
図は本発明の他の実施例を示す回路図である。 １……メモリーセル・アレイ、１０，１１……
行線、２０，２１……列線、３11，３12，３21，
３22……メモリーセル、４……行デコーダ、５１
〜５３，９……IG−FET、８……列デコーダ、
１０……データ入力回路。
図は本発明の他の実施例を示す回路図である。 １……メモリーセル・アレイ、１０，１１……
行線、２０，２１……列線、３11，３12，３21，
３22……メモリーセル、４……行デコーダ、５１
〜５３，９……IG−FET、８……列デコーダ、
１０……データ入力回路。
Claims (1)
- １ Ｍワード×Ｎビツト（Ｍ、Ｎは自然数）構成
の出力がＮ個のビツトである不揮発性半導体メモ
リーにおいて、前記出力１ビツトを得るための構
成は、電荷捕獲手段をゲート絶縁膜内にもつた
IG−FETをメモリーセルとするセル・アレイ
と、このセル・アレイの列線に接続されメモリー
セルにデータを書き込むときにオン、オフ制御さ
れるデータ書き込み用の負荷トランジスタとを具
備し、前記負荷トランジスタは、列線毎に設けら
れかつ選択的にゲート信号で制御されるか、また
は前記負荷トランジスタは、出力１ビツトのデー
タを得る列線を複数のブロツクに分割しこれらブ
ロツク毎に設けられてゲート信号で選択的に制御
され、前記セル・アレイの行線と列線を介して前
記セル・アレイの出力１ビツト内の複数メモリー
セルのゲートとドレインに同時にプログラム電圧
を印加するようにして該電圧が印加された複数の
メモリーセルに同時にデータプログラムを行なう
ように制御されることを特徴とする不揮発性半導
体メモリー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14394880A JPS5769584A (en) | 1980-10-15 | 1980-10-15 | Non-volatile semiconductor memory |
| EP81304660A EP0050005B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| DE8181304660T DE3176751D1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| EP19860201618 EP0214705B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improvend data programming time |
| DE8686201618T DE3177270D1 (de) | 1980-10-15 | 1981-10-07 | Halbleiterspeicher mit datenprogrammierzeit. |
| US06/310,822 US4477884A (en) | 1980-10-15 | 1981-10-13 | Semiconductor memory with improved data programming time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14394880A JPS5769584A (en) | 1980-10-15 | 1980-10-15 | Non-volatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769584A JPS5769584A (en) | 1982-04-28 |
| JPS628877B2 true JPS628877B2 (ja) | 1987-02-25 |
Family
ID=15350768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14394880A Granted JPS5769584A (en) | 1980-10-15 | 1980-10-15 | Non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512142Y2 (ja) * | 1986-01-21 | 1993-03-26 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS6086169A (ja) * | 1983-10-19 | 1985-05-15 | Nippon Kayaku Co Ltd | アゾ化合物の製法 |
| JPH0721123B2 (ja) * | 1983-10-25 | 1995-03-08 | 日本化薬株式会社 | ホルムアザン化合物及びそれを用いる繊維材料の染色法 |
| JPS6090265A (ja) * | 1983-10-25 | 1985-05-21 | Nippon Kayaku Co Ltd | ジスアゾ化合物の製造法 |
| US4599707A (en) * | 1984-03-01 | 1986-07-08 | Signetics Corporation | Byte wide EEPROM with individual write circuits and write prevention means |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US5136546A (en) * | 1984-09-26 | 1992-08-04 | Hitachi, Ltd. | Semiconductor memory |
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- 1980-10-15 JP JP14394880A patent/JPS5769584A/ja active Granted
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769584A (en) | 1982-04-28 |
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