JPS59107493A - テスト回路付きｅｐｒｏｍメモリ装置 - Google Patents

テスト回路付きｅｐｒｏｍメモリ装置

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JPS59107493A
JPS59107493A JP57216346A JP21634682A JPS59107493A JP S59107493 A JPS59107493 A JP S59107493A JP 57216346 A JP57216346 A JP 57216346A JP 21634682 A JP21634682 A JP 21634682A JP S59107493 A JPS59107493 A JP S59107493A
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JP
Japan
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decoder
input
test
signal
high voltage
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JP57216346A
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English (en)
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Akira Takada
明 高田
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Ricoh Co Ltd
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Ricoh Co Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はＥ　Ｐ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　Ｐｒｏ
ｇｒａｍａｂｌｅｉｔＯＭ　）をメモリセルとするメモ
リ装置に関し、特にテスト回路を備えたＥＰＲＯＭメモ
リ装置に関する。
従来技術 第１図のようにＥ　Ｐ　ＲＯＭ　１をメモリセルとして
マトリックス状に配列したメモリ装置において、従来は
テストモードにおいても通沿の使用時と同様の１メモリ
セルごとの書込仏、読出し操作が行なわれている。すな
わち、アドレス信号Ａ１〜Ａ。
によりＸデコーダ２を介して１本のワード線３を選択し
、同時にアドレス信号８１〜”ｍによ、すＹデコーダ４
を介して１本のビット線５を選択して、選択されたワー
ド線とピット、腺との交点に位置するメモリセル１に書
込弘、読出しを施すのである。
しかし、ＥＰＲＯＭでは１メモリセル当りの書込み時間
が例えば５０ミリ秒と（八うように長いため、従来のよ
うに１メモリセルごとに書込ケ、・読出しを行なうテス
ト方法では、テストに長時間を要する。そのため、ウェ
ハテストでは１メモリセルソ戸りの書込み時間を短縮す
る方法が採られているが、メモリ容量の増力旧こ伴なっ
てＥＰＲＯＭメモリ装置のテスト時間長大化は一層深刻
な問題となってきている。
目　　　　的 本発明は、上記問題を解決し、全メモリセルのテスト時
間を短縮できるテスト回路を備えたＥＰＲＯＭメモリ装
置を提供することを目的とするものである。
構　　成 以下、実施例について詳細に説明する。
第２図は本発明の一実施例を表わし、デコーダ２へのア
ドレス信号Ａｉ　　の入力パッド１０からは一般に信号
Ａｉ　　とその反転信号Ａｉ　がデコーダ２に送出され
る。アドレス入力信号Ａｉ　にはアドレス信号Ａｉがパ
ッド１０から２個のインバータ１１及び１２を介してオ
てゲート１３を経て入力され、アドレス入力信号Ａｉ　
　にはアドレス信号Ａｉ　　がインバータ１】により反
転された後、オアゲート１４を経て入力されている。そ
して本実施例ではパッド゛１０に高電圧検出回路１５を
接続し′Ｃアドレス信号Ａｉ　を入力し、その出力をオ
アゲート１３及び１４の一方の入力信号としている。
高電圧検出回路１５は所定電圧以上の高電圧信号を入力
したときに出力信−号がハイレベルとなり、その所定電
圧未満の電圧の信号を入力したときに出力信号がローレ
ベルとなる回路である。
第２図の実施例では、入力信号がＮチャンネルＭＯＳト
ランジスタ１６〜１９からなる負荷回路を介して、Ｐチ
ャンネルＭＯＳトランジスタ２０とＮチャンネルＭＯＳ
）ランジスタ２１にてなる０Ｍ０５回路のトランジスタ
２０のソース番こ入力され、この０Ｍ０５回路の両トラ
ンジスタのゲートに一定電圧Ｖｃｃが印加されるととも
に、この０Ｍ０５回路の両トランジスタの節点２２から
出力信号が取り出されている。この高電圧検出回路１５
に高電圧信号（例えは１０ｖ以上）が印加され、ＭＯＳ
トランジスタ１６〜１９の負荷回路により電圧降下され
てＭＯＳ）ランジスタ２０のンースに印加される電圧が
、Ｖｃｃ　＋　ＶＩＨ（〜１０Ｓトランジスタ２０のス
レツンヨルド心圧）以上のとき、ＭＯＳトランジスタ２
０と２１が共にオンとなり、それらのオン抵抗の比（こ
より節点２２がハイレベルとなる。また、この高電圧検
出回路１５の入力信号電圧が低（、ＭＯＳトランジスタ
２０のンーが スに印加される電”Ｚｃｃ”ｒＨ未満のときは、ＭＯＳ
トランジスタ２ｏがオフ、ＭＯＳトランジスタ２１がオ
ンとなって節点２２がローレベル々な本実施例において
、テストモード時はパッド１０に高電圧を印加する。オ
アゲート１３及び１４の入力信号のうち、インバータ１
２．１１から入力される信号はそれぞれハイレベル、ロ
ーレベルとなるが、高電圧検出回路１５から出力されオ
アゲート１３及び１４の他方の入力端子に入力される信
号はハイレベルであるため、Ｘデコーダ２へのアドレス
入力信号Ａｉ、Ａｉは共に〕〜イレベルになる。
その結果Ｘデコーダ２により２本のワード線３が同時に
選択されるので、Ｙデコーダ４で１本のビット線を選択
すれば２個のメモリセルが同時に書き込まれ、又は読み
出されることになり、テスト時間は半分になる。
他のアドレス信号についても、同様にして高電圧検出回
路からの信号により、そのアドレス入力信号とその反転
信号をともにハイレベルになるように構成すれば、同時
に書込み又は読出しの行なわれるメモリセルの数が増加
する。同時に複数個のメモリセルに書込みを行なえば、
その数に反比例してテスト時間が短縮きれるが、消費成
力も多くなるので、同時に書き込まれ−るメモリセル数
はチップの許容電力ｆこより制約を受けることになる。
ＥＦＲＯＭのメモリセルでは、書き込まれるとカットオ
フ状態となるので、複数個のメモリセルを同時に読み出
すことができる。すなわち、読出しのために選択された
複数個のメモリセルが正常に書き込まれておれはセンス
電流が流れないが、１個でも書込みの行なわれていない
メモリセルが含まれていると、センス電流が流れるから
である。
本実施例を用いたテストモードとしては、全メモリセル
に書込みを行なうモードが最も適している。
また、本実施例においＣ、パッド１ｏに通洛動作モード
でのアドレス信号ｖＩ　ｔ、又は”ＩＨを印加した場合
には、高電圧検出回路１５の出力信号レベルは辞にロー
レベルとなるため、通潜の書込み、読出しのためのデコ
ード動作が行なわれる。
なお、本実施例では、インバータ１２からオアゲート＃
１３に入力される信号はパッド１（ｌｌこ高電圧が印加
されたときハイレベルとなるので、オアゲート１３を省
略してもよい。その場合、高電圧検出回路１５の出力信
号はオアゲート１４にのみ入力されることになる。
高電圧検出回路きしては種々の構成をとることができる
。例えば第３図に示される回路２５のように、負荷とし
てのＰチャンネルＭＯＳトランジスタ２６と所定の高電
圧のスレッショルド電圧（例えばｖＴ■１−２５ｖ）を
もつＮチャンネルＭＯＳトランジスタ２７とからなるＣ
ＭＯ５回路のＭＯＳトランジスタ２７のゲートに入力信
号を印加するようにし、両トランジスタ２６．２７の節
点２８からインバータ２９を介して出力信号を取り出す
ようにしてもよい。この場合、パッド１ｏに高電圧が印
加されるテストモードでは、ＭＯＳトランジスタ２６及
び２７が共にオンとなって節点２８がローレベルとなる
ため、この高電圧検出回路１５の出力がハイレベルとな
り、Ｘデコーダ２へのアドレス入力信号Ａｉ、Ａｉがと
もにハイレベルとなる。また、パッド１０の信号が通常
のアドレス信号ｖＩＬ又は■ｌＨの場合には、ＭＯＳ）
ランジスタ２７がオフとなるためＭＯＳトランジスタ２
６を介して節点２８が７１イレベルとなり、この高電圧
検出回路２５の出力信号がローレベルとなってデコーダ
２は通潜モードのデコード動作を行なう。
高電圧検出回路としては、以上のＣ；ＭＯＳ構成の回路
１５．２５の他、ＮＭＯＳ等で構成することもできる。
以上の実施例は、Ｘデコーダ２のアドレス信号入力経路
に高電圧検出回路を設けるり１］を示し′Ｃいるが、Ｙ
デコーダ４のアドレス信号入力経路中］こ設けても同様
である。
他の実施例としては、第２図における高電圧検出回路１
５に代えテノζツドを設け、この／くラドをオアゲート
１３及び１４の他方の入力端子（こ接続して、テストモ
ード時にはこの）（ラドに７Ｓイレベル信号を印加する
ようにすれはよい。その場合、通常動作モード時にテス
トモードに移行しないよう番ここのパッドをＧＮＤにプ
ルダウンしておく。
本発明は、また、第１図のようなメモリ装置で全Ｃのメ
モリセルに書込みを行なった後、全ソード線３をローレ
ベルに、全ビット線５を７１イレベルにして全てのメモ
リセルにストレスを印加するストレステストに使用する
こともできる。その場合、高電圧検出回路からの）＼イ
レベル出力信号によりＹデコーダ４を通じて全ビット線
５を選択とする。Ｘデコーダ２には第２図に示された回
路のオアゲート１３．１４をノアゲート３０．３１に代
えた第４図の回路を設け、選択となるべき１本のワード
線３を非選択に変えることにより、全Ｃのワード線３を
非選択とすればよい。高電圧検出回路はＸデコーダ側、
Ｙデコーダ側の、アドレス信号入力経路のいずれに設け
′Ｃもよい。
効　　果 以上のよう番こ一１本発明はテストモードにおいＣは複
数個のメモリセルを同時（こ選択するようなテスト回路
を備え′Ｃいるので、書込み、読出しテスト、あるいは
ストレステストなどのテストを複数個のメモリセルで同
時に行なうことができ、テスト時間の短いＥＦＲＯＭメ
モリ装置を得ることができる。
【図面の簡単な説明】
第１図はＥＩ’ＲＯＭメモリ装置を示す概略図、ｇ２図
は本発明の実施例を示す回路図、第３図は他の実施例に
おける高電圧検出回路、第４図はさらに他の実施例を示
す回路図である。 ■・・・ＥＰＲＯＭメモリセル、２・・・Ｘデコーダ、
４・・・Ｙデコーダ、１５．２５・・・高電圧検出回路
。 特許出願人　　　株式会社リ　コー 代　理　人　　　青　山　　葆外２名 −３１１図 １ｆＺ図 第３図 １゜ 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）マトリクス状に配列したＥＰＲＯＭメモリセルを
    デコーダにより選択して書込み、読出しを行なうメモリ
    装置において、デコーダ出力の復数本が選択となるよう
    にデコーダのアドレス入力を制御するテスト回路を備え
    たことを特徴とするテスト回路付きＥＰＲＯＭメモリ装
    置。
JP57216346A 1982-12-09 1982-12-09 テスト回路付きｅｐｒｏｍメモリ装置 Pending JPS59107493A (ja)

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