JPS6221200B2 - - Google Patents
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- JPS6221200B2 JPS6221200B2 JP55182294A JP18229480A JPS6221200B2 JP S6221200 B2 JPS6221200 B2 JP S6221200B2 JP 55182294 A JP55182294 A JP 55182294A JP 18229480 A JP18229480 A JP 18229480A JP S6221200 B2 JPS6221200 B2 JP S6221200B2
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- gates
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- 238000012360 testing method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 101150049891 MCA1 gene Proteins 0.000 description 1
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、電気的に書換え可能な不揮発性半導
体記憶装置に係り、特に試験時のオール“０”書
込み時間を短縮する回路構成に関する。
体記憶装置に係り、特に試験時のオール“０”書
込み時間を短縮する回路構成に関する。
電気的に書換え可能な不揮発性半導体記憶装
置、例えばEPROMは、第１図ａに示すようにソ
ースＳ、ドレインＤ、フローテイングゲートFG
およびコントロールゲートCGをもつて１ビツト
のセルMCが構成される。通常ソースＳは接地さ
れ、ドレインＤはビツト線BLに接続される。ロ
ーが（ROW）方向に並ぶ全セルのコントロール
ゲートCGはワード線WLとして一体化され、こ
れを高電位にすることでそのローが選択される。
そして、ビツト線BLを選択してその交点にある
セルMCのドレインを高電位にすれば情報“０”
が書込まれ、それを低電位にすれば情報“１”が
書込まれる。ここで情報“０”はフローテイング
ゲートFGに電荷が存在する状態であり、情報
“１”は存在しない状態である。第１図ｂは同図
ａの等価回路図であり、また同図ｃはかゝるセル
MCをマトリクス状に配列したセルアレイMCAで
ある。BL0，BL1………はビツト線、WL0，WL1
………はワード線である。
置、例えばEPROMは、第１図ａに示すようにソ
ースＳ、ドレインＤ、フローテイングゲートFG
およびコントロールゲートCGをもつて１ビツト
のセルMCが構成される。通常ソースＳは接地さ
れ、ドレインＤはビツト線BLに接続される。ロ
ーが（ROW）方向に並ぶ全セルのコントロール
ゲートCGはワード線WLとして一体化され、こ
れを高電位にすることでそのローが選択される。
そして、ビツト線BLを選択してその交点にある
セルMCのドレインを高電位にすれば情報“０”
が書込まれ、それを低電位にすれば情報“１”が
書込まれる。ここで情報“０”はフローテイング
ゲートFGに電荷が存在する状態であり、情報
“１”は存在しない状態である。第１図ｂは同図
ａの等価回路図であり、また同図ｃはかゝるセル
MCをマトリクス状に配列したセルアレイMCAで
ある。BL0，BL1………はビツト線、WL0，WL1
………はワード線である。
第２図は周辺回路を含む従来のEPROM全体の
概略ブロツク図で、AB0〜AB12はアドレスバツフ
ア、RDはローデコーダ、CDはコラムデコーダ、
YGはＹゲートであり、セルアレイMCAが64Kビ
ツトの場合（１ブロツクは8Kビツト）には256本
のワード線WL0〜WL255と32本のコラムデコード
出力線C0〜C31で各セルが選択される。このコラ
ムデコード出力線C0，C1，………はビツト線
BL0，BL1，………の選択に用いられる。セルア
レイMCAの１ブロツク内の１ビツトを選択する
にはその都度ローおよびコラム共そのデコード出
力を変更する必要がある。これは多重選択を防ぐ
ためのものであり、通常の運用状態では不可欠の
ことである。しかし、EPROMの書込み時間は比
較的長いため、試験時に全セルに同じ情報“０”
を書込む場合にもこの方法を採れば、１ビツトの
書込み時間を50ｍｓとして全体で 50ｍｓ×8K（ワード）＝409.6s もの時間がかかる。
概略ブロツク図で、AB0〜AB12はアドレスバツフ
ア、RDはローデコーダ、CDはコラムデコーダ、
YGはＹゲートであり、セルアレイMCAが64Kビ
ツトの場合（１ブロツクは8Kビツト）には256本
のワード線WL0〜WL255と32本のコラムデコード
出力線C0〜C31で各セルが選択される。このコラ
ムデコード出力線C0，C1，………はビツト線
BL0，BL1，………の選択に用いられる。セルア
レイMCAの１ブロツク内の１ビツトを選択する
にはその都度ローおよびコラム共そのデコード出
力を変更する必要がある。これは多重選択を防ぐ
ためのものであり、通常の運用状態では不可欠の
ことである。しかし、EPROMの書込み時間は比
較的長いため、試験時に全セルに同じ情報“０”
を書込む場合にもこの方法を採れば、１ビツトの
書込み時間を50ｍｓとして全体で 50ｍｓ×8K（ワード）＝409.6s もの時間がかかる。
本願は、このオール“０”の書込み時間を短縮
しようとするものであり、その特徴とするところ
は、選択したワード線およびビツト線を共に高電
位としてその交点にあるセルに情報“０”を書込
む書換え可能な不揮発性半導体記憶装置におい
て、全ビツト線をＭ本ずつのＮ組のビツト線群に
分け、そして各ビツト線群に対応してＮ個の第１
のコラム選択用ゲートを設け、また各群内には各
ビツト線に対応してそれぞれＭ個の第２のコラム
選択用ゲートを設け、これらの第１コラム選択用
ゲートと第２コラム選択用ゲートとを直列に接続
した２段構成のコラム選択用ゲートとし、さらに
第１のコラムデコーダの出力で第１の選択用ゲー
トを個々にもしくは同時に選択可能とし、また第
２のコラムデコーダの出力で各ビツト線群内で１
つずつ、全体でＮ個の該第２の選択用ゲートを同
時に選択可能とし、さらに全セルに情報“０”を
書込む試験時には該第１のコラムデコーダで該第
１の選択用ゲートをＮ個同時に選択させる付加回
路を設けた点にある。
しようとするものであり、その特徴とするところ
は、選択したワード線およびビツト線を共に高電
位としてその交点にあるセルに情報“０”を書込
む書換え可能な不揮発性半導体記憶装置におい
て、全ビツト線をＭ本ずつのＮ組のビツト線群に
分け、そして各ビツト線群に対応してＮ個の第１
のコラム選択用ゲートを設け、また各群内には各
ビツト線に対応してそれぞれＭ個の第２のコラム
選択用ゲートを設け、これらの第１コラム選択用
ゲートと第２コラム選択用ゲートとを直列に接続
した２段構成のコラム選択用ゲートとし、さらに
第１のコラムデコーダの出力で第１の選択用ゲー
トを個々にもしくは同時に選択可能とし、また第
２のコラムデコーダの出力で各ビツト線群内で１
つずつ、全体でＮ個の該第２の選択用ゲートを同
時に選択可能とし、さらに全セルに情報“０”を
書込む試験時には該第１のコラムデコーダで該第
１の選択用ゲートをＮ個同時に選択させる付加回
路を設けた点にある。
第３図は本発明の一実施例を示す概略ブロツク
図で、コラム選択を試験時にＮ本同時に行なう様
にしたものである。メモリセルは複数のブロツク
に分けられたセルアレイMCAとなり各セルアレ
イMCAのビツト線は32本あるので、32ビツト同
時に選択できれば好ましいが、本例では配線の電
流容量やトランジスタのgmを考慮してＮ＝４と
したものである。アドレス入力A0〜A12のうち、
８ビツトA5〜A12で256本のワード線が選択され
る点は第２図と同様である。これに対し、残りの
５ビツトのうちA0，A1，A2は第２のコラムデコ
ーダCD2で使用され、また、A3，A4は第１のコ
ラムデコーダCD1で使用される。Ｚは試験時に第
１のコラムデコーダCD1の出力線C10〜C13を全て
Ｈ（ハイ）にして４ビツトのセルを同時に選択さ
せるための付加回路である。本例ではこの回路Ｚ
はアドレスバツフアAB3に対して付加される。
図で、コラム選択を試験時にＮ本同時に行なう様
にしたものである。メモリセルは複数のブロツク
に分けられたセルアレイMCAとなり各セルアレ
イMCAのビツト線は32本あるので、32ビツト同
時に選択できれば好ましいが、本例では配線の電
流容量やトランジスタのgmを考慮してＮ＝４と
したものである。アドレス入力A0〜A12のうち、
８ビツトA5〜A12で256本のワード線が選択され
る点は第２図と同様である。これに対し、残りの
５ビツトのうちA0，A1，A2は第２のコラムデコ
ーダCD2で使用され、また、A3，A4は第１のコ
ラムデコーダCD1で使用される。Ｚは試験時に第
１のコラムデコーダCD1の出力線C10〜C13を全て
Ｈ（ハイ）にして４ビツトのセルを同時に選択さ
せるための付加回路である。本例ではこの回路Ｚ
はアドレスバツフアAB3に対して付加される。
32本のビツト線BL0〜BL31は第４図に示すよう
に、各Ｍ本（本例ではＭ＝８）の４個のビツト線
群BLG0〜BLG3にブロツク化され、それぞれのビ
ツト線に第２のコラム選択用ゲートG0〜G31が挿
入される。これらのゲートG0〜G31が第２のＹゲ
ートYG2を構成する。ビツト線群BLG0〜BLG3に
対応して第１のコラム選択用ゲートG40〜G43が設
けられ、これらで第１のＹゲートYG1を構成す
る。尚、ゲートG40〜G43の一端は共通にデータ入
力バツフア兼センスアンプSAに導びかれる。第
１のコラムデコーダCD1は４本の出力線C10〜C13
を有し、これらでゲートG40〜G43を個々にもしく
は同時に選択する。第２のコラムデコーダCD2は
８本の出力線C20〜C27を有し、これらで各ビツト
線群BLG0〜BLG3から１つずつ、MCA1ブロツク
につき４個のゲートを同時に選択する。例えば出
力線C20がＨとなれば、ビツト線BL0，BL8，……
…，BL24に対応するゲートG0〜G8，………，G24
が同時にオンとなる。
に、各Ｍ本（本例ではＭ＝８）の４個のビツト線
群BLG0〜BLG3にブロツク化され、それぞれのビ
ツト線に第２のコラム選択用ゲートG0〜G31が挿
入される。これらのゲートG0〜G31が第２のＹゲ
ートYG2を構成する。ビツト線群BLG0〜BLG3に
対応して第１のコラム選択用ゲートG40〜G43が設
けられ、これらで第１のＹゲートYG1を構成す
る。尚、ゲートG40〜G43の一端は共通にデータ入
力バツフア兼センスアンプSAに導びかれる。第
１のコラムデコーダCD1は４本の出力線C10〜C13
を有し、これらでゲートG40〜G43を個々にもしく
は同時に選択する。第２のコラムデコーダCD2は
８本の出力線C20〜C27を有し、これらで各ビツト
線群BLG0〜BLG3から１つずつ、MCA1ブロツク
につき４個のゲートを同時に選択する。例えば出
力線C20がＨとなれば、ビツト線BL0，BL8，……
…，BL24に対応するゲートG0〜G8，………，G24
が同時にオンとなる。
第２のコラムデコーダCD2の出力線C20〜C27は
常に１本しかＨになり得ない。これに対し第１の
コラムデコーダCD1の出力線C10〜C13は、通常の
運用時には同様に１本しかＨになり得ないが、試
験時には第３図の付加回路Ｚにより４本が同時に
Ｈとなる。これを第５図〜第７図を参照して説明
する。
常に１本しかＨになり得ない。これに対し第１の
コラムデコーダCD1の出力線C10〜C13は、通常の
運用時には同様に１本しかＨになり得ないが、試
験時には第３図の付加回路Ｚにより４本が同時に
Ｈとなる。これを第５図〜第７図を参照して説明
する。
第５図は第１のコラムデコーダCD1の１本の出
力線Ｃ1i（ｉ＝０〜３）に関する構成でる。コラ
ムデコーダCD1は全体としてアドレスバツフア
AB3，AB4の出力A3，３，A4，４を受け、こ
れらの２ビツトからなる４通りの組合せで通常出
力線C10〜C13の１つをＨにする。第５図の例は
３＝Ｌ、A4＝ＬでトランジスタQ1，Q2を共にオ
フして出力線Ｃ1iをＨ（選択）にする例であり、
A3＝ＬでトランジスタQ3をオンにすること、お
よび４＝ＬでトランジスタQ2をオフにするこ
とを適宜組合せた構成で他の３本の出力線が選択
される。これら４通りの構成に共通することはい
ずれもトランジスタQ3，Q1をA3，３でオン、
オフする点である。このA3，３は第６図に示
すアドレスバツフアAB3で作成される。
力線Ｃ1i（ｉ＝０〜３）に関する構成でる。コラ
ムデコーダCD1は全体としてアドレスバツフア
AB3，AB4の出力A3，３，A4，４を受け、こ
れらの２ビツトからなる４通りの組合せで通常出
力線C10〜C13の１つをＨにする。第５図の例は
３＝Ｌ、A4＝ＬでトランジスタQ1，Q2を共にオ
フして出力線Ｃ1iをＨ（選択）にする例であり、
A3＝ＬでトランジスタQ3をオンにすること、お
よび４＝ＬでトランジスタQ2をオフにするこ
とを適宜組合せた構成で他の３本の出力線が選択
される。これら４通りの構成に共通することはい
ずれもトランジスタQ3，Q1をA3，３でオン、
オフする点である。このA3，３は第６図に示
すアドレスバツフアAB3で作成される。
同図に示すアドレスバツフアAB3はパワーダウ
ン型であり、端子T1にパワーダウン用の信号
＝Ｌを加えるとトランジスタQ4〜Q7及び第５図
のQ1，Q2，Q3がオフとなつて消費電力を節減で
きるものである。第２図の例では信号を全て
のアドレスバツフアAB0〜AB12に加えているが、
第３図ではアドレスバツフアAB0〜AB2，AB4〜
AB12にだけ加え、アドレスバツフアAB3の端子
T1には第７図に示す付加回路Ｚからの信号φを
加える。
ン型であり、端子T1にパワーダウン用の信号
＝Ｌを加えるとトランジスタQ4〜Q7及び第５図
のQ1，Q2，Q3がオフとなつて消費電力を節減で
きるものである。第２図の例では信号を全て
のアドレスバツフアAB0〜AB12に加えているが、
第３図ではアドレスバツフアAB0〜AB2，AB4〜
AB12にだけ加え、アドレスバツフアAB3の端子
T1には第７図に示す付加回路Ｚからの信号φを
加える。
付加回路Ｚは３段のインバータ構成で、１段目
はトランジスタQ10を負荷とし、同じくQ11をド
ライバとして構成される。２段目はトランジスタ
Q12を負荷とし、直列トランジスタQ13，Q14をア
ンド条件のドライバとする。出力段の負荷はトラ
ンジスタQ15であり、ドライバは同じくQ16であ
る。信号φはアクテイブモードではＨとなり、第
６図のトランジスタQ4〜Q7をオンにする。つま
り、アクテイブ期間には＝Ｈであり、またト
ランジスタQ11を通常のA3入力ではオンしない様
に構成しておくことにより、トランジスタQ13，
Q14をいずれもオンにしておく。そしてパワーダ
ウンモードでは＝ＬとしてトランジスタQ13を
オフすることにより、また試験時には端子T2に
外部から高電圧を印加してトランジスタQ11をオ
ン、同じくQ14をオフにすることによつていずれ
も信号φをＬとする。付加回路Ｚにとつての端子
T2はここに高電圧を印加することに意味があ
り、本例ではこれをアドレスA3入力と共用して
いるためアクテイブモードでは通常のＨ、Ｌをと
るA3が供給されるが、これには意味がない。
はトランジスタQ10を負荷とし、同じくQ11をド
ライバとして構成される。２段目はトランジスタ
Q12を負荷とし、直列トランジスタQ13，Q14をア
ンド条件のドライバとする。出力段の負荷はトラ
ンジスタQ15であり、ドライバは同じくQ16であ
る。信号φはアクテイブモードではＨとなり、第
６図のトランジスタQ4〜Q7をオンにする。つま
り、アクテイブ期間には＝Ｈであり、またト
ランジスタQ11を通常のA3入力ではオンしない様
に構成しておくことにより、トランジスタQ13，
Q14をいずれもオンにしておく。そしてパワーダ
ウンモードでは＝ＬとしてトランジスタQ13を
オフすることにより、また試験時には端子T2に
外部から高電圧を印加してトランジスタQ11をオ
ン、同じくQ14をオフにすることによつていずれ
も信号φをＬとする。付加回路Ｚにとつての端子
T2はここに高電圧を印加することに意味があ
り、本例ではこれをアドレスA3入力と共用して
いるためアクテイブモードでは通常のＨ、Ｌをと
るA3が供給されるが、これには意味がない。
信号φがＬとなれば第６図に端子T1のレベル
がＬとなつて第６図のトランジスタQ4〜Q7がオ
フとなるので、出力A3，３は共にＬとなる。
この結果第５図のトランジスタQ1，Q3はいずれ
もオフとなつて出力線Ｃ1i、つまりC10〜C13はい
ずれもＨとなる。C10〜C13＝Ｈとなれば第４図の
ゲートG40〜G43は全てオンするので、このとき例
えば第２のコラムデコーダの出力線C20がＨであ
ればゲートG0，G8，………G24がオンするので、
ビツト線BL0，BL8，………，BL31が同時に選択
される。このため、第３図のローデコーダRDで
例えば出力線R0が選択レベルであれば、ワード
線WL0とビツト線BL0，BL8，………BL31との交
点に位置する４ビツトのセルに同時に情報“０”
が書込まれる（この時のビツト線は高電位であ
る）。
がＬとなつて第６図のトランジスタQ4〜Q7がオ
フとなるので、出力A3，３は共にＬとなる。
この結果第５図のトランジスタQ1，Q3はいずれ
もオフとなつて出力線Ｃ1i、つまりC10〜C13はい
ずれもＨとなる。C10〜C13＝Ｈとなれば第４図の
ゲートG40〜G43は全てオンするので、このとき例
えば第２のコラムデコーダの出力線C20がＨであ
ればゲートG0，G8，………G24がオンするので、
ビツト線BL0，BL8，………，BL31が同時に選択
される。このため、第３図のローデコーダRDで
例えば出力線R0が選択レベルであれば、ワード
線WL0とビツト線BL0，BL8，………BL31との交
点に位置する４ビツトのセルに同時に情報“０”
が書込まれる（この時のビツト線は高電位であ
る）。
尚、アクテイブモードでは第７図でφ＝Ｈとな
り、第６図でA3≠３となるので、第１のコラ
ムデコーダCD1の出力線C10〜C13はいずれか１つ
だけがＨとなる。従つて、例えばC10＝Ｈ、C20＝
ＨであればゲートG40，G0がオンとなつてビツト
線BL0だけが選択される。つまり、この時ゲート
G8，………G24も同時にオンとなるが、ゲート
G41〜G43がオフなのでビツト線BL8，………BL24
が多重選択されることはない。
り、第６図でA3≠３となるので、第１のコラ
ムデコーダCD1の出力線C10〜C13はいずれか１つ
だけがＨとなる。従つて、例えばC10＝Ｈ、C20＝
ＨであればゲートG40，G0がオンとなつてビツト
線BL0だけが選択される。つまり、この時ゲート
G8，………G24も同時にオンとなるが、ゲート
G41〜G43がオフなのでビツト線BL8，………BL24
が多重選択されることはない。
多ビツト同時に書込む方法としては、ワード線
の多重選択も考えられる。しかし、この場合には
第８図に示す様に、同一ビツト線に接続されるセ
ルMCA，MCBの特性にバラツキがあつてセル
MCAのドレイン、ソース間電圧ＶDSがV1と低い
場合には該ビツト線はその電位にクランプされ、
セルMCBには“０”書込みが行なえず、セル
MCBが正常であつてもこれを不良と判断してし
まう欠点がある。なお第８図でC1はMCAの−
特性曲線、C2はMCBの−特性曲線であ
る。本発明のようにビツト線を多重選択する場合
にはこの様な不都合は生じない。
の多重選択も考えられる。しかし、この場合には
第８図に示す様に、同一ビツト線に接続されるセ
ルMCA，MCBの特性にバラツキがあつてセル
MCAのドレイン、ソース間電圧ＶDSがV1と低い
場合には該ビツト線はその電位にクランプされ、
セルMCBには“０”書込みが行なえず、セル
MCBが正常であつてもこれを不良と判断してし
まう欠点がある。なお第８図でC1はMCAの−
特性曲線、C2はMCBの−特性曲線であ
る。本発明のようにビツト線を多重選択する場合
にはこの様な不都合は生じない。
以上述べたように本発明によれば、EPROM等
の電気的に書換え可能な半導体記憶装置の、試験
時のオール“０”書込み時間を短縮できる利点が
ある。ちなみに64KビツトのEPROMに４ビツト
同時に書込む場合の時間は従来の1/4、つまり
102.4sに短縮される。
の電気的に書換え可能な半導体記憶装置の、試験
時のオール“０”書込み時間を短縮できる利点が
ある。ちなみに64KビツトのEPROMに４ビツト
同時に書込む場合の時間は従来の1/4、つまり
102.4sに短縮される。
第１図はEPROMのメモリセルを示す説明図、
第２図は従来のEPROM全体の概略ブロツク図、
第３図は本発明の一実施例を示す概略ブロツク
図、第４図は第３図のコラム選択用ゲートを詳細
に示す回路図、第５図は第３図の第１のコラムデ
コーダの部分回路図、第６図は第３図のアドレス
バツフアの詳細回路図、第７図は第３図の付加回
路を詳細に示す回路図、第８図はワード線を多重
選択する場合の不都合を示す説明図である。 図中、BL0，BL1，………はビツト線、WL0，
WL1，………はワード線、MCはメモリセル、
BLG0〜BLG3はビツト線群、G40〜G43は第１のコ
ラム選択用ゲート、G0〜G31は第２のコラム選択
用ゲート、CD1は第１のコラムデコーダ、C10〜
C13はその出力線、CD2は第２のコラムデコー
ダ、C20〜C27はその出力線、Ｚは付加回路であ
る。
第２図は従来のEPROM全体の概略ブロツク図、
第３図は本発明の一実施例を示す概略ブロツク
図、第４図は第３図のコラム選択用ゲートを詳細
に示す回路図、第５図は第３図の第１のコラムデ
コーダの部分回路図、第６図は第３図のアドレス
バツフアの詳細回路図、第７図は第３図の付加回
路を詳細に示す回路図、第８図はワード線を多重
選択する場合の不都合を示す説明図である。 図中、BL0，BL1，………はビツト線、WL0，
WL1，………はワード線、MCはメモリセル、
BLG0〜BLG3はビツト線群、G40〜G43は第１のコ
ラム選択用ゲート、G0〜G31は第２のコラム選択
用ゲート、CD1は第１のコラムデコーダ、C10〜
C13はその出力線、CD2は第２のコラムデコー
ダ、C20〜C27はその出力線、Ｚは付加回路であ
る。
Claims (1)
- １ 選択したワード線およびビツト線を共に高電
位としてその交点にあるセルに情報“０”を書込
む書換え可能な不揮発性半導体記憶装置におい
て、全ビツト線をＭ本ずつのＮ組のビツト線群に
分け、そして各ビツト線群に対応してＮ個の第１
のコラム選択用ゲートを設け、また各群内には各
ビツト線に対応してそれぞれＭ個の第２のコラム
選択用ゲートを設け、これらの第１コラム選択用
ゲートと第２コラム選択用ゲートとを直列に接続
して２段構成のコラム選択ゲートとし、さらに第
１のコラムデコーダの出力で第１のコラム選択用
ゲートを個々にもしくは同時に選択可能とし、ま
た第２のコラムデコーダの出力で各ビツト線群内
で１つずつ、全体でＮ個の該第２のコラム選択用
ゲートを選択可能とし、さらに全セルに情報
“０”を書込む試験時には該第１のコラムデコー
ダで該第１のコラム選択用ゲートをＮ個同時に選
択させる付加回路を設けたことを特徴とする、書
換え可能な不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182294A JPS57105892A (en) | 1980-12-23 | 1980-12-23 | Rewritable non-volatile semiconductor storage device |
| DE8181306062T DE3176810D1 (en) | 1980-12-23 | 1981-12-22 | Electrically programmable non-volatile semiconductor memory device |
| IE3036/81A IE54406B1 (en) | 1980-12-23 | 1981-12-22 | Electrically programmable non-colatile semiconductor memory device |
| EP81306062A EP0055594B1 (en) | 1980-12-23 | 1981-12-22 | Electrically programmable non-volatile semiconductor memory device |
| US06/333,926 US4543647A (en) | 1980-12-23 | 1981-12-23 | Electrically programmable non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182294A JPS57105892A (en) | 1980-12-23 | 1980-12-23 | Rewritable non-volatile semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105892A JPS57105892A (en) | 1982-07-01 |
| JPS6221200B2 true JPS6221200B2 (ja) | 1987-05-11 |
Family
ID=16115763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182294A Granted JPS57105892A (en) | 1980-12-23 | 1980-12-23 | Rewritable non-volatile semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57105892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025500U (ja) * | 1988-06-17 | 1990-01-16 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
-
1980
- 1980-12-23 JP JP55182294A patent/JPS57105892A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025500U (ja) * | 1988-06-17 | 1990-01-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105892A (en) | 1982-07-01 |
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