KR100277268B1

KR100277268B1 - 반도체 메모리장치

Info

Publication number: KR100277268B1
Application number: KR1019940012217A
Authority: KR
Inventors: 다까스기아쯔시
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시키가이샤
Priority date: 1993-05-31
Filing date: 1994-05-31
Publication date: 2001-01-15
Also published as: KR940026952A; JPH06342591A; US5544096A; JP3365650B2; US5526302A; US5663906A

Abstract

RAM과 ROM을 혼용한 메모리셀 어레이 구성으로 하므로서, 보다 경제적인 반도체 메모리 장치를 실현한다.

각 단위칼럼회로 30_i∼30_i+2…내의 일부를, 메모리셀내의 트랜지스터와 전위배선과를 접속한 DROM 메모리셀로 된 메모리셀을 구성하고, 나머지를 종래의 범용의 DRAM 메모리셀로 구성하고, 단일의 메모리셀 어레이를 복수로 분할한다. 분할된 DROM 영역에 대해, X 데코더 수단(40) 및 Y 데코더 수단(10)에 의해 메모리셀의 선택이 행하여, 그 선택된 메모리셀에 대해서 데이터의 액세스가 행하여진다. 나머지의 DRAM 영역에 대해서는 X 데코더 수단(40) 및 Y 데코더 수단(10)에 의해 메모리셀의 선택이 행하여져, 그것에 대해 데이터의 액세스가 행하여진다.

Description

반도체 메모리장치

제1도는 본 발명의 제1의 실시예를 표시하는 DROM의 요부 회로도.

제2도는 종래의 DRAM의 요부 회로도.

제3도는 제2도의 판독하는 경우의 타이밍도.

제4도는 제1도의 개략의 구성 블록도.

제5도는 제1도의 칼럼 단위를 표시하는 회로도.

제6도는 제1도 및 제5도의 타이밍도.

제7도는 본 발명의 1-1의 실시예를 표시하는 DROM의 칼럼 단위의 회로도.

제8도는 본 발명의 1-2의 실시예를 표시하는 DROM의 칼럼 단위의 회로도.

제9도는 본 발명의 1-3의 실시예를 표시하는 DROM의 칼럼 단위의 회로도.

제10도는 제9도의 논리변환 수단의 회로도.

제11도는 제9도의 워드선 WL1이 상승했을 경우(정논리)의 타이밍도.

제12도는 제9도의 워드선 WL6이 상승했을 경우(부논리)의 타이밍도.

제13도는 본 발명의 제1-4실시예를 표시하는 DROM의 칼럼 단위의 회로도.

제14도는 제13도의 논리변환 수단의 회로도.

제15도는 제13도의 워드선 WL1이 상승했을 경우(정논리)의 타이밍도.

제16도는 제13도의 워드선 WL6가 상승했을 경우(부논리)의 타이밍도.

제17도는 본 발명의 제2의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제18도는 본 발명의 제3의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제19도는 본 발명의 제4의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제20도는 제19도의 회로도.

제21도는 본 발명의 제5의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제22도는 본 발명의 제6의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제23도는 본 발명의 제7의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제24도는 본 발명의 제8의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제25도는 본 발명의 제9의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제26도는 제25도의 X 데코더 수단의 회로도.

제27도는 본 발명의 제10의 실시예를 표시하는 DROM중의 X 데코더 수단의 회로도.

제28도는 본 발명의 제11의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제29도는 본 발명의 제12의 실시예를 표시하는 DROM의 개략적인 구성 블록도.

제30도는 제29도의 Y 데코더 수단의 회로도.

제31도는 본 발명의 제13의 실시예를 표시하는 DROM의 개략인 구성 블록도.

제32도는 본 발명의 제14의 실시예를 표시하는 DROM의 개략인 구성 블록도.

제33도는 본 발명의 제15의 실시예를 표시하는 DROM중의 X 데코더 수단 회로도.

제34도는 본 발명의 제16의 실시예를 표시하는 DROM의 개략인 구성 블록도.

제35도는 본 발명의 제17의 실시예를 표시하는 DROM의 개략인 구성 블록도.

제36도는 본 발명의 제18의 실시예를 표시하는 DROM의 개략인 구성 블록도.

* 도면의 주요부분에 대한 부호의 설명

10, 10-1, 10-2, 10A : Y 데코더 수단 10₁, 10_i+2: 단위 Y 데코더

20₁, 20₁/, 20_i, 20_i/, 20_i+1, 20_i+1/ : 트랜스퍼 게이트

30, 30-1, 30-2 : 칼럼 단위군

30A, 30A-1, 30A-2, 30A-A, 30A-3B : DROM 메모리셀부

30B, 30B-1, 30B-2, 30B-B : DRAM 메모리셀부

30₁∼30_i+3: 단위 칼럼회로

31₁₁∼30₆₁, 31_1i∼31_6i, 31_ji∼31_{j+3, i}:메모리셀

31a : 용량 31b : 트랜스퍼 게이트

32₁, 32_i, 32_i+1: 센스앰프 33_i, 33_i/, 33_i+1, 33_i+1/ : 전위배선

40, 41A : X 데코더 수단 50 : I/O 수단

51 : 입력수단 52 : 출력수단

60, 60A : 논리변환 수단

AX, A_OX, A_OX/∼A_mX, A_mX/ : X 어드레스

AY, A_OY, A_OY/∼A_mY, A_mY/ : Y 어드레스

BL_i, BL_i/, BL_i+1, BL_i+1/ : 비트선

D, D/, D′, D/′, D1, D1/, D2, D2/ : 데이터 버스

PaX, PbX, PaY, PbY : 선택신호 PSA : 센스앰프 드라이브 신호

VCC : 전원전위 VSS : 접지전위

WLA, WLB, WL : 워드선군

WL₁∼WL₆, WL_j∼WL_j+3, WL_a1, WL_a2, WL_b1, WL_b2, WL_m, WL_m+1: 워드선

YA, YB, YY : Y 데코더 출력신호군

Y_i, U_i+1, Y_a1, Y_a2, Y_b1, Y_b2, Y_n, Y_n+1: Y 데코더 출력신호

[산업상의 이용분야]

본 발명은, 수시 읽기쓰기 가능한 휘발성 메모리 장치인 반도체 메모리 장치(이하, DRAM이라 한다)와 판독전용의 불휘발성 메모리 장치인 마스크·리드온리·메모리장치(이하, 마스크 ROM이라 한다), EPROM, EEPROM 등의 ROM과의 2개의 기능을 가지는 반도체 리드온리·메모리장치(이하, DROM라 한다) 등의 반도체 메모리 장치, 특히 그 메모리셀 방식 및 회로방식에 관한 것이다.

[종래의 기술]

제2도는, 종래의 DRAM의 하나의 구성예를 표시하는 요부의 회로도다.

이 DRAM은, Y 어드레스 AY를 데코드하여 Y 데코드 출력신호 y_i(단지, i; 1∼n로, n는 임의의 정수)를 출력하는 Y 데코더 수단(1)을 구비하고 있다.

이 Y 데코더 수단(1)은, 복수의 단위 Y 데코더 1_i(단, i; ∼n)로 구성되어 있다.

Y 데코더 출력신호 y_i는, Y 어드레스 AY의 값에 의해 선택되어, 도시하지 않은 Y 데코더 드라이브 신호에 의해 드라이브 되어 개폐하는 N채널형 MOS 트랜지스터(이하, NMOS라 한다)로 된 복수의 상보적인 트랜스퍼 게이트 2_i, 2_i/(단, i; 1∼n)에 의해, 상보적인 데이터 버스쌍 D, D/와, 칼럼 단위군(3)의 복수의 상보적인 비트선쌍 BL_i, BL_i/(단 i; 1∼n)를 접속하는 기능을 가지고 있다.

칼럼단위군(3)은, 복수의 단위 칼럼회로(3_i)(단 i; 1∼n)에 의해 구성되어 있다.

각 단위 칼럼회로(3_i)는, 상보적인 비트선쌍 BL_i, BL_i/와, 그것과 교차배치되어 도시하지 않은 X 데코더 드라이브 신호에 의해 드라이브 되는 워드선 WL_k(단, k; 1∼1로, 1은 임의의 정수)를 가지며, 그들의 각 교차개소에는, 1 트랜지스터형의 메모리셀 4_ki(단 k; 1∼1, i; 1∼n)가 각각 접속되어 있다.

각 비트선쌍 BL_i, BL_i/에는, 센스 앰프 드라이브 신호 PSA로 활성화 되는 센스앰프 5_i(단 i; 1∼n)가 접속되어 있다.

각 메모리셀 4_ki는 한편의 전극이 고정전위(예를들면 VCC/2, VCC:전원전위)에 접속된 전화 축적용이 용량(4a)와, 그 용량(4a)의 타편의 전극 비트선 BL_i또는 BL_i/와의 사이에 접속되어 워드선 WL_k에 의해 게이트 제어되는 전하전송용의 NMOS로 된 트랜스퍼 게이트(4b)로서, 구성되어 있다.

복수의 워드선 WL_k는, X 어드레스 AX를 데코드 하는 X 데코더 수단(6)에 의해 선택하도록 되어 있다.

또, 데이터 버스쌍 D, D/는 데이터의 입/출력을 행하는 입/출력수단(이하, I/O 수단이라 한다)(7)을 통해서 입/출력단자에 접속되어 있다.

다음에, 제3(a), (b)도를 참조하면서, 제2도에 표시하는 DRAM의 판독(리도)동작(1), (2)를 설명한다.

제3(a)도는, 외부로부터 메모리셀 4_ki에 “1”(“H”레벨, 즉 전원전위 VCC)가 기록되어 있을때의 판독동작의 타이밍도 및 제3(b)도는 외부로부터 메모리셀 4_ki에 “0”(“L”레벨, 즉 접지전위 VSS=0V)가 기록되어 있을 때의 판독동작의 타이밍도다.

(1) 제3(a)도의 판독동작

이 판독동작에서는, 가령 워드선 WL₁이 상승하는 것으로 한다. 이, 판독동작에서는 “1”의 리드를 생각하고 있어서, 선택되는 메모리셀 4_1i를 구성하는 용량 4a에는, 전원전위 VCC로 충전되어 있던 전하가 저장되어 있는 것으로 한다.

[시각 t0]

X 어드레스 AX를 데코드 하는 X 데코더 수단(6)의 출력에 의해 워드선 WL₁이 상승하여, 메모리셀 4_1i가 선택되고, 그 메모리셀 4_1i를 구성하는 용량(4a)의 축전전하가 트랜스퍼 게이트(4b)를 통해서 비트선 BL_i에 방전된다.

이것에 의해, 비트선 BL_i의 전위가 초기치 VCC/2보다 전위차 △V만 상승한다.

또한, 워드선 WL₁이 상승하면은, 그 워드선 WL₁에 접속된 메모리셀 4_ki가 모두 같은 동작을 한다.

종래, 메모리셀 4_ki를 구성하는 트랜스퍼 게이트(4b)는, NMOS로 구성되어 있기 때문에, 워드선 WL_k의 레벨이 전원전위 VCC에 있어서는 VCC 레벨까지, 그 용량(4a)에 전하를 받아들일 수가 없다.

그 때문에, 전원전위 VCC 이상(VCC+Vt 이상, Vt:NMOS의 한계치 전압)에 브스트 하는 것이 일반적이다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하고, 센스앰프 5_i가 작동하고, 비트선쌍 BL_i, BL_i/의 전위차 △V가 증폭되고, 그것이 통상 VCC까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하고, 센스앰프 5_i가 작동하면은 모든 비트선쌍 상의 전위차가 상기와 똑같이하여 그 센스앰프 5_i에 의해 증폭된다.

[시각 t2]

Y 어드레스 AY가 데코더 수단(1)로 데코드 되어, 그 Y 데코더 출력신호 y_i가 상승하여, 트랜스퍼 게이트 2_i, 2_i/가 ON상태로 되며, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속된다.

이것에 의해, 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보는 데이터 버스쌍 D/에 전송되어, I/O수단(7)을 통해서 외부에 출력된다.

이때, 한편의 비트선 BL_i은 “H”레벨, 타편의 비트선 BL_i/은 “L”레벨 때문에, 한편의 데이터 버스 D가 “H”레벨, 타편의 데이터 버스 D/가 “L”레벨이 되며, I/O 수단(7)로 부터의 출력이 “1”이 된다.

(2) 제3(b)도의 판독동작

[시각 t0]

워드선 WL₁이 상승하고, 메모리셀 4_1i가 선택된다.

이 메모리셀 4_li를 구성하는 용량(4a)에는, 전하가 저장되어 있지 않은 상태(즉, 0V)였기 때문에, 비트선 BL_i상에 충전되어 있던 전하(전압은 VCC/2)의 일부가 그 용량(4a)에 방전된다.

그 때문에, 비트선 BL_i의 전위가 초기치 VCC/2보다 전위차 △V만 내려간다.

또한 워드선 WL₁이 상승하면은, 그 워드선 WL₁에 접속된 메모리셀 4_ki가 모두 같은 동작을 한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하고, 센스앰프 5_i가 작동하며, 비트선쌍 BL_i, BL_i/상의 전위차 △V가 통상, VCC까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하고, 각 센스앰프 5_i가 작동하면은, 모든 비트선쌍 BL_i, BL_i/상의 전위차는 그것들의 각 센스앰프 5_i에 의해 증폭된다.

[시각 t2]

Y 데코더 출력신호 y_i가 상승하고, 트랜스퍼 게이트 2_i, 2_i/가 ON상태가 되어 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속된다.

이것에 의해, 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보는, 데이터 버스쌍 D, D/에 전송되어, I/O 수단(7)에서 출력된다.

이때, 한편의 비트선 BL_i는 “L”레벨, 타편의 비트선 BL_i/는 “H”레벨이기 때문에, 한편의 데이터 버스 D가 “L”레벨, 타편의 버스 D/가 “H”레벨로 되고, I/O 수단(7)로부터의 출력이 “0”가 된다.

[발명이 해결하고자 하는 과제]

그러나, 종래의 DRAM과 같은 반도체 메모리 장치에서는, 다음과 같은 결점이 있었다.

DRAM은, 대용량화 및 저가격화에 뛰어나지만 휘발성 메모리 장치이기 때문에, 전원을 끄고나면 기록된 정보가 완전히 상실되고 만다.

이에 대해서, DRAM과는 달리 전원을 끊어도 당초 기록한 정보가 소멸되지 않도록 되어 있는 불휘발성 메모리 장치로서는, 마스크 ROM, EPROM, EEPROM 등의 메모리 장치가 있다. 그런데, 마스크 ROM은 정보의 기록(라이트)를 할 수 없고 다른 불휘발성 메모리 장치도, 고속리드 및 라이트가 할 수 없다라는 결점이 있다.

에렉트로닉스 분야에 있어서는, 양자의 이점을 유효하게 사용하고 싶은 용도는, 온갖 장면에서 생긴다.

그 경우, 일반적으로는 휘발성 메모리 장치와 불휘발성 메모리 장치의 양편을 대량으로 사용하고 싶을 경우, 각각의 틀리는 반도체 메모리 장치(예를들면, DRAM과 마스크 ROM 등)을 사용해 왔다.

그런데, 이와같은 경우 다음과 같은 좋지 않은 상황(a)∼(e)가 생긴다.

(a) RAM이나 마스크 ROM의 일반적인 용량은 256K, 1M, 4M등 일반적으로 구분짓기 좋은 수가 정해 있고, 불요한 용량부분이 있어도 이들 용량의 구분짓는 것으로 제조되므로 불경제이며, 특히 ROM는 불경제한 사용방법으로 하는 일이 많다.

(b) 2종류의 반도체 메모리 장치를 사용하기 때문에 코스가 든다.

(c) 동일 칩상에 통상의 DRAM이나 ROM을 형성하는데는, 프로세스가 너무나 달라, 코스 및 개발시간이 너무나 많이 걸린다.

(d) 상기 (c)가 가능해도, 동일 칩상에 틀리는 콘트롤계의 반도체 메모리 장치가 탑재한 것에 지나지 않으며, 그 개발기간이 2반도체 메모리 장치분 이상 걸린다. 또, 그 성능의 평가도 별개로 행할 수 밖에 업다.

(e) 상기 (c)가 가능해도, 예를들면 그것들이 시장에 나온후, 틀리는 시스템은 1칩상에 탑재되어 있기 때문에 RAM 및 ROM 각각 독립한 불량모드를 가지고 있으며, 불량발생율이 높고 불량해석도 복잡한 것이 된다.

본 발명은, 상기 종래 기술이 가지고 있던 과제로서, 휘발성 메모리 장치와 불휘발성 메모리 장치의 양자의 이점을 유효하게 사용하는 경우에는 그것을 2종류의 반도체 메모리 장치를 사용하지 않으면 안되며, 그것으로 좋지않은 사항이 생긴다는 점에 대해서 해결하고, 종래의 DRAM 메모리셀을 이용하고, 예를들면 1칩상에 RAM과 ROM을 만들어내고, 사용자가 사용 용량을 자유롭게 결정할 수 있고, RAM 및 ROM의 액세스 동작은, 전혀 종래의 DRAM과 같으므로, 개발 코스트 및 개발 기간도 대폭으로 단축할 수 있으며, 또한 시장 트러블을 최소로 막을 수 있는 것이 가능한 반도체 메모리 장치를 제공하는 것이다.

[과제를 해결하기 위한 과제]

본 발명은, 상기 과제를 해결하기 위해서 DROM 등의 반도체 메모리 장치에 있어서, Y 어드레스에 근거해서 선택되는 복수의 비트선으로 된 비트선군과, X 어드레스에 근거해서 선택적으로 활성화 되는 복수의 워드선으로 되는 워드선군과, 제1과 제2전극간의 도통상태를 제어하는 제어전극이 상기 워드선에 접속되어, 그 제1의 전극이 상기 비트선에 접속된 트랜지스터를 가지는 복수의 메모리셀로 된 메모리셀 어레이와, 소정의 전위 레벨에 유지된 전위배선과를 구비하고, 상기 복수의 메모리셀 중의 소정의 메모리셀 내의 트랜지스터의 제2의 전극을 상기 전위배선에 접속하여 상기 메모리셀 어레이를 복수의 기억영역으로 분할하는 구성으로 하고 있다.

또한, 제1의 상태에서는 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀 군에 접속된 워드선군과, 그 이외의 메모리셀에 접속된 워드선군과를, 선택적으로 활성화하는 구성으로 하고 있다.

또, 제2의 상태에서는 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군으로 구성되는 기억영역과, 그 이외의 메모리셀군으로 구성되는 기억영역과를 워드선 방향에 교호로 배치하여 상기 메모리셀 어레이를 3분할 이상으로 분할하고 있다.

또, 제3의 상태에서는 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군으로 구성되는 기억영역과, 그 이외의 메모리셀군으로 구성되는 기억영역으로 상기 메모리셀 어레이를 복수로 분할하고, 그 분할된 부분마다 비트선군을 달리하는 Y 어드레스 데코드용의 Y 데코더 수단으로 선택하는 구성으로 하고 있다.

또, 제4의 상태에서는 상기 Y 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 항위 어드레스에 근거해서 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 비트선군과, 그 이외의 메모리셀군에 접속된 비트선군과를 선택하는 구성으로 하고 있다.

또, 제5의 상태에서는 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군으로 구성되는 기억영역과, 그 이외의 메모리셀군으로 구성되는 기억영역과를 연속하는 상 Y 어드레스에 대해서 교호로 배치하여 상기 메모리셀 어레이를 3분할 이상으로 분할하고 있다.

또, 제6의 상태에서는 상기 Y 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스에 근거해서, 상기 전위배선에 접속한 메모리셀을 가지는 제1의 메모리셀군에 접속된 비트선군과, 그 이외의 제2의 메모리셀군에 접속된 비트선군과를 선택하는 구성으로 하고 있다.

또한, 상기 제2의 메모리셀군중의 일부의 메모리셀군에 대해서 상기 전위배선을 접속하고, 그것들의 메모리셀군에 접속된 워드선군을 연속하는 상기 X 어드레스에 근거해서 선택적으로 활성화하는 구성으로 하고 있다.

또, 제7의 상태에서는 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 워드선군과, 그 이외의 메모리셀군에 접속된 워드선군과를 선택적으로 활성화 하는 구성으로 하고 있다. 또한, 상기 임의의 비트선에 접속된 메모리셀군내의 각 트랜지스터의 제2의 전극을 전하 축적수단에 접속하고 있다.

또, 제8의 상태에서는 상기 전위배선에 접속한 메모리셀을 가지는 제1의 메모리셀군으로 구성되는 제1의 기억영역과, 그 이외의 제2의 메모리셀군으로 구성되는 제2의 기억영역으로, 상기 메모리셀 어레이를 복수로 분할하고 있다.

또한, 이 분할된 부분마다의 비트선군을 달리하는 Y 어드레스 데코더용의 Y 데코더 수단으로 선택하는 구성으로 하고, 또한 상기 제1의 기억영역내의 임의의 메모리셀군을 상기 제2의 메모리셀군으로 구성하고 있다.

또, 제9의 상태에서는 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그상이 어드레스를 데코드 하는 X 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 워드선군과, 그이외의 메모리셀군에 접속된 제2의 워드선군과를 선택하는 구성으로 하고 있다.

또한, 상기 X 데코더 수단중의 상기 제1의 워드선군을 선택하는 회로부분을 복수로 분할하고, 그 분할된 회로부분을 선택신호에 의해 선태적으로 활성화 하는 구성으로 하고 있다.

또, 제10의 상태에서는 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스를 데코드 하는 X 데코더 수단에 의해 상기 전위 배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 워드선군과 그 이외의 메모리셀군에 접속된 제2의 워드선군과를 선택하는 구성으로 하고 있다.

또한, 상기 X 데코더 수단중의 상기 제1의 워드선군을 선택하는 회로부분을 복수로 등분하고, 그 등분된 회로부분을 선택신호에 의해 선택적으로 활성화하고, 또한 그 회로 부분을 상기 제1의 워드선군 중의 정논리 메모리셀에 접속된 워드선군과 부논리 메모리셀에 접속된 워드선군과를 각각 연속하는 상기 X 어드레스에 근거해서 순으로 선택하는 구성으로 하고 있다.

또, 제11의 상태에서는 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군으로 구성되는 제1의 기억영역과, 그 이외의 메모리셀군으로 구성되는 제2의 기억영역으로서, 상기 메모리셀 어레이를 복수로 분할하고 있다.

또한, 이 분할된 부분마다 비트선군을 달리하는 Y 어드레스 데코드용의 Y 데코더 수단으로 선택하는 구성으로 하고, 또한 상기 제1의 기억영역에 접속된 워드선군을 선택하는 X 어드레스 데코드용의 X 데코더 수단을 복수로 등분하고, 그 등분된 회로부분을 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다.

또, 제12의 상태에서는 상기 Y 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 상위 어드레스와 하위 어드레스를 데코드 하는 Y 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 비트선군과, 그 이외의 메모리군에 접속된 제2의 비트선군과를 선택하는 구성으로 하고 있다.

또한, 상기 Y 데코더 수단중의 상기 제1의 비트선군을 선택하는 회로부분을 복수로 분할하고, 그 분할된 회로부분을 선택신호에 의해 선택적으로 활성화하는 구성으로 하고 있다.

또, 제13의 상태에서는 상기 X 어드레스 및 Y 어드레스를 각각 상위 어드레스와 하위 어드레스로 나누어서 상위 어드레스와 하위 어드레스를 각각 데코드 하는 X 데코더 수단 및 Y 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 워드선군 및 제1의 비트선군과, 그 이외의 메모리셀군에 접속된 제2의 워드선군 및 제2의 비트선군과를 각각 선택하는 구성으로 하고 있다.

또한, 상기 X 데코더 수단 및 Y 데코더 수단중의 상기 제1의 워드선군 및 제1의 비트선군을 각 선택하는 회로부분을 복수로 분할하고, 그 분할된 회로부분을 각각 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다. 또, 제14의 상태에서는, 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어 그 상위 어드레스와 하위 어드레스를 데코드 하는 X 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 워드선군과, 그 이외의 메모리셀군에 접속된 제2의 워드선군과를 선택하는 구성으로 하고 있다.

또한, 상기 X 데코더 수단중의 상기 제1의 워드선군을 선택하는 제1의 회로부분과 동일 비트수를 가진 상기 제2의 워드선군을 선택하기 위한 제2의 회로부분을 그 X 데코더 수단내에 하나 또는 복수 설치하고, 그들의 제1 및 제2의 회로부분을 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다.

제15의 상태에서는, 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스 하위 어드레스를 데코드 하는 X 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군에 접속된 제1의 워드선군과를 선택하는 구성으로 하고 있다.

또한, 상기 X 데코더 수단중의 상기 제1의 워드선군을 선택하는 제1의 회로부분과 동일 비트수를 갖은 상기 제2의 워드선군을 선택하기 위한 제2의 회로부분을 그 X 데코더 수단내에 하나 또는 복수를 설치하고, 그것들의 제1 및 제2의 회로부분을 선택신호에 의해 선택적으로 활성화 하고, 또한 그 제1의 회로부분을 상기 제1의 워드선군 중의 정논리 메모리셀에 접속된 워드선군과 부논리 메모리셀에 접속된 워드선군과를 각각 연속하는 상기 X 어드레스에 근거해서 순으로 선택하는 구성으로 하고 있다.

또, 제16의 상태에서는 상기 메모리셀 어레이를 제1과 제2의 기억영역으로 분할하고, 그 제1의 기억영역의 1/2를 상기 전위배선에 접속한 메모리셀을 가지는 메모리셀군으로 구성하고, 그 제1의 기억영역의 나머지 1/2과 그 제2의 기억영역과를 그 이외의 메모리셀군으로 구성하는 동시에, 그 제1과 제2의 기억영역 마다의 비트선군을 달리하는 Y 어드레스 데코드용의 Y 데코더 수단으로 선택하는 구성으로 하고 있다.

또한, 상기 2분할 구조의 제1의 기억영역에 접속된 워드선군을 선택하는 X 어드레스 데코드용의 X 데코더 수단을 2분할하고, 그 2분할된 회로부분을 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다.

또, 제17의 상태에서는 상기 Y 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스를 데코드 하는 Y 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 제1의 메모리셀군에 접속된 제1의 비트선군 및 그 이외의 제2의 메모리셀군에 접속된 제2의 비트선군과, 그 제1의 메모리셀군 이외의 제3의 메모리셀군에 접속된 제3의 비트선군과를 선택하는 구성으로 하고 있다.

또한, 상기 Y 데코더 수단중의 상기 제1과 제2의 비트선군을 선택하는 회로부분을 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다.

또, 제18의 상태에서는 상기 X 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스를 데코드 하는 X 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 제1의 메모리셀군에 접속된 제1의 워드선군 및 그 이외의 제2의 메모리셀군에 접속된 제2의 워드선군과, 그 제1의 메모리셀군 이외의 제3의 메모리셀군에 접속된 제3의 워드선군과를 선택하는 구성으로 하고 있다. 또한, 상기 Y 어드레스를 상위 어드레스와 하위 어드레스로 나누어서 그 상위 어드레스와 하위 어드레스를 데코드 하는 Y 데코더 수단에 의해, 상기 전위배선에 접속한 메모리셀을 가지는 제4의 메모리셀군에 접속된 제1의 비트선군 및 그 이외의 제5의 메모리셀군에 접속된 제2의 비트선군과, 그 제4의 메모리셀군 이외의 제6의 메모리셀군에 접속된 제3의 비트선군과를 선택하는 구성으로 하고 있다.

그리고, 상기 X 데코더 수단중의 상기 제1과 제2의 워드선군을 선택하는 회로부분을 제1의 선택신호에 의해 선택적으로 활성화 하는 동시에, 상기 Y 데코더 수단중의 상기 제1과 제2의 비트선군을 선택하는 회로부분을 제2의 선택신호에 의해 선택적으로 활성화 하는 구성으로 하고 있다.

[작용]

본 발명에 의하면, 이상과 같이 반도체 메모리 장치를 구성했으므로, 전위배선에 접속된 기억영역에 대해, X 어드레스와 Y 어드레스에 의해 그 기억영역내의 메모리셀을 선택하고, 그 메모리셀로부터 데이터의 액세스(판독)이 행하여진다. 전위배선에 접속되어 있지 않은 기억영역에 대해서는, X 어드레스와 Y 어드레스에 의해 그 기억영역내의 메모리셀을 선택하고, 그 메모리셀에 대해서 데이터의 액세스(기록 및 판독)이 행하여진다.

제1의 상태에 의하면, 전위배선에 접속한 메모리셀을 가지는 메모리셀군의 워드선군은, X 어드레스에 의해 그 워드선군중의 하나의 선택이 행하여진다.

전위배선에 접속되어 있지 않은 메모리셀을 가지는 메모리셀군의 워드선군은, 상기 X 어드레스에 근거해서 그중의 한가닥의 선택이 행하여진다.

이것에 의해, 메모리셀 어레이의 1/2이 DROM, 나머지의 1/2이 DRAM로서 동작한다.

제2의 상태에 의하면, 워드선 방향으로 분할된 메모리셀 어레이에 대해, X 어드레스의 설정이 연속으로 행하여져, ROM 데이터 혹은 RAM 데이터의 연속적인 액세스가 용이하게 행하여진다.

제3의 상태에 의하면, 분할된 기억영역은, 공통의 X 데코더 수단에 의해 그것들의 워드선이 선택되어, 비트선군에 대해서는 개개의 Y 데코더 수단으로 선택된다.

제4의 상태에 의하면, 전위배선에 접속된 메모리셀을 가지는 메모리셀군과, 그 이외의 메모리셀군으로 분할된 메모리셀 어레이는, 그것들의 워드선군이 공통의 X 데코더 수단에 의해 선택되고, 또한 그것들의 비트선군이 공통의 Y 데코더 수단에 의해 선택된다.

제5의 상태에 의하면, 비트선 방향으로 분할된 메모리셀 어레이는, 그들의 워드선군이 공통의 X 데코더 수단으로 선택되고, 또한 그들의 비트선군이 공통의 Y 데코더 수단에 의해 연속하여 선택된다.

제6의 상태에 의하면, 제1의 상태와 제4의 상태를 조합한 작용이 행하여진다.

제7의 상태에 의하면, 제1의 상태와 똑같은 작용이 행하여지고, 또한 DRAM 영역의 확장이 행하여진다.

제8의 상태에 의하면, 제3의 상태와 똑같은 작용이 행하여지며, 또한 제1의 기억영역내에 있어서 DRAM 영역의 확장이 행하여진다.

제9의 상태에 의하면, 제1의 워드선군을 선택하는 X 데코더 수단내의 분할된 회로부분은, 선택신호에 의해 그 선택이 행하여, 그 선택된 워드선군에 접속된 메모리셀군에 대해, X 데코더 수단 및 Y 데코더 수단으로 메모리셀을 선택하므로서, 선택된 메모리셀에 대한 데이터의 판독이 행하여진다.

제10의 상태에 의하면, 워드선군이 정부논리마다 바꾸어 늘어 놓여지고 있어서, X 데코더 수단에 의해, 정논리의 메모리셀군의 워드선군을 끝으로부터 연속하는 X 어드레스의 순번으로 선택하고, 부논리의 메모리셀의 군의 워드선군도 끝에서부터 연속하는 X 어드레스의 순번에 선택이 행하여진다.

제11의 상태에 의하면, 분할된 제1의 기억영역내를 선택신호에 의해 선택하고, 그것에 대한 데이터의 판독이 행하여진다.

제13의 발명에 의하면, 전위배선에 접속한 메모리셀을 가지는 메모리셀군은, 선택신호에 의해 워드선 방향의 선택이 행하여져, 그 선택된 메모리셀군에 대해서 데이터의 판독이 행하여진다.

제13의 상태에 의하면, 전위배선에 접속한 메모리셀을 가지는 메모리셀군은, 선택신호에의 워드선 방향 및 비트선 방향의 선택이 행하여져, 그 선택된 메모리셀군에 대해서 데이터의 판독이 행하여진다.

제14의 상태에 의하면, 제1과 제2의 워드선군에 접속된 DROM 부분과 DRAM 부분을 선택신호로 선택하고, 그 선택된 메모리셀군에 대한 액세스가 행하여진다.

제15의 상태에 의하면, 제1과 제2의 워드선군에 접속된 DROM 부분과 DRAM 부분은, 선택신호로 선택이 행하여진다. 이 제1의 워드선군은 정부논리로 바꾸어 늘어놓아져 있어서, 연속하는 X 어드레스에 근거해서 그 워드선군의 선택이 행하여진다.

제16의 상태에 의하면, 2분할 구조의 제1의 기억영역에 있어서의 DROM 부분과 DRAM 부분을 선택신호에 의해 선택하고, 그것에 대한 데이터의 액세스가 행하여진다.

제17의 상태에 의하면, 제1의 비트선군에 접속된 메모리셀군과, 제2의 비트선군에 접속된 메모리셀군과를 선택신호에 의해 선택하고, 그 선택된 비트선군 중의 한가닥을 Y 데코더 수단으로 선택하고, 데이터의 액세스가 행하여진다.

제18의 상태에 의하면, 전위배선에 접속한 메모리셀을 가지는 메모리셀군과, 그 이외의 메모리셀군과를 선택신호에 의해 워드선 방향 및 비트선 방향의 선택이 행하여져, 그 선택된 메모리셀군에 대해서, 데이터의 액세스가 행하여진다.

[실시예]

[제1의 실시예(제2의 상태에 상당)]

제1도는 본 발명의 제1의 실시예를 표시하는 DROM의 요부의 회로도, 제4도는 제1도의 개략적인 구성 블록도 및 제5도는 제1도의 칼럼단위를 표시하는 회로도이다.

이 DROM은, 종래의 DRAM과 마찬가지인 Y 어드레스 AY를 데코드 하여 Y 데코더 출력신호 y_i(단, i; 1∼n)로, n는 임의의 정수를 출력하는 Y 데코더 10_i로 구성되어 있다.

Y 데코더 출력신호 y_i는, NMOS로 구성되는 상보적인 트랜스퍼 게이트(20_i, 20_i/)(단 i; 1∼n)를 개폐하는 기능을 가지고 있다. 각 트랜스퍼 게이트(20_i, 20_i/)는, 방보적인 데이터 버스쌍 D, D/와, 메모리셀 어레이인 칼럼 단위군(30)을 구성하는 복수의 단위칼럼회로(30_i)(단 i; 1∼n)의 상보적인 비트선쌍 BL_i, BL_i/(단 i; 1∼n)와의 사이를, 개폐하는 기능을 가지고 있다. 칼럼 단위군(30)을 구성하는 복수의 단위 칼럼회로(30_i)는, 콜로즈드 비트선 구성으로 되어 있고, 종래의 DRAM과 틀려, DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)를 각각 가지고 있다.

DROM 메모리셀부(30A)는, 상보적인 복수의 비트선쌍 BL_i, BL_i/와, 그것에 대해서 교차 배치된 복수의 워드선 WL_k, WL₁(단, k:홀수, 1:짝수)과를 가지며, 그것들의 각 교차개소에는, 1트랜지스터형의 메모리셀(31_ki), (31_1i)(단 i; 1∼n)가 각각 접속되어 있다.

DRAM 메모리셀부(30B)는, 상보적인 복수의 비트선쌍 BL_i, BL_i/와, 그에 대해서 교차 배치된 복수의 워드선 WL_j, WL_j+k, WL_j+1(단, j; 정수, k; 홀수, 1; 짝수)과를 가지며, 그것들의 각 교차개소에는, 1트랜지스터형의 메모리셀(31_ji), (31_{j+1, i})(31_{j+k, i})가 각각 접속되어 있다.

각 비트선쌍 BL_i, BL_i/에는, 센스앰프 드라이브 신호 PSA에 의해 활성화 되는 센스앰프(32_i)(단 i; 1∼n)가 접속되어 있다.

각 센스앰프(3i)에 접속된 비트선쌍 BL_i, BL_i/중, 한편의 비트선(제1의 비트선) BL_i에는, 메모리셀(31_1i), (31_3i), (31_5i)…(31_{j, i}), (31_{j+2, i}),…가 접속되어 있다.

다른편의 비트선(제2의 비트선) BL_i/에는, 메모리셀(31_2i), (31_4i), (31_6i),…, (31_{j+1, i}), (31_{j+3, i}),…가 접속되어 있다. 이들의 메모리셀(31_1i), (31_2i),…, (31_6i),…, (31_{j, i}), (31_{j+1, i}),…, (31_{j+3, i}),…은 워드선 WL₁, WL₂,…, WL₆,…, WL_j, WL_j+1,…, WL_j+3,…에 각각 접속되어 있다.

워드선 WL₁, WL₂,…는, X 어드레스 AX의 순번에 따라서 배치되어 있다.

각 메모리셀(31_1i),…는 제5도에 표시하는 것과 같이, 한편의 전극이 예를들면 VCC/2에 접속된 전하축적 수단(예를들면, 용량수단인 용량)(31a)와, 그 용량(31a)의 타편의 전극과 비트선 BL_i또는 BL_i/와의 사이에 접속되어 각 워드선 WL₁,…로 게이트 제어되는 NMOS로 된 트랜스퍼 게이트(31b)로서 구성되어 있다.

제1도 및 제5도에 표시되는 것과 같이 본 실시예의 각 단위칼럼회로(30_i)에 있어서의 DROM 메모리셀부(30A)에서는, 종래의 단위칼럼회로(30_i)(DRAM 메모리셀부(30B)에 상당)에, 새롭게 2종류의 제1 및 제2의 전위배선(33_i), (33_i/)가 설치되어, ROM로서 사용하기 때문에, ROM 데이터로서 “1” 혹은 “0”에 대응시키기 위해, 콘택트로, 그 제1 및 제2의 전위배선(33_i), (33_i/)와, 각 메모리셀(33_1i), (31_2i), (31_5i), (31_6i), …내의 용량(31a) 및 트랜스퍼 게이트(31b)간의 접속점이 접속되어 있다.

즉, 본 실시예의 단위칼럼회로(30_i)는, 종래와 달라 그 일부를 DROM 메모리셀부(30A)로 구성하고, 나머지를 종래의 범용 DRAM 메모리셀부(30B)로 구성하고, 단일한 메모리셀 어레이를 2분할하고 있다.

DROM 메모리셀부(30A)에는, 예를들면 전원전위 VCC가 인가되는 제1의 전위배선(33_i)와, 접지전위 VSS(=0V)에 유지되는 제2의 전위배선(33_i/)가 새롭게 설치되어 있다.

그리고, 기록하고 싶은 ROM 데이터의 “1”레벨로 상당하는 어드레스의 메모리셀중, 정논리측의 메모리셀(31_1i), (31_5i),…에 대해서는 용량(31a)와 트랜스퍼 게이트(31b)와의 접속점과, 제1의 전위배선(33_i)가, 콘택트를 통해서 접속되어 있다. 부논리측의 메모리셀(31_2i), (31_6i),…에 대해서는, 용량(31a)와 트랜스퍼 게이트(31b)와의 접속점과, 제2의 전위배선(33_i/)가, 콘택트를 통해서 접속되어 있다.

기록하고 싶은 ROM 데이터의 “0”레벨에 상당하는 어드레스의 정논리측 및 부논리측의 메모리셀(31_3i), (31_4i),…에 대해서는 그 용량(31A)와 트랜스퍼 게이트(31b)와의 접속점이, 제1 및 제2의 전위배선(33_i), (33_i/)에 접속되지 않고 떨어져 있다. 칼럼단위군(30)을 2분할하는 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)의 복수의 워드선 WL₁,…, WL_i,…는 X 어드레스 AX를 데코드하는 공통의 X 데코더 수단(40)에 의해 선택되도록 되어 있다.

또, 데이터 버스쌍 D, D/는 정보의 입/출력을 행하는 I/O 수단(50)에 접속되어 있다.

여기서, 상기 정논리와 부논리의 정의를 행한다.

정논리함은, 입력이 “1”인때, 메모리셀(31_1i), 에 “1”, 요컨데 “H”레벨(=VCC 레벨)의 입력이 행하여지는 것이다.

DRAM의 기록은, 기본적으로 비트선쌍 BL_i, BL_i/에 접속된 메모리셀(31_1i),…에 대해서 행하여지기 때문에, 한편의 비트선 BL_i측의 메모리셀(31_1i),…와, 타방의 비트선 BL_i/측의 메모리셀(31_2i),…과는, 외부 입력논리가 틀리고 만다.

그 때문에, 예를들면 제5도에 표시하는 단위칼럼회로(30_i)에 있어서, 한편의 비트선 BL_I측의 메모리셀(31_1i),…에 I/O 수단(50)로부터 “1”의 기록을 행하는 경우, 그 메모리셀(31_1i),…에는, 물리적으로 바르게 “1”(=“H”레벨)의 기록이 행하여진다.

따라서, 정논리의 기록이 행하여지는 한편의 비트선 BL_i측의 메모리셀군 영역을, 정논리측이라 부른다.

이에 대해서, 부논리라 함은, 입력이 “1”인때, 메모리셀(31_2i),…에 “0”, 요컨데 “L”레벨(=0V)의 입력이 행하여지는 것이다.

DRAM의 기록은, 기본적으로 비트선쌍 BL_i, BL_i/에 접속된 메모리셀(31_i), (31_2i),…에 대해서 행하기 때문에, 한편의 비트선 BL_i측의 메모리셀(31_1i),…와 타방의 비트선 BL_i/측의 메모리셀(31_2i),…는 외부 입력논리가 틀리고 만다.

그 때문에, 제5도에 표시하는 단위칼럼회로(30_i)에 있어서, 타방의 비트선 BL_i측의 메모리셀(31_2i),…에, I/O 수단(50)로부터 “1”의 기록을 행하는 경우, 그 메모리셀(31_2i),…에는 물리적으로 반대의 “0”(=“L”레벨)의 기록이 행하여진다. 그러나, 물리적으로 “0”가 기록되었다 해도, 판독될때는, 기록경로와 같은 경로를 통하기 때문에, “1”가 판독된다. 따라서, 부논리의 기록이 행하여지는 타편의 비트선 BL_i/측의 메모리셀군 영역을 부논리측이라 부른다.

다음에 제6(a), (b)도를 참조하면서, 제1도 및 제5도에 표시하는 DROM의 동작을 설명한다.

제6(a), (b)도는 제1도 및 제5도 타이밍도이다.

그중, 제6(a)도는, DROM 메모리셀부(30A)의 정논리에 대해서 예를들면 워드선 WL₁이 상승했을 경우의 동작(1) 및 부논리에 대해서 예를들면 워드선 WL₆가 상승했을 경우의 동작(2)을 표시하는 타이밍도다.

이에 대해서, 제6(b)도는 DRAM 메모리셀부(30B)의 “0”리드의 경우의 타이밍도다.

제6(b)도의 동작은, 종래의 제3(b)도와 동일한 동작이 되므로, 종래와 틀리는 제6(a)도의 동작을 이하에 설명한다.

예를들면, 판독대상이 되는 메모리셀은 전위배선 33_i, 33_i/에 대해서 콘택트로 접속된 메모리셀 31_1i, 31_6i이다.

여기서는 외부로부터 보았을때의 “1”이 기록되었을 때의 회로동작을 설명한다.

즉, DRAM에 있어서 I/O수단(50)로부터 “1”가 기록된 상태에 상당하는 정보가 ROM로서 기록되었을 때의 동작을 설명한다. “0”에 상당하는 메모리셀(31_3i), )(31_4i),…는, 전위배선(33_i), (33_i/)와의 콘택트를 취하지 않은 셀이며, 전원투입직후, “0”를 기록하는 것으로, 소정의 ROM 데이터를 실현할 수 있다. 또한, 전위배선(33_i), (33_i/)와 콘택트로 한 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…에 대해서 이 “0”의 기록을 행해도, 전위배선(33_i), (33_i/)로부터 액티브한 전하의 공급 혹은, 방전이 받아지므로, 어느정도 시간이 지나면, 자동적으로 “1”이 된다.

전원투입 직후에 “1”를 기록한 메모리셀(31_3i), (31_4i),…에 대해서는 이후, DRAM과 마찬가지로 리프레시 하면은, “0”의 데이터를 유지할 수가 있다.

이와같은 본 실시예에 대해 별도의 생각으로서는, “1”과 “0”이 기록된 상태를 마찬가지로 만들어진다.

VCC용의 전위배선과 VSS용의 전위배선을 정논리측과 부논리측에 대해서 각각 설치하고, 데이터에 의해 선택하여 메모리셀과 콘택트를 취하면 좋다.

그러나, 이것을 실현하기에는 다음과 같은 좋지않은 상태(i), (ii)가 생긴다.

(i) 전위배선의 가닥수가 2배 필요로 하기 때문에, 칩 사이즈가 크게되고, 코스트가 상승한다.

(ii) 제5도에 표시하는 것과 같이 “1”만을 전위배선을 이용하여 ROM화 하는데 비하여, 기능적 자유도가 잃게 된다. 예를들면, “0”는 실제, ROM화 되지 않고 종래의 DRAM 메모리셀이므로, 제5도와 같은 구성으로 해두면은 공통 비트만이 “1”로 하고, 콘택트를 취하지 않는 메모리셀에 DRAM와 같이 기록을 행하게 되므로, ROM 데이터를 몇종류의 정보로 변경할 수 있다.

이와같은 좋지 않은 상태가 생기므로, 본 실시예에서는 정논리측과 부논리측에 대해서 각각 한가닥의 전위배선(33_i), (33_i/)을 설치하고 있다.

이하, 이 동작(1), (2)을 설명한다.

(1) 제6(a)도의 정논리측의 동작설명

[시각 t0]

제1도의 X 어드레스 AX가 X 데코드 수단(40)에서 데코드되어, 워드선 WL₁이 상승한다.

워드선 WL₁이 상승하면, 메모리셀(31_1i)가 선택되어, 그 메모리셀(31_1i)내의 트랜스퍼 게이트(31b)가 ON 상태가 된다. 그러면, 비트선 BL_i와, 전원전위 VCC가 인가된 전위배선(33_i)가 접속되어, 전원전위 VCC로부터 비트선(BL_i)에 전하가 공급되어 제6(a)도에 표시하는 것과 같이, 그 비트선(BL_i)의 전위가 서서히 상승한다.

또한, 워드선 WL₁이 상승하면은, 그 워드선 WL₁에 접속된 모든 메모리셀(31_1i),…가 모두 마찬가지인 동작을 한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하고, 센스앰프(32_i)가 작동하면, 비트선쌍 BL_i, BL_i/간의 전위차 △V가 증폭되어, VCC까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하면, 모든 센스앰프(32_i)가 작동하고, 그것들에 접속된 모든 비트선쌍 BL_i, BL_i/상의 전위차가 마찬가지로 증폭된다.

[시각 t2]

제1도의 Y 어드레스 AY가 Y 데코더 수단(10)으로 데코드 되어, 단위 Y 데코더 수단(10_i)의 Y 데코더 출력신호(y_i)가 상승한다. Y 데코더 출력(y_i)가 상승하면, 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 되고, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속된다.

그렇게 하면, 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보는, 데이터 버스쌍 D, D/에 전송되어, I/O 수단(50)으로부터 출력된다.

이때, 한편의 비트선 BL_i는 “H”레벨, 타편의 비트선 BL_i은 “L”레벨이기 때문에, 한편의 데이터 버스 D가 “H”레벨, 타편의 데이터 버스 D가 “L”레벨이 된다.

그 때문에, I/O 수단(50)으로부터의 출력은 “1”이 된다.

(2) 제6(a)도의 부논리측의 동작설명

[시각 t0]

제1도의 X 데코더 수단(40)에 의해, 워드선 WL6가 상승한다. 워드선 WL6가 상승하면은, 메모리셀(31_6i)가 선택되고, 그 메모리셀(31_6i)내의 트랜스퍼 게이트(31₆)가 ON 상태가 된다. 그렇게 하면, 비트선 BL_i/와 접지전위 VSS로 유지된 전위배선 33_i/가 접속되고, 그 비트선 BL_i/로부터 접지전위 VSS에 전하가 방전된다.

또한, 워드선 WL₆가 상승하면은 그것에 접속된 모든 메모리셀(31_6i),…가 마찬가지인 동작을 한다.

[시각 t1]

센스앰프 드라이브 신호 PSA/가 상승하고, 센스앰프(32_i)가 작동하면은, 비트선쌍 BL_i, BL_i/간의 전위차 △V가 증폭되고, VCC까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하면은 모든 센스앰프(32_i)가 작동하고, 그것에 접속된 모든 비트선쌍 BL_i, BL_i/상의 차가 마찬가지로 증폭된다.

[시각 t2]

단위 Y 데코더 10_i의 Y 데코더 출력신호 y_i가 상승하고, 트랜스퍼 게이트 20_i, 20_i/가 ON 상태가 되며, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속된다.

이것에 의해, 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보는 데이터 버스쌍 D, D/에 전송되어 I/O 수단(50)에서 출력된다. 이때, 한편의 비트선 BL_i은 “H”레벨, 타편의 비트선 BL_i/은 “L” 때문에, 한편의 데이터 버스 D가 “H”레벨, 타편의 데이터 버스 D/가 “L”레벨이 되고, I/O 수단(50)으로부터 출력이 “1”이 된다.

또한, 본 발명의 반도체 메모리 장치에 있어서, 제1, 제2, 제3의 전극을 가지는 제1의 트랜지스터와 상기 제1의 전극에 접속되는 제1의 커패시터를 구비한 제1의 메모리셀과; 제4, 제5, 제6의 전극을 가지는 제2의 트랜지스터와 상기 제4의 전극에 접속되는 제2의 커패시터를 구비한 제2의 메모리셀과; 제2 및 제5의 전극에 접속되는 비트선과; 상기 비트선에 접속되어 상기 비트선상의 전위를 증폭하는 센스 증폭기와; 데이터 버스와; 제어 신호에 응답하여 상기 비트선과 상기 데이터 버스를 연결하는 스위칭 회로와; 상기 제1의 전극 및 상기 제1의 커패시터 사이에 접속되어 소정의 전위를 공급하는 도전선을 포함하는 구성으로 되어 있다.

상기 구성에서, 상기 제1의 메모리셀은 고정 데이터를 저장하고 상기 제2의 메모리셀은 가변 데이터를 저장하고 있다.

또한, 본 발명의 반도체 메모리 장치는, 각각이 트랜지스터와 커패시터를 포함하는 복수의 메모리셀들과; 상기 메모리셀에 접속되는 비트선과; 데이터 버스와; 인가되는 제어 신호에 응답하여 상기 비트선을 상기 데이터 버스와 접속하는 스위칭 회로와; 복수의 메모리셀들 중에 소정 데이터를 저장하는 선택된 메모리셀들의 트랜지스터와 커패시터 사이에 접속되는 도전선을 구비하는 구성으로 되어 있다.

상기 구성에서, 상기 소정 데이터는 고정 데이터이고, 비선택 메모리셀들은 가변 데이터를 기억하고 있다.

또한 본 발명의 반도체 메모리 장치는 주표면을 가지는 반도체 기판과; 비트선과; 제1의 트랜지스터와 제1의 커패시터를 포함하고, 상기 제1의 트랜지스터의 소스 및 드레인 둘다는 상기 주표면에 형성되고, 상기 제1의 커패시터는 상기 제1의 트랜지스터의 상기 소스에 전기적으로 접속되며, 상기 제1의 트랜지스터의 상기 드레인은 상기 비트선에 접속되는 제1의 메모리셀과; 제2의 트랜지스터와 제2의 커패시터를 포함하고, 상기 제2의 트랜지스터의 소스 및 드레인 둘다는 상기 주표면에 형성되고, 상기 제2의 커패시터는 상기 제2의 트랜지스터의 상기 소스에 전기적으로 접속되며, 상기 제2의 트랜지스터의 상기 드레인은 상기 비트선에 접속되는 제2의 메모리셀과; 제3의 트랜지스터와 제2의 커패시터를 포함하고, 상기 제3의 트랜지스터의 소스 및 드레인 둘다는 상기 주표면에 형성되고, 상기 제2의 커패시터는 상기 제3의 트랜지스터의 상기 소스에 전기적으로 접속되며, 상기 제3의 트랜지스터의 상기 드레인은 상기 비트선에 접속되는 제3의 메모리셀과; 상기 제1, 제2 및 제3의 트랜지스터의 위에 형성되고, 소정 전위를 가지며, 상기 제1 및 제3의 트랜지스터의 소스에 접속되는 도전층을 구비하는 구성을 갖는다.

상기 구성에 있어서, 상기 소정 전위는 전원전압의 전위와 동일하고, 상기 소정 전위는 접지전위와 동일하다.

또한, 본 발명의 반도체 메모리 장치는, 각각이 가변 데이터를 저장하는 제1의 복수의 메모리셀들과 상기 제1의 메모리셀들에 접속되는 비트선을 구비하고, 가변 데이터를 저장하는 제1의 메모리 그룹과; 각각의 셀들이 고정 데이터를 저장하고 상기 비트선에 접속되는 제2의 복수의 메모리셀들과 상기 제2의 복수의 메모리셀들에 접속되는 도전선을 구비하고, 고정 데이터를 저장하는 제2의 메모리 그룹을 구비하는 구성을 갖는다. 상기 구성에서, 상기 도전선은 소정 전위를 가지고, 상기 소정 전위는 전원전압의 전위와 동일하다.

또한, 상기 구성에서 상기 소정 전위는 접지 전위와 동일하고, 상기 제2의 복수의 메모리셀들은 각각 트랜지스터 및 커패시터를 구비하고, 상기 도전선은 트랜지스터와 커패시터 사이에서 접속된다.

이상과 같이, 본 실시예에서는 다음과 같은 이점등을 갖고 있다.

(1) 본 실시예에서는, 종래의 DRAM 메모리셀부(30B)을 가지는 각 단위 칼럼회로(30_i)내의 DROM 메모리셀부(30A)에, 새롭게 VCC용의 전위배선(33_i) 및 VSS용의 전위배선(33_i/)을 설치하고, 메모리셀(31_1i),…와 콘택트를 취하고, ROM을 형성하고 있다.

그 때문에, 콘택트를 취하고 있지 않은 비트의 메모리셀(31_3i),…는 DRAM 메모리셀 때문에, 사전에 콘택트를 취하여 ROM 기록되어 있던 공통 데이터로서, 나머지의 콘택트를 취하여지지 않은 DRAM 메모리셀을 고쳐쓰는 것으로, 데이터를 여러 가지로 변경하여 사용된다.

요컨데, DRAM와 ROM을 1칩상에 공존되는, ROM 데이터로 되어 있지 않은(콘텍트를 취하고 있지 않은) 메모리셀은 DRAM으로서 사용된다.

구체적으로 본 실시예의 DROM을 사용하는데는, 콘택트를 취하여 ROM화 한 메모리셀 이외에 ROM 데이터와를 반대의 데이터를 전원투입 직후에 한결같이 기록한다.

예를들면, 16비트의 데이터 1000100111011000→1000100111011011에 있어서 “0”의 부분을 DRAM 메모리셀을 위해, 하위 2비트를 “1”로 고쳐쓸 수가 있다. 이것은, 예를들면 그래픽스 용도로 생비트를 ROM해두고, 필요로 되면은, 사용자가 이와같이 있는 비트를 고쳐쓰고 틀리는 색으로 할 수 있다.

종래의 ROM에서는, 사용자 ROM 데이터를 가공할 수가 없었지만, 본 실시예에서는 사용자가 있는 부분의 데이터를 변경할 수가 있게 된다.

(2) 본 실시예에서는 메모리셀 어레이를 구성하는 각 단위 칼럼회로(30_i)를, 동일한 X 데코더 수단(40)과 접속되는 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)와에 워드선 방향으로 2분할 하고 있다.

그 때문에, 다음과 같은 이점(a)∼(c)가 있다.

(2)(a) 일반적으로, 워드선 어드레스(즉, X 데코더 수단(40)을 구성하는 단위 X 데코더의 X 어드레스) AX는, 최하위 어드레스로부터 승순에 순번으로 나란히 하도록 되어 있다.

그 때문에, 제1도에 표시하는 것과 같이, 워드선은 WL₁, WL₂,…, WL₃…와 승순에 나란히 하고 있다.

본 실시예의 DROM 메모리셀은, 전원투입시에 ROM 데이터와 반대의 극성의 데이터를 기록할 필요가 있다.

그 때문에, 본 실시예와 같이 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)가, 워드선 방향으로 2분할되어 있으면, 기록하는 사이, X 어드레스 AX의 설정이, 어드레스의 인크리멘트(증분)만으로 해결되며 편리하다.

이 기록은, DROM 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…만 하면 된다.

따라서, X 어드레스 AX를 어드레스 0로부터 DROM 메모리셀(31_1i),…에 접속하는 최대 X 어드레스의 워드선 WL₁, WL₂,…의 X 어드레스까지 인크리멘트시켜, 그 이상의 X 어드레스의 비트의 기록을 할 필요가 없으므로, 제어(콘트롤)하기 쉽다.

(2)(b) 일반적으로 멀티포트 메모리라 부르는 화상처리용 DRAM에는, 프레시 라이트라고 하는 기능이 있다.

이 프레시 라이트는, 기록 1 사이클 중에 한가닥의 워드선 WL₁,…에 접속하는 메모리셀 모든 것에 기록을 행하는 기능이다. 이와같은 프레시 라이트 기능을 사용하면, 가장 짧은 단시간에 본 실시예의 DROM 메모리셀(31_1i),…에 대해, 전원 투입후의 ROM 데이터와 반대의 극성의 데이터의 기록도, 기록 1 사이클중에 한가닥의 워드선 WL₁,…에 접속하는 메모리셀(31_1i),… 의 모든 것에 기록이 행하여진다.

이때, 상기와 같이 연속하는 X 어드레스 AX에 대응하는 워드선 WL₁,…에 DROM 메모리셀(31_1i)가 접속되어 있어도, 예를들면 전원동작 직후에 X 어드레스 0로부터 X 어드레스 n까지를 어드레스 카운터로 발생시켜, 프레시 라이트로 초기 설정하도록 하면, 회로동작이 간단히 되고, 콘트롤 하기 쉽다. 이것은, 특히 본 실시예와 같이, DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로서 메모리셀 어레이를 2분할하고 있는 경우가 가장 유효하게 행하여진다.

그 때문에, 후술하는 제2의 실시예와 같이, 메모리셀 어레이를 복수분할 하는 경우와 유효성이 다르다.

(2)(c) DRAM에 있어서의 페이지 모드와 같이, 고속으로 액세스를 하기 때문에, 워드선 WL₁,…를 세워 올리기한 대로의 상태로, Y 어드레스 AY만 인크리멘트하고, 시리얼로 데이터를 액세스 하는 경우, 워드선 방향에 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)가 분할되어 있으면, 연속하여 ROM 데이터 혹은 RAM 데이터를 용이하게 액세스할 수가 있다.

(3) 본 실시예에서는, DROM 메모리셀부(30A)에 있어서 ROM 데이터가 “1”이 되는 메모리셀(31_1i),…를 전위배선(33_i), (33_i/)와 콘택트를 취하므로서, ROM을 형성하도록 했지만, 정논리측의 콘택트를 VSS로, 부논리측의 콘택트를 VCC로 취하는 것으로, ROM 데이터의 “O”측을 실현하는 것도 가능하다. 이때, DRAM로서 이용할 수 있는 메모리셀(31_3i),…는, “1”이 된다.

요컨데, 콘택트를 취하지 않았던 메모리셀이며, 이에 대해서는 전원투입 직후에 “1”를 기록해둘 필요가 있다.

이 기록된 “1”은, 리프레시에 의해 유지된다.

[제1-1의 실시예]

제7도는, 본 발명의 제1-1의 실시예를 표시하는 DROM의 칼럼단위의 회로도이며, 제1의 실시예의 제5도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM에서는, 제1의 실시예와 마찬가지로, 메모리셀 어레이를 구성하는 칼럼단위군(30)이 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로 2분할되어 있지만, 그 DROM 메모리셀부(30A)내의 비트선 BL_i측만이 1종류의 VCC용 전위배선(33_i)가 설치되어 있는 점이, 제1의 실시예와 틀려져 있다.

그리고, ROM로서 사용하기 위해서, ROM 데이터로서 “1”에 대응시키기 위해, 콘택트로 제1의 전위배선(33_i)와, 각 메모리셀(31_1i), (31_5i),…내의 용량(31_a) 및 트랜스퍼 게이트(31_b)간의 접속점이 접속되어 있다.

본 실시예의 칼럼 단위에서는, 정논리측이 제1의 실시예의 제6도와 마찬가지의 동작을 행한다.

본 실시예에서는, DROM 메모리셀부(30A)내에, VCC용의 전위 배선(33_i)를 설치하고, 메모리셀(31_1i), (31_5i),…와 콘택트를 취하므로서, ROM을 형성하고 있다.

그 때문에, 콘택트를 취하고 있지 않은 비트(31_2i, 31_3i,…)는 DRAM 메모리셀을 위해, 사전 콘택트를 취하여 ROM 기록해 두었던 데이터를 공통 데이터로서, 나머지의 콘택트를 취하고 있지 않은 DRAM 메모리셀(31_2i), (31_3i)를 고쳐쓰는 것으로, 데이터를 여러 가지로 변경하여 사용된다.

따라서, 제1의 실시예의 이점(1), (2)와 마찬가지의 이점이 있다.

또한, 다음과 같은 독자의 이점(i), (ii)를 가지고 있다.

(i) 메모리셀 어레이를 구성하는 칼럼단위군(30)중의 각 단위 칼럼회로(30_i)가 제1의 실시예와 마찬가지로, 클로즈드 비트선 구성으로 되어 있고, VCC용 전위배선(33_i)를 정논리 측에만 사용하고 있다.

그 때문에, 정논리측의 콘택트 면적이 필요하게만 되고, 메모리셀 패턴에 면적적으로 여유가 생겨, 또한 부논리측이 전연히 DRAM로서 사용된다.

게다가, ROM을 만들기 위한 전위배선이 1종류이기 때문에, 미세가공적으로 숏하는 트러블을 방지할 수 있고, 또 DROM의 해석도 용이하다.

(ii) VCC용 전위배선(33_i)만을 메모리셀(31_1i), (31_5i),…와 콘택트를 취하여 ROM을 형성하고 있어서, 다음과 같은 이점이 있다.

(ii-1) DRAM 메모리셀에 있어서 발생하는 불량모드로서, 메모리셀에 대한 “H”레벨의 기록 데이터의 홀드타임 트러블, 즉 용량에 축적된 전하의 감소에 의한 트러블이 생겨 용량에 전하축적이 없는 “L”레벨의 기록에 대해서 많이 발생하기 위해, 메모리셀에의 기록전위를, VCC로서 하는 편이, 홀드타임 트러블이 발생하는 일 없이, VSS보다 유리하다.

(ii-2) VCC 기록이, 직접 전위배선(33_i)로부터 행하여지면은 반드시 워드선 WL₁,…을 승압(브스트)할 필요는 없다.

[제1-2의 실시예]

제8도는, 본 발명의 제1-2의 실시예를 표시하는 DROM의 칼럼단위의 회로도이며, 제1의 실시예의 제5도중의 요소와 공통의 요소에는 공통의 부호가 붙쳐도 있다.

이 DROM에서는, 메모리셀 어레이를 구성하는 칼럼단위군(30)중의 각 단위 칼럼회로(30_i)에 있어서 DROM 메모리셀부(30A)내에, 1종류의 VSS용 전위배선 33_i/가 설치되어 있다. 그리고, 비트선 BL_i측을 ROM으로서 사용하기 위해서, ROM 데이터로서 “1”에 대응하기 위한, 콘택트로, VSS용 전위배선 33_i/와, 각 메모리셀(31_2i), (31_6i),…내의 용량(31_a) 및 트랜스퍼 게이트(30_b)간의 접속점이 접속되어 있다.

본 실시예의 칼럼단위에서는 부논리에 대해서 예를들면 워드선 WL₆가 상승했을 경우, 제1의 실시예의 제6도와 마찬가지인 동작이 된다.

본 실시예에서는, DROM 메모리셀부(30A)내에 VSS용의 전위배선 33_i/을 설치하고, 메모리셀(31_2i), (31_6i),…는 DRAM 메모리셀 때문에, 사전에 콘택트를 취하여 ROM 기록해 있던 데이터를 공통 데이터로 하고, 나머지는 콘택트를 취하고 있지 않은 DRAM 메모리셀(30_1i), (31_3i),…를 고쳐쓰는 것으로, ROM 데이터를 여러 가지로 변경하여 사용된다.

따라서, 제1의 실시예의 이점(1), (2)와 같은 이점이 있다. 또한, 본 실시예의 독자의 이점으로서 다음과 같은 이점(i), (ii)이 있다.

(i) 각 단위칼럼회로(30_i)는, 제1-1의 실시예와 마찬가지인 클로스트 비트선 구성이지만, 그러나 제1-1의 실시예와 달리, VSS용 전위배선(33_i/)를 부논리측에만 설치하고 있는데, 부논리측의 콘택트 면적이 필요할 뿐으로 되고, 메모리셀 패턴에 면적적으로 여유가 생기고, 또한 정논리측은 전혀 DRAM로서 사용된다.

게다가, 제1-1의 실시예와 마찬가지로, ROM을 만들기 위한 배선이 1종류를 위해 미세가공적으로 쇼트하는 트러블을 방지할 수 있고, 또 DROM의 해석도 용이하다.

(ii) VSS용 전위배선(33_i)만을 메모리셀(31_2i), (31_6i),…와 콘택트를 취하여 ROM을 형성하고 있으므로, 다음과 같은 이점이 있다.

(ii-1) 일반적으로, 메모리칩의 개발을 행하는 경우, VSS용 전위배선의 배선패턴의 취하는 편이 동작마진을 크게 좌우한다.

그런데 실제는, 메모리셀 어레이가 칩상에서 점하는 면적이 상당히 크고, 그라운드(GND) 패드와 반대측의 칩상의 주변회로 VSS용 전위배선을 취하는 것은, 크게 메모리셀 어레이를 우회해 가느냐, 혹은 그 메모리셀 어레이 위를 통하는 것이 생각된다.

본 실시예와 같이, VSS용 전위배선(33_i/)를 ROM을 형성하기 위해서 사용하면은, GND 패드의 반대측(즉, 메모리셀 어레이를 보고 반대측)의 주변회로용의 VSS용 전위배선과 공용할 수 있다.

(ii-2) 접지전위 VSS는 전원전위 VCC에 대해서 기본적으로 안정하며, 회로 마진적으로 유리하다.

[제1-3의 실시예]

제9도는 본 발명의 제1-3의 실시예를 표시하는 DROM의 칼럼단위의 회로도, 및 제10도는 제9도 중의 논리변환 수단의 구성예를 표시하는 회로도이며, 제1의 실시예를 표시하는 제1도 및 제5도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은, 제9도에 표시하는 것과 같이, 기본적으로 제1의 실시예와 거의 마찬가지의 구성이지만, 각 단위칼럼회로(30_i)의 DROM 메모리셀부(30A)에 있어서, VSS용 전위배선(33_i/)가 생략되어, ROM 데이터의 “1”에 상당하는 정논리측 및 부논리측의 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…가 VCC용 전위배선(33_i)에 접속되어, 또한 I/O수단(50)이 입력수단(51) 및 출력수단(52)로 구성되는 동시에, 논리변환수단(60)이 설치되어 있는 점이 틀리다.

입력수단(51)에는 입력단자 D_in이 접속되어, 또한 출력수단(52)에는 출력단자 D_out가 접속되어 있다.

본 실시예에서는, 데이터 버스쌍 D, D/가 논리변환수단(60) 및 데이터 버스쌍 D′, D/′를 통해서 출력수단(52)에 접속되어 있다. 논리변환수단(60)는, 예를들면 X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)중의 최하위 어드레스 A₀X에 근거해, 부논리측의 메모리셀(31_2i), (31_4i), (31_6i),…로부터 출력을 판별하고, 그것을 역상으로 변환하고, 데이터 버스쌍 D′, D/′를 통해서 출력수단(52)에 보내는 기능을 가지고 있다.

논리변환수단(60)은, 부논리 출력인때, 판독 데이터가 반전(인버트)되면은, 어떠한 회로구성으로 되어 있어도 좋다. 예를들면, 제10도에 표시하는 논리변환수단(60)에서는, 각 단위 데코더(10_i)를 활성화 하는 Y 데코더 이네이블 신호 YE를 반전하는 인버터(61)과, 그 인버터(61)의 출력과 최하위 어드레스 A₀X의 부정논리화를 구하는 2입력 NOR 게이트(62)와, 그 NOR 게이트(62)의 출력 P에 근거하여 데이터 버스쌍 D, D/상의 논리를 반전하여 데이터 버스쌍 D′, D/′에 출력하는 논리변환회로(63)로서 구성되어 있다.

논리변환회로(63)은, NOR 게이트(62)의 출력 P를 반전하는 인버터(63a)와, 데이터 버스 D 및 D′사이에 접속되어 NOR 게이트(62)의 출력 P 및 인버터(63a)의 출력에 의해 ON, OFF 동작하는 NMOS 및 PMOS로 된 트랜스퍼 게이트(63b)와, 데이터 버스 D/ 및 D/′간에 접속되어 NOR 게이트(62)의 출력 P 및 인버터(63a)의 출력에 의해 ON, OFF 동작하는 NMOS 및 PMOS로 된 트랜스퍼 게이트(63c)와, 그 트랜스퍼 게이트(63b), (63c)에 병렬접속되어 인버터(63a)의 출력에 의해 ON, OFF 동작하는 트라이스테이트 인버터(63d), (63e)로서, 구성되어 있다.

이 논리변환수단(60)에서는, 부논리측의 메모리셀(31_2i), (31_4i), (31_6i),…로부터 데이터를 판독할때(예를들면, 최하위 어드레스 A₀X가 “H”레벨인 때), 비트선쌍 BL_i, BL_i/로부터 데이터 버스쌍 D, D/에 전송된 정보가, 트라이스테이트 인버터(63d), (63e)를 통해서 데이터 버스쌍 D′, D/′에 전송하도록 되어 있다.

본 실시예의 DROM 메모리셀부(30A)에서는, 제1의 실시예와 거의 마찬가지의 판독동작이 행하여지지만, 부논리측이 VCC용 전위배선(33_i)로 ROM 데이터를 형성하고 있어(즉, 외부로부터는 논리적으로 “0”가 기록되어 있는 것같이 보이기 때문에), 논리변환수단(60)으로 부논리냐 어떠냐 최하위 어드레스 A₀X로 판단하고, 출력 데이터의 논리를 변환하도록 하고 있는 점이 틀리다.

이하, 제11도 및 제12도를 참조하면서, 본 실시예의 판독동작(1), (2)를 설명한다.

제11도는 제9도에 표시하는 워드선 WL₁이 상승했을 경우(정논리)의 타이밍도 및 제12도는 워드선 WL₆가 상승했을 경우(부논리)의 타이밍도다.

(1) 제11도의 판독동작

예를들면, 워드선 WL₁이 상승했을 때의 정논리의 판독동작은, 다음과 같이해서 행하여진다.

[시각 t0]

워드선 WL₁이 상승하여 메모리셀(31_1i)가 선택되고, 그 메모리셀(31_1i)내의 트랜스퍼 게이트(31b)가 ON 상태가 된다.

그렇게 하면, 비트선 BL_i와 VCC용 전위배선(33_i)가 접속되어, 전원전위 VCC로부터 비트선 BL_i에 전하가 공급되어 그 비트선 BL_i의 전위가 서서히 상승한다.

또한, 워드선 WL₁이 상승하면, 그것에 접속된 모든 메모리셀(31_1i),…이 똑같은 동작을 행한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승해서 센스앰프(32_i)가 동작하면은, 비트선쌍 BL_i, BL_i/간의 전위차가 증폭되어 VCC 레벨까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하여, 각 센스앰프(32_i)가 작동하면은, 모든 비트선쌍 BL_i, BL_i/상의 전위차가 각 센스앰프(32_i)에 의해 마찬가지로 증폭된다.

[시각 t2]

Y 데코더 이네이블 신호 YE가 상승하여 단위 Y 데코더(10_i)가 활)화 하면은, Y 어드레스 AY로 선택된 Y 데코더 출력신호(y_i)가 상승한다.

그러면, 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태로 되며, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속되어 그 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보가, 데이터 버스쌍 D, D/에 전송된다.

여기서, 정논리측의 비트선 BL_i가 “H”레벨, 부논리측의 비트선 BL_i/가 “L”레벨이기 때문에, 데이터 버스 D가 “H”레벨, 데이터 버스 D/가 “L”레벨이 된다.

X 어드레스 AX의 최하위 어드레스 A₀X는, “L”레벨이기 때문에, 논리변환수단(60)내의 NOR 게이트(62)의 출력 P가, Y 데코더 이네이블 신호 YE가 “H”레벨이 되는 타이밍으로, “H”레벨 그대로 된다.

이것에 의해, 데이터 버스쌍 D, D/와 데이터 버스쌍 D′, D/′가 논리변환수단(60)내의 트랜스퍼 게이트(63b), (63c)를 통해서 접속되고, 그 데이터 버스쌍 D′, D/′가 데이터 버스쌍 D, D/와 동상이 된다.

따라서, 출력수단(52)로부터 출력단자 D_out에의 출력은 “1”이 된다.

(2) 제12도의 판독동작

예를들면, 워드선 WL₆가 상승했을 때의 부논리의 판독동작은 다음과 같이해서 행하여진다.

[시각 t0]

워드선 WL₆가 상승하여 메모리셀(31_6i)가 선택되어, 그 메모리셀(31_6i)내의 트랜스퍼 게이트(31b)가 ON 상태가 된다.

그러면, 비트선 BL_i/와 VCC용 전위배선(33_i)가 접속되어, 전원전위 VCC로부터 비트선 BL_i/에 전하가 공급되어, 그 비트선 BL_i/의 전위가 서서히 상승한다.

또한, 워드선 WL₆가 상승하면은, 그 워드선 WL₆에 접속된 모든 메모리셀(31_6i)…가 마찬가지인 동작을 행한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하여 센스앰프(32_i)가 작동하면은, 비트선쌍 BL_i, BL_i/간의 전위차가 증폭되어, VCC까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하면은, 각 센스앰프(32_i)가 작동하고, 그것들의 각 센스앰프(32_i)에 의해 모든 비트선쌍 BL_i, BL_i/상의 전위차가 마찬가지로 증폭된다.

[시각 t2]

Y 데코더 이네이블 신호 YE가 상승하여 단위 Y 데코더(10_i)가 활성화 하면은, Y 어드레스 AY로 선택된 Y 데코더 출력신호 y_i가 상승하여, 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 된다.

트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 된다.

트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 되면은, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속되어 그 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보가 그 데이터 버스쌍 D, D/에 전송된다.

여기서, 부논리측의 비트선쌍 BL_i가 “H”레벨, 정논리측의 비트선 BL_i가 “L”레벨이기 때문에, 데이터 버스 D/가 “H”레벨, 데이터 버스 D가 “L”레벨이 된다.

X 어드레스 AX의 최하위 어드레스 A₀X는, “H”레벨이기 때문에 논리변환수단(60)내의 NOR 게이트(62)의 출력 P가 Y 데코더 이네이블 신호 YE가 “H”레벨이 되는 타이밍으로, “L”레벨이 된다.

그 때문에, 논리변환수단(60)내의 트라이스테이트 인버터(63d), (63e)를 통해서, 데이터 버스쌍 D, D/와 데이터 버스쌍 D′, D/′가 데이터 버스 D, D/와 역상이 된다.

따라서, 출력수단(52)로부터 출력단자 D_out의 출력은, “1”이 된다.

본 실시예에서는, 전원전위 VCC용의 전위배선(33_i)를 설치하고, 메모리셀(31_i),…와 콘택트를 취하므로서, ROM을 형성하고 있어서 제1의 실시예의 이점(1), (2)와 마찬가지의 이점을 가지며, 그위에 전원전위 VCC용의 전위배선(33_i)만을 메모리셀(33_1i),…와 콘택트를 취하여 ROM을 만들고 있어서 제1-1의 실시예의 이점(ii)와 마찬가지의 이점을 가지고 있다.

또한, 본 실시예에서는 다음과 같은 독자의 이점(I), (II), (III)를 가지고 있다.

(I) DROM 메모리셀부(30A)내에 전원전위 VCC용의 전위배선(33_i)를 설치하고, 그것과 정논리측 및 부논리측의 메모리셀(31_1i), (31_2i), (31_5i), (31_6i)과를 접속하여 ROM을 형성하고 있다.

그리고, 부논리측의 메모리셀(31_2i), (31_6i),…와 VCC용 전위배선(33_i)과를 접속하고 있어, 논리변환수단(60)을 설치하고 있다. 이와같이, VCC용 전위배선(33_i)만으로, 정논리측 및 부논리측 양방의 ROM이 형성할 수 있기 때문에, 패턴설계가 쉽게되어, 또한 전위배선간이 쇼트의 걱정도 없어진다.

(II) 제9도에서는, 입력수단(51)이 데이터 버스쌍 D, D′에 접속되어 있다.

그런데, 부논리측의 데이터 출력은, 논리변환수단(60)에 의해 극성이 바뀌므로, 부논리측에 있어서 VCC용 전위배선(33_i)와 콘택트를 취하지 않은 메모리셀(31_4i),…에 기록을 행할 때, 그 논리변환수단(60)과 마찬가지로, 극성을 바꾸도록 하는 구성으로 해도 좋다.

이것은, 콘택트를 전위배선(33_i)로 되지 않으므로, DRAM로서 메모리셀을 사용하여, 그 메모리셀에 기록 및 판독을 행할때는 필요하다.

(III) 본 실시예에서는 정논리측 및 부논리측의 콘택트를 공히 VCC로 취하여 ROM 데이터의 “1”측을 실현하고 있다.

이것에 대신해서, 정논리측의 콘택트를 VSS로, 부논리측의 콘택트를 VCC로 취하므로서, ROM 데이터의 “0”측을 실현하는 것도 가능하다.

이때, DRAM으로서 이용할 수 있는 메모리셀은 “1”이 된다. 요컨데, DRAM으로서 이용할 수 있는 메모리셀은, 콘택트를 취하지 않았던 메모리셀이며, 그 메모리셀에 대해서는 전원 투입직후에 “1”을 기록해둘 필요가 있다.

이 “1”은 리프레시에 의해 유지된다.

[제1-4의 실시예]

제13도는 본 발명의 제1-4의 실시예를 표시하는 DROM의 칼럼단위의 회로도 및 제14도는 제13도 중의 논리변환 수단의 구성예를 표시하는 회로도이며, 제1-3의 실시예를 표시하는 제9도 및 제10도의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은, 제13도에 표시하는 것과 같이, 제1-3의 실시예와 거의 같은 구성이지만, 제1-3의 실시예가 DROM 메모리셀부(30A)에 있어서 VCC용 전위배선(33_i)에 의해 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…와 콘택트를 취하고 있는 것에 대해, 본 실시예에서는 VSS용 전위배선(33_i/)에 의해 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…와 콘택트를 취하고 있으며, 또한 제1-3의 실시예의 논리변환수단(60)에 대신하여, 구성이 틀리는 논리변환수단(60A)가 설치되어 있는 점이 틀리다. 논리변환수단(60A)는, 제1-3의 실시예와 틀려, 정논리측의 ROM 데이터(VSS, 즉 정논리이지만, “1”데이터에 상당하는 메모리치)가 “L”레벨로 되어 있기 때문에, 정논리측의 데이터의 논리를 변경할 필요가 있기 때문에 설치되어 있다. 논리변환수단(60A)는, 제14도에 표시하는 것과 같이, Y 데코더 이네이블신호 YE 및 X 어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)중의 예를들면 최하위 어드레스 A₀X에 근거해서 정논리측의 메모리셀(31_1i), (31_3i), (31_5i),…로부터의 출력을 판별하고, 그것을 역상에 변환하고, 데이터 버스쌍 D′, D/′를 통해서 출력수단(52)에 보내는 기능을 가지고 있다.

이 논리변환수단(60A)는, 최하위 어드레스 A₀X를 반전하는 인버터(64)와 그 인버터(64)의 출력과 Y 데코더 이네이블 신호 YE의 부정논리화를 구하는 2입력 NOR 게이트(62)와, 그 NOR 게이트(62)의 출력 P에 근거하여 논리변환을 행하는 제1-3의 실시예의 제10도와 동일한 논리변환회로(63)로서 구성되어 있다.

이 ROM에서는, 제1-3의 실시예와 거의 같은 동작을 하지만, 틀리는 점은, 정논리측을 VSS용 전위배선(33_i/)로 ROM 데이터를 형성하고 있어서(즉, 외부로부터는 논리적으로 “0”가 기록되어 있는 것처럼 보이기 때문에), 논리변환 수단(60A)로 부논리 최하위 어드레스 A₀X로 판단하고, 출력 데이터의 논리를 변환하도록 하고 있다.

이하, 본 실시예의 동작(1), (2)를 제15도 및 제16도를 참조하면서 설명한다.

제15도는 제13의 워드선 WL₁이 상승했을 경우(정논리지만 내용적으로는 부논리)의 타이밍도 및 제16도는 제13도의 워드선 WL₆가 상승했을 경우(부논리지만 내용적으로는 정논리)의 타이밍도다.

(1) 제15도의 판독동작

예를들면, 워드선 WL₁이 상승하여, 다음과 같이 정논리의 판독동작이 행하여진다.

[시각 t0]

X 데코더 수단(40)에 의해, 워드선 WL₁이 상승해서 메모리셀(31_1i)가 선택되면은, 그 메모리셀(31_1i)내의 트랜스퍼 게이트(31b)가 ON 상태가 된다.

그러면, 비트선 BL_i와 VSS용 배선(33_i/)가 접속되어 그 비트선 BL_i에 저장되어 있던 전하가 전위배선(33_i/)에 방정하고, 그 비트선 BL_i의 전위가 서서히 하강한다.

또한, 워드선 WL₁이 상승하면, 그것에 접속된 모든 메모리셀(31_1i),…가 마찬가지의 동작을 행한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하여 센스앰프(32_i)가 작동하며는, 비트선쌍 BL_i, BL_i/간의 전위차가 증폭되어, VCC 레벨까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하고, 모든 센스앰프(32_i)가 작동하며는, 그것에 접속된 모든 비트선쌍 BL_i, BL_i/상의 전위차가 마찬가지로 증폭된다.

[시각 t2]

Y 데코더 이네이블 신호 YE가 상승하여 각 단위 Y 데코더(10_i)가 활화하며는, Y 어드레스 AY로 선택된 Y 데코더 출력신호 y_i가 상승하고, 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태로 되어 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/가 접속된다.

그러면, 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보는, 데이터 버스쌍 D, D/에 전송된다.

여기서, 부논리측의 비트선 BL_i/가 “H”레벨, 정논리측의 비트선 BL_i가 “L”이기 때문에, 데이터 버스 D/가 “H”레벨, 데이터 버스 D가 “L”레벨이 된다.

제14도의 논리변환수단(60A)에서는, 최하위 어드레스 A₀X가 “L”레벨이 있기 때문에, NOR 게이트(62)의 출력 P가, Y 데코더 이네이블 신호 YE가 “H”레벨이 되는 타이밍으로 “L”레벨이 된다.

그 때문에, 트라이스테이트 인버터(63d), (63e)를 통해서, 데이터 버스쌍 D, D/와 데이터 버스쌍 D′이 접속되어, 그 데이터 버스쌍 D′, D/′가 데이터 버스쌍 D, D/와 역삼이 된다.

따라서, 출력수단(52)로부터 출력단자 D_out에의 출력은, “1”이 된다.

(2) 제16도 판독동작

예를들면, 워드선 WL₆가 상승하여 다음과 같이해서 부논리의 판독동작이 행하여진다.

[시각 t0]

X 데코더 수단(40)에 의해 워드선 WL₆가 상승하면, 메모리셀(31_6i)가 선택되어, 그 메모리셀(31_6i)내의 트랜스퍼 게이트(31b)가 ON 상태가 된다.

그러면 부논리측의 비트선 BL_i/와 VSS용 전위배선(33_i)가 접속되어, 그 비트선 BL_i/에 저장되어 있는 전하가 전위배선(33_i/)에 방전하고, 그 비트선 BL_i/의 전위가 서서히 하강한다. 또한 워드선 WL₆가 상승하면, 그것에 접속된 모든 메모리셀(31_6i),…가 똑같은 동작을 행한다.

[시각 t1]

센스앰프 드라이브 신호 PSA가 상승하여 센스앰프(32_i)가 작동하며는, 비트선쌍 BL_i, BL_i/간의 전위차가 증폭되어 VCC 레벨까지 증폭된다.

또한, 센스앰프 드라이브 신호 PSA가 상승하며는, 모든 센스앰프(32_i)가 작동하고, 그것에 접속된 모든 비트선쌍 BL_i, BL_i/상의 전위차가 마찬가지로 증폭된다.

[시각 t2]

Y 데코더 이네이블 신호 YE가 상승하여 각 단위 Y 데코더(10_i)가 활성화 하면, Y 어드레스 AY로 선택된 Y 데코더 출력신호 y_i가 상승하여, 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 된다. 트랜스퍼 게이트(2) 트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 된다.

트랜스퍼 게이트(20_i), (20_i/)가 ON 상태가 되며는, 비트선쌍 BL_i, BL_i/와 데이터 버스쌍 D, D/이 접속되어, 그 비트선쌍 BL_i, BL_i/상에 증폭되어 있던 정보가, 데이터 버스쌍 D, D/에 전송된다.

제14도의 논리변환수단(60A)에서는, 최하위 어드레스 A₀X가 “H”레벨이기 때문에, NOR 게이트(62)의 출력 P가, Y 데이터 이네이블 신호 YE가 “H”레벨이 되는 타이밍으로 “H”레벨이 된다.

그 때문에, 트랜스퍼 게이트(63b), (63c)를 통해서, 데이터 버스쌍 D, D/와 데이터 버스쌍 D′, D/′이 접속되어, 그 데이터 버스쌍 D′, D/′가 데이터 버스쌍 D, D/와 동상이 된다.

따라서, 출력수단(52)로부터 출력단자 D_out에의 출력이 “1”이 된다.

본 실시예에서는, 제1의 실시예의 이점(1), (2)와 같은 이점을 가지는 타의 다음과 같은 독자의 이점(I), (II)를 가지고 있다.

(I) 본 실시예에서는, 제1-4의 실시예와 달리, VSS용 전위배선(33_i/)와 정논리측 및 부논리측의 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…와 접속하여 ROM을 형성하고, 또한 제1-3의 실시예와 반대로, 정논리측으로 VSS용 전위배선(33_i/)와 메모리셀(31_1i), (31_5i),…과를 접속하기 위한 논리변환수단(60A)를 설치하고 있다.

이것에 의해, VSS용 전위배선(33_i/)만으로, 정논리측 및 부논리측 양방의 ROM을 형성할 수 있으므로, 패턴 설계가 쉽게 되어, 또한 전위배선간의 쇼트의 걱정도 없어진다. 여기서, DRAM으로서 이용할 수 있는 메모리셀은 “1”가 된다. 요컨데 DRAM으로서 이용할 수 있는 메모리셀은, 콘택트를 취하지 않았던 메모리셀이며, 전원투입 직후에 “1”를 기록해둘 필요가 있다.

이 “1”은 리프레시에 의해 유지된다.

(II) VSS용 전위배선(33_i)만을 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…와 콘택트를 취하고, ROM을 형성하도록 하고 있으므로, 다음과 같은 이점(II-1), (II-2)가 있다.

(II-1) 일반적으로, 메모리칩의 개발을 행하는 경우, VSS용 전위배선의 배선패턴의 취하는 편이, 동작마진을 크게 좌우한다.

그러나, 실제는 메모리셀 어레이가 칩상에서 점하는 정도가 극히 크고, GND 배드와 반대측의 칩상의 주변회로의 VSS용 전위배선을 취하는데는, 크게 메모리셀 어레이를 우회해 가느냐, 혹은 그 메모리셀 어레이 상을 통하는 것이 생각된다. 본 실시예와 같이, VSS용 전위배선(33_i/)를 ROM을 형성하기 위해서 사용하면, GND 패드의 반대측(메모리셀 어레이를 보고 반대측)의 주변회로용의 VSS용 전위배선과 공용할 수 있다.

(II-2) 접지전위 VSS는, 전원전위 VCC에 대해서 기본적으로 안정하며, 회로마진적으로 유리하다.

[제2의 실시예(제2의 상태에 상당)]

제17도는, 본 발명의 제2의 실시예를 표시하는 DROM의 개략의 구성블록도이며, 제1의 실시예를 표시하는 제4도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 본 실시예의 DROM에서는, 메모리셀 어레이를 구성하는 칼럼단위군(30)을, DROM 메모리셀부(30A-1), (30A-2)와 DRAM 메모리셀부(30B-1), (30B-2)와를 워드선 방향에 교호로 배치하여 4분할하고, 그것들을 공통의 X 데코더 수단(40)으로 선택하도록 되어 있다.

또한, 제17도에서는 4분할 구성이지만, 이것은 3분할 이상의 분할구성이면 좋다.

본 실시예에서는, 제1의 실시예와 마찬가지로, 메모리셀 어레이가 워드선 방향에 대해서 분할구조로 되어 있어서, 그 제1의 실시예와 거의 마찬가지의 동작을 행하고, 그 제1의 실시예의 이점(2)와 거의 마찬가지인 이점을 가지고 있다.

그런데, 제1의 실시예에서는 워드선 방향에 대해서 메모리셀 어레이가 2분할 구조인 것에 대해서, 본 실시예에서는 3분할 이상의 분할구조로 되어 있으므로, 다음과 같은 독자의 이점(4)를 가지고 있다.

(4) 시리얼 액세스를 행하는 경우, X 어드레스 AX를 인크리맨트하여 시리얼 액세스 하는 경우가 많고, 중앙처리장치(이하, CPU라 한다) 등으로 발생시키는 일련의 어드레스에 대해, X 어드레스 AX를 하위 어드레스 비트로 하여, Y 어드레스 AY를 상위 어드레스로 하는 것이 많은 것과, 각 액세스 사이클 마다 X 어드레스 AX에 의한 액세스가 행하여진 편이 매회 워드선 WL가 상승하게 되어 매회 반드시 자동적으로 리프레시가 걸리기 때문이다.

이와같은 경우에 있어서, 본 실시예를 사용하면, 예를들면 시리얼 리드를 행하는 경우,

ROM 데이터→입력한 데이터→ROM 데이터

와 같이, 일련의 시리얼 리드 데이터 중에 이미 기록된 ROM 데이터에 끼워진 중간에 RAM 데이터로서, 전회 기록한 데이터를 삽입할 수 있다.

이것을 예를들면 CPU로 컨트롤 하는 시스템에서는 데이터 처리에 사용된다.

또, 음성합성용에 사용하면, 자기의 음성을 ROM으로부터 발생하는 음성의 사이에 삽입할 수 있다는 이점을 가지고 있다.

본 실시예와 같은 복수 분할구조를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.

[제3의 실시예(제3의 상태에 상당)]

제18도는, 본 발명의 제3의 실시예를 표시하는 DROM의 개략의 구성블록도이며, 제1의 실시예를 표시하는 제4도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, 제4의 Y 데코더 수단(10)을 2개의 Y 데코더 수단(10-1), (10-2)로 나누어, 그 2개의 Y 데코더 수단(10-1), (10-2)에 의해 메모리셀 어레이를 2개의 칼럼단위군(30-1), (30-2)에 분할하고 있다.

그리고, 한편의 칼럼단위군(30-1)를 제1도의 DROM 메모리셀(30A)로, 타방의 칼럼단위군(30-2)를 DRAM 메모리셀부(30B)로 각각 구성하고 있다.

각 칼럼단위군(30-1), (30-2)의 워드선 WL는 공통의 X 데코더 수단(40)에 의해 선택되어, 또한 그 한편의 칼럼단위군(30-1)의 비트선쌍이 제1도의 트랜스퍼 게이트를 통해서 데이터 버스쌍 D1, D1/과 접속되어, 타방의 칼럼단위군(30-2)의 비트선쌍이 제1도의 트랜스퍼 게이트를 통해서 데이터 버스쌍 D2, D2/에 접속되어, 그 데이터 버스쌍 D1, D1/와 D2, D2/가 공통의 I/O 수단(50)에 접속되어 있다.

본 실시예의 DROM에서는, 제1의 실시예와 거의 마찬가지로, 한편의 DROM 메모리셀부(30A)로 된 칼럼단위군(30-1)내의 메모리셀이, Y 데코더 수단(10-1)와 공통의 X 데코더 수단(40)에 의해 선택되어, 타방의 DRAM 메모리셀부(30B)로 된 칼럼단위군(30-2)내의 메모리셀이, Y 데코더 수단(10-2)와 공통의 X 데코더 수단(40)에 의해 선택되어, 그 선택된 메모리셀에 대한 데이터의 액세스가 행하여진다.

본 실시예에서는, 2개의 Y 데코더 수단(10-1), (10-2)에 의해 메모리셀 어레이가 2개로 분할되어 있고, 그 분할된 2개의 메모리셀 어레이에 대한 동작이 제1의 실시예와 거의 같으므로, 제1의 실시예와 거의 같은 이점을 가지고 있다.

게다가 2개의 Y 데코더 수단(10-1), (10-2)에 의해, 메모리셀 어레이를 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로 분할하고 있으므로, 다음과 같은 독자의 이점(5)를 가지고 있다.

(5) 칼럼단위군(30-1)를 구성하는 DROM 메모리셀부(30A)는, 제1도에 표시하는 것과 같이, 각 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…내의 용량(31a) 및 트랜스퍼 게이트(30b)간의 접속점과 전위배선(33_i), (33_i/)과를 접속하여 ROM 데이터를 형성하고 있다.

그 때문에, 사용하는 프로세스에 의해서는, 메모리셀 패턴이 크게되어, 비트선 피치(Y 방향의 폭)이, 통상의 메모리셀 보다 크게되고 마는 경우가 있다.

이와같은 경우, DROM 메모리셀과 DRAM 메모리셀의 셀피치가 틀려 동일칼럼 중에 양 메모리셀을 형성하고저 하면, DRAM 메모리셀을 크게할 필요가 나온다.

이와같은 경우, 본 실시예와 같이 2개의 Y 데코더 수단(10-1), (10-2)로 메모리셀 어레이를 2분할하고, DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로 나누면, 칩면적을 유효하게 사용된다.

또한, 본 실시예에서는 2개의 Y 데코더 수단(10-1), (10-2)에 의해 메모리셀 어레이를 2분할하고, 한편을 DROM 메모리셀부(30A), 타방을 DRAM 메모리셀부(30B)로 하고 있지만, 타의 구성에 변경해도 좋다.

예를들면, 복수의 Y 데코더 수단에 의해 메모리셀 어레이를 복수로 분할하고, 그 일부를 DROM 메모리셀부(30A), 나머지를 DRAM 메모리셀부(30B)로 구성해도, 본 실시예와 같은 작용, 효과가 얻어진다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면, 본 실시와 거의 같은 작용, 효과가 얻어진다.

[제4의 실시예(제4의 상태에 상당)]

제19도는 본 발명의 제4의 실시예를 표시하는 DROM의 개략의 구성 블록도 및 제20도는 그 구성예를 표시하는 회로도이며, 제1의 실시예를 표시하는 제1도 및 제4도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, Y 어드레스 AY 데코드 하는 Y 데코더 수단(10)에 의해 선택되는 칼럼단위군(30)을 그 Y 데코더 수단(10)의 상위부분과 하위부분에 2분할하고, 그 상위부분을 제1의 실시예의 DROM 메모리셀부(30A)로, 하위부분을 DRAM 메모리셀부(30B)로 각각 구성하고 있다.

상위부분의 DROM 메모리셀부(30A)의 비트선쌍 BL_i, BL_i/는, 상위의 단위 Y 데코더(10_i),…의 Y 데코더 출력신호 y_i,…로 선택되어, 하위부분의 DRAM 메모리셀부(30B)의 비트선쌍 BL_i, BL_i/가, 하위의 단위 Y 데코더(10₁∼10_i-1)의 Y 데코더 출력 신호 y₁∼y_i-1로 선택되도록 되어 있다.

기타의 회로구성은, 제1의 실시예와 동일하다.

본 실시예의 DROM에서는, 제1의 실시예와 마찬가지로, Y 어드레스 AY가 Y 데코더 수단(10)으로 데코드 되어, 그 데코드 결과인 Y 데코더 출력신호 y₁∼y_i+1,…에 의해 각 단위칼럼회로 30₁∼30_i+1,…내의 비트선쌍 BL_i, BL_i/가 선택되어, 그 선택된 비트선 BL_i, BL_i/와 데이터 버스쌍 D, D/와의 사이에서 판독 데이터의 출력, 혹은 기록 데이터의 입력이 행하여진다. 여기서, 제1의 실시예와 틀려, Y 데코더 출력신호 y_i,…로 DROM 메모리셀부(30A)가 선택되어, 하위 어드레스에 대응하는 Y 데코더 출력신호 y₁∼y_i-1에 의해 DRAM 메모리셀부(30B)가 선택된다.

본 실시예에서는, 제1의 실시예와 거의 마찬가지의 이점을 갖는 외에, Y 데코더 수단(10)의 상하로, 메모리셀 어레이를 구성하는 칼럼단위군(30)이 2분할되어 있으므로, 다음과 같은 독자의 이점(6)(a)∼(6)(c)를 가지고 있다.

(6)(a) DROM 메모리셀부(30A)에 있어서의 DROM 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…는, 제1의 실시예와 마찬가지로, 용량(31a) 및 트랜스퍼 게이트(31b)의 접속점과 전위배선(33_i), (33_i/)(단 i; 1∼n)와를 접속하여 ROM 데이터를 만들고 있다. 그 때문에, 제3의 실시예와 거의 마찬가지로, 사용하는 프로세스에 의해서는 셀패턴이 크게되어, 워드선 피치(X방향의 폭)이, 보통의 메모리셀(31_3i), (31_4i),…보다 크게되고마는 경우가 있다.

이와같은 경우, DROM 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…와 DRAM 메모리셀(31_3i), (31_4i),…의 셀피치가 틀려, 동일 단위 칼럼회로 중에 양 메모리셀을 형성하면, 그 DROM 메모리셀(31_1i), (31_2i), (31_5i), (31_6i),…를 크게할 필요가 나온다. 그래서, 본 실시예와 같이, 메모리셀 어레이를 구성하는 칼럼단위군(30)을 상하로 2분할하고, DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)과를 나누면, 칩면적을 유효하게 사용된다.

(6)(b) 시리얼 액세스를 행하는 경우, X 어드레스 AX를 인크리먼트하여 실리얼 액세스를 하는 경우가 많다.

이와같은 경우, X 어드레스 AX를 CPU 등으로 발생시키는 일련의 어드레스 비트로 하고, Y 어드레스 AY를 상위 어드레스로 하는 것이 많은 것으로, 본 실시예와 같은 구성으로 하면 그 효과가 크다.

또한, 본 실시예와 같은 구성으로 하면 제2의 실시예와 마찬가지로, 각 액세스 사이클 마다 X 어드레스 AX에 의한 액세스가 행하여진다.

그 때문에, 매회 워드선 WL가 상승하게 되어, 매회 반드시 자동적으로 리프레시가 걸린다는 이점이 있다.

예를들면, 음성합성용에 사용했을 때의 시리얼 액세스는, 상기이 이유에 의해, X 어드레스 AX를 인크리먼트 하고, 최대 X 어드레스로 되면은 Y 어드레스 AY를 인크리먼트 하는 경우가 많다.

종래, 이와같은 용도로 DRAM과 마스크 ROM을 사용하는 경우, 개개의 반도체 집적회로(IC)를 사용하고 있지만, 본 실시예와 같이 Y 데코더 수단(10)에 대응하는 Y 어드레스 AY의 상위와 하위로 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로서 분리하면은, 1칩으로 ROM과 RAM의 양방을 실현할 수 있다.

(6)(c) 본 실시예의 제19도와 제3의 실시예의 제18도와 대비하면은, 제3의 실시예와 같이, 메모리셀 어레이를 구성하는 칼럼단위군(30-1), (30-2)를 완전하게 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로 분리하면은, 하나의 칼럼단위군(30-1) 또는 (30-2)에 포함되는 메모리셀 비트수가 팽대하고 만다.

그 때문에, 예를들면, DROM 메모리셀부(30A)의 비트수가 적어도 좋지만, DRAM 메모리셀부(30B)의 비트수가 보다 많이 필요한 용도에 있어서, 메모리를 유용하게 활용할 수 없다.

이에대해, 본 실시예에서는 메모리셀 어레이를 구성하는 칼럼단위군(30)중의 필요한 메모리 비트수분만 DROM 메모리셀부(30A)에 나누어진다.

요컨데, 본 실시예에서는 1칩중에 형성한 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)와의 경계선을 자유롭게 취할 수 있다라는 이점이 있다.

또한, 본 실시예에서는 Y 데코더 수단(10)중의 상위 어드레스에 대응하는 단위 Y 데코더(10_i),…로 DROM 메모리셀부(30A)를 선택하고, 하위 어드레스에 대응하는 단위 Y 데코더(10₁)∼(10_i-1)로 DRAM 메모리셀부(30B)를 선택하도록 하고 있지만, 상위 어드레스로 DRAM 메모리셀부(30B)를 하위 어드레스로 DROM 메모리셀부(30A)를 선택하는 구성으로 해도 상기 실시예와 같은 이점이 얻어진다. 또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.

[제5의 실시예(제5의 상태에 상당)]

제21도는, 본 발명의 제5의 실시예를 표시하는 DROM의 개략의 구성블록도이며, 제4의 실시예를 표시하는 제19도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, 제4의 실시예와 마찬가지로, 메모리셀 어레이를 구성하는 칼럼단위군(30)이 복수의 단위칼럼회로(30₁)∼(30_i-3),…으로 구성되어 있지만, 그 칼럼단위군(30)을 제4의 실시예에서는 칼럼방향에 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로서 2분할하고 있다.

이에 대해서, 본 실시예에서는, 칼럼방향에 DROM 메모리셀부(30A)를 구성하는 단위칼럼회로(30₁), (30₂), (30_i), (30_i+1),…와, DRAM 메모리셀부(30B)를 구성하는 단위칼럼회로(30_i-1), (30_i+2), (30_i+2),…과를 복수로 분할하고, 그것들을 교호로 배치하고 있는 점이, 제4의 실시예와 틀린점이다.

기타의 구성은 제4의 실시예와 마찬가지다.

본 실시예에서는, 제4의 실시예와 마찬가지로, 칼럼단위군(30)을 구성하는 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)의 각 비트선쌍 BL_i, BL_i/가, Y 데코더 수단(10)에 의해 선택되어, 그것들에 대해서 데이터의 액세스가 행하여진다.

본 실시예에서는, 제4의 실시예의 이점(6)(a)∼(c)와 마찬가지의 이점을 가지고 있다.

그런데, 본 실시예에서는 연속하는 Y 어드레스 AY에 대해서(즉, 칼럼방향에), DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)가 교호로 배치되어 있으므로, 그 어드레스 AY에 의해, 1칩으로 ROM과 RAM을 혼합하여 실현할 수 있다라는 점으로, 제4의 실시예와 틀리다.

또한, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 같은 작용, 효과가 얻어진다.

[제6의 실시예(제6의 상태에 상당)]

제22도는, 본 발명의 제6의 실시예를 표시하는 DROM의 개략의 구성블록도이며, 제1의 실시예의 제4도 및 제4의 실시예의 제19도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은, 제1과 제4의 실시예를 조합시킨 메모리셀 어레이 구성으로 되어 있다.

즉, 메모리셀 어레이를 구성하는 칼럼단위군(30)에 있어서, X 어드레스 AX의 하위의 워드선 WL로 선택되는 워드선 방향의 메모리셀군을 DROM 메모리셀부(30A)로 하고, 또한 Y 어드레스 AY의 하위의 Y 데코더 출력신호로 선택되는 복수 혹은 하나의 단위칼럼회군(30₁)을 DROM 메모리셀부(30A)로 하고, 나머지를 DRAM 메모리셀부(30B)로 하고 있다.

본 실시예에서는, 제1 및 제4의 실시예와 거의 같게, Y 데코더 수단(10) 및 X 데코더 수단(40)에 의해, DROM 메모리셀부(30A) 및 DRAM 메모리셀부(30B)내의 메모리셀이 선택되어, 그 선택된 메모리셀에 대해서 데이터의 액세스가 행하여진다.

본 실시예에서는, 제1과 제4의 실시예의 혼합형 구성으로 되어 있어서, 제1의 실시예의 이점(1)∼(3) 및 제4의 실시예의 이점(6)(A)∼(6)(C)와, 같은 이점을 가지는 외에, 다음과 같은 독자의 이점(7)을 가지고 있다.

(7) 본 실시예에서는, 하위의 X 어드레스로 선택되는 워드선 WL에 접속된 메모리셀군을 DROM 메모리셀부(30A)로 구성하고 있다.

그 때문에, X 어드레스 AX를 인크리먼트 하여 최대 X 어드레스로 되면, Y 어드레스 AY를 인크리먼트하도록 하는 용도에 있어서, 메모리셀 어레이를 구성하는 칼럼단위군(30)을 n분리하여 시리얼 액세스하는 n블록으로 나누어서 사용하도록 하는 경우, 각 블록의 헤더로서, 정보를 ROM화할 수가 가능케 된다.

이에 대해서, ROM화 한 블록의 헤더로서 사용하지 않고, DRAM로서 사용하고 싶을때는, 제1의 실시예로 설명한 것같이 메모리셀(31_1i),…와 전위배선(33_i), (33_i/)와의 접속을 취하지 않으면 않된다.

또한, 제22도에 있어서 워드선 방향의 DROM 메모리셀부(30A)를 X 어드레스 AX의 상위측에 설치하거나, 혹은 Y 어드레스 AY의 하위측의 DROM 메모리셀부(30A)를, 그 Y 어드레스 AY의 상위측에 설치해도, 본 실시예와 마찬가지의 작용, 효과가 얻어진다.

또, 본 실시예를 제1-1∼1-4의 실시예에 적용하면은, 본 실시예와 거의 같은 작용, 효과가 얻어진다.

[제7의 실시예(제7의 상태에 상당)]

제23도는, 본 발명의 제7의 실시예를 표시하는 DROM의 개략의 구성 블록도이며, 제1의 실시예를 표시하는 제4도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은, 메모리셀 어레이를 구성하는 칼럼단위군(30)에 제1의 실시예와 거의 마찬가지이지만, 그 칼럼단위군(30)을 구성하는 복수의 단위칼럼회로(30₁)∼(30_i+3),…중, 임의의 단위칼럼회로(30_i), (30_i+1)에 있어서의 DROM 메모리셀부(30A)를 DRAM 메모리셀부(30B)로 하고 있는 점만이, 제1의 실시예와 다르다.

즉, 임의의 단위칼럼회로(30_i), (30_i+1)만이, 모든 DRAM 메모리셀부(30B)로 구성되어 있다.

본 실시예에서는, 제1의 실시예와 마찬가지로, 칼럼단위군(30)을 구성하는 DROM 메모리셀부(30A) 및 DRAM 메모리셀부(30B)내의 메모리셀이, Y 데코더 수단(10) 및 데코더 수단(40)으로 선택되어, 그 선택된 메모리셀에 대한 액세스가 행하여진다.

본 실시예에서는, 제1의 실시예의 이점과 거의 같은 이점을 가지고 있다.

기타, 독자의 이점으로서, 제1의 실시예의 DROM을 사용하는 경우에 있어서, DRAM 메모리셀부(30B)로서 사용하는 정도이며, DROM 메모리셀부(30A)를 구성하는 메모리셀의 크기가, 그 DRAM 메모리셀부(30B)를 구성하는 메모리셀 보다 클때에, 임의의 DRAM 메모리셀부(30B)로 된 단위칼럼회로(30_i), (30_i+i)만, 높이를 낮게할 수 있어, 메모리셀 어레이 면적을 최적화(작게)할 수 있다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 같은 작용, 효과가 얻어진다.

[제8의 실시예(제8의 상태에 상당)]

제24도는, 본 발명의 제8의 실시예를 표시하는 DROM의 개략인 구성블록도이며, 제3의 실시예를 표시하는 제18도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, 칼럼단위군(30-1)을 구성하는 DROM 메모리셀부(30A)에 있어서의 복수의 단위칼럼회로중, 임의의 단위칼럼회로를 DRAM 메모리셀부(30B)로 구성한 점이 제3의 실시예와 달리하고 있다.

본 실시예의 DROM에서는, 제3의 실시예와 마찬가지로, DROM 메모리셀부(30A) 및 DRAM 메모리셀부(30B)내의 메모리셀이, Y 데코더수단(10-1), (10-2) 및 X 데코더 수단(40)으로 선택되어, 그 선택된 메모리셀에 대한 액세스가 행하여진다.

본 실시예에서는, 제3의 실시예와 거의 같은 이점을 갖는 외에, 다음과 같은 독자의 이점을 가지고 있다.

즉, 제3의 실시예를 사용하는 경우에 있어서, 칼럼단위군(30-1)내의 DROM 영역에, DRAM로서 사용하는 영역(DRAM 메모리셀부(30B))가 어느정도 있고, DROM 메모리셀의 크기가 DRAM 메모리셀 보다 클때에, DRAM만의 단위칼럼회로만 높이를 낮게할 수 있기 때문에, 메모리셀 어레이 면적을 최적화(작게)할 수 있다.

[제9의 실시예(제9의 상태에 상당)]

제25도는 본 발명의 제9의 실시예를 표시하는 DROM의 개략인 구성블록도 및 제26도는 제25도중의 X 데코더 수단의 회로도이며, 제1의 실시예를 표시하는 제4도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

제25도에 표시하는 것과 같이, 본 실시예의 DROM은, 제1의 실시예와 마찬가지로, 칼럼단위군(30)을 구성하는 복수의 단위칼럼회로(30₁)∼(30_i+2),…를 DROM 메모리셀부와 DRAM 메모리셀부(30B)로 분할하고 있다.

그러나, 제1의 실시예와 달리, 그 DROM 메모리셀부를 워드선 방향으로 30A-A와 30A-B로 2분할하고, 그 2분할한 DROM 메모리셀부 30A-A와 30A-B를 선택신호 PaX, PbX에 의해 선택적으로 동작시키는 구성으로 되어 있다.

DRAM 메모리셀부(30B)에 접속된 워드선군 WL와, DROM 메모리셀부 30A-A, 30A-B에 각각 접속된 워드선군 WLA, WLB과를 X 어드레스 AX에 근거해서 선택하는 X 데코더 수단(40A)중, DROM 메모리셀부 30A-A와 30A-B를 선택하는 회로부분을, 선택신호 PaX, PbX에 의해 선택적으로 활성화하도록 되어 있다.

기타의 구성은, 제1의 실시예와 동일하다.

제26도에 표시하는 X 데코더 수단(40A)는, 워드선 드라이브 이네이블 신호 WD에 의해 활성화 되어서 X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)를 데코드하는 NAND 게이트(41-1), (4-2),…(42-1), (42-2),…(43-1), (43-2),…와 그들의 출력을 반전하는 인버터(44-1), (44-2),…(45-1), (45-2),…, (46-1), (46-2),…로서 구성되어 있다.

NAND 게이트(41-1), (41-2),…는 선택신호 PaX의 예를들면 “H”레벨로 활성화되어서 X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)를 데코드하여, 그것들의 출력이 인버터(42-1), (42-2),…로 반전되어, DRAM 메모리셀부(30A-A)에 접속된 워드선군 WLA(=WL_a1, WL_a2,…)중의 한가닥을 활성화 하도록 되어 있다.

NAND 게이트(42-1), (42-2),…는, 선택신호 PbX의 예를들면 “H”레벨로 활성화 되어서 X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)를 데코드하고, 그것들의 출력이 인버터(42-1), (42-2),…로 반전되어, DROM 메모리셀부(30A-B)에 접속된 워드선군 WLB(=WL_b1, WL_b2,…)중 한가닥이 활성화 하도록 되어 있다.

또한, NAND 게이트(43-1, 43-2, )는, 단지 워드선 드라이브 이네이블 신호 WD에 의해 활성화 되어서 X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)를 데코드하고, 그것들의 출력이 인버터(46-1), (46-2),…로 반전되어, DRAM 메모리셀부(30B)에 접속된 워드선군 WLA(=WL_m, WL_m+1,…)중의 한가닥을 활성화 하도록 되어 있다.

다음에, 동작을 설명한다.

X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)가 X 데코더 수단(40A)에 입력되면은, 그 X 데코더 수단(40A)에서는, 그 X어드레스 A₀X, A₀X/∼A_m, A_mX/의 상위 어드레스를 NAND 게이트(43-1), (43-2),…로 데코드 하고, DRAM 메모리셀부(30B)에 접속된 워드선군 WL(=WL_m, WL_m+1,…)중의 한가닥을 예를들면 “H”레벨로 한다.

그리고, 그 “H”레벨의 워드선에 접속된 DRAM 메모리셀의 하나를 X 데코더 수단(10)으로서 선택하므로서, 그 선택된 DRAM 메모리셀에 대한 액세스가 제1의 실시예와 마찬가지로 행하여진다.

본 실시예가 제1의 실시예와 틀리는 점은, 선택신호 PaX, PbX에 의해, 사용하고 싶은 DROM 메모리셀부 30A-A 또는 30A-B의 어느 한편을 선택할 수 있는 구성으로 되어 있다.

그 때문에, 선택신호 PaX가 “H”레벨이 되면은, X 데코더 수단(40A)내의 NAND 게이트(41-1), (41-2),…가 활성화 하고, 워드선군 WLA(=WL_a1, WL_a2,…)중의 한가닥이 선택가능하게 된다.

선택신호 PaX가 “H”레벨이 되면은, NAND 게이트(42-1), (42-2),…가 활성화 하고, 워드선군 WLA(=WL_b1, WL_b2,…)중의 한가닥이 선택가능하게 된다.

예를들면, 가장 간단한 동작으로서, X어드레스 AX(=A₀X, A₀X/∼A_mX, A_mX/)를 인크리먼트해 가는 경우를 설명한다.

선택신호 PaX가 “H”레벨인때, NAND 게이트(41-1), (41-2),…(43-1), (43-2),…에 의해 워드선이 =WL_a1, WL_a2,…WL_m, WL_{m_1},…와 같이 선택된다.

선택신호 PbX가 “H”레벨인때는, NAND 게이트(42-1), (42-2),…(43-1), (43-2),…에 의해 워드선이 WL_b1, WL_b2,…WL_m, WL_m+1,…와 같이 선택된다.

본 실시예에서는, 기본적인 회로동작이 제1의 실시예와 거의 마찬가지이기 때문에, 그 제1의 실시예와 거의 같은 이점을 갖는다.

기타의 이점으로서, 같은 X 어드레스 AX를 가지며, DROM 메모리셀부 30A-A 또는 30A-B의 어느한편의 틀리는 ROM 데이터의 어느한편을 선택하고 사용할 수 있어서, 동일 시스템으로, 어드레스 설정을 변경하는 일없이, 본 실시예의 DROM을 사용할 수가 있다.

선택신호 PaX, PbX의 사용하는 방법으로서는, 예를들면 다음과 같은 방법(a)∼(c)가 있다.

(a) 메모리 소자 자체에, PaX 단자 및 PbX 단자를 설치하고, 외부제어신호로서 선택신호 PaX, PbX를 메모리 동작시에 온더플라이로 칩셀렉트와 같이 사용한다.

(b) 메모리 소자 자체에, PaX 단자 및 PbX 단자를 설치하고, 사용자가 보드상에서, 전기적으로 고정하여 사용하는 DROM 메모리셀부 30A-A 또는 30A-B의 어느한편을 결정하고 만다.

(c) 웨이퍼 플로빙시에, 레이저 퓨즈 등으로 선택신호 PaX, PbX의 레벨을 전기적으로 고정하고말아, 사용하는 DROM 메모리셀부 30A-A 또는 30A-B를 결정하고 만다.

또한, 본 실시예에서는 제1의 실시예의 DROM 메모리셀부(30A)를 워드선 방향으로 2분할한 예를 설명했지만, 이 분할 수는 몇분할 해도 좋다.

[제10의 실시예(제10의 상태에 상당)]

제27도는 본 발명의 제10의 실시예를 표시하는 DROM 중의 X 데코더 수단의 회로도이며, 제9의 실시예의 제26도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

본 실시예에서는, 제9의 실시예를 표시하는 제25도의 메모리셀 어레이와 마찬가지의 구성이며, X 데코더 수단(40A)도 거의 같은 구성이지만, 다음과 같은 점이 다르다.

제9의 실시예에서는 X 어드레스 AX의 0로부터 승순(昇順)(혹은 X 어드레스 AX의 최대로부터 강순(降順)에 워드선이 나란히 하고 있는 것에 대해, 본 실시예에서는 DROM 메모리셀부 30A-A, 30A-B내의 메모리셀의 정논리와 부논리마다 X 어드레스 AX의 0로부터 승순(혹은 X 어드레스 AX의 최대로부터 강순)으로 워드선이 정렬하도록 X 데코더 수단(40A)의 구성회로가 나란히 하고 있는 점이 제9의 실시예와 달리하고 있다.

즉, 제27도에 표시하는 것과 같이, 워드선군 WLA중의 워드선은, WL_a1, WL_a+1, WL_a2, WL_a+2,…, WL_an, WL_a2n와 같이 나란히 하고, 워드선군 WLB중의 워드선은, WL_b1, WL_b+1, WL_b2, WL_b+2,…WL_bn, WL_b2n와 같이 나란히 하고 있다.

DRAM 메모리셀부(30B)에 접속된 워드선군 WL의 정렬은 어떠한 정렬이라도 좋다.

본 실시예의 기본적인 회로동작은, 제9도의 실시예와 마찬가지다. 그 때문에, 제9의 실시예와 똑같이 이점을 가지고 있다.

틀리는 점은, DROM 메모리셀부 30A-A, 30A-B내의 DROM 메모리셀을 선택하는 X 데코더 수단(40A)내의 회로부분이, 지리적으로 정논리의 메모리셀군의 워드선을 끝단에서부터 연속하는 X 어드레스 AX의 순번에 선택하도록 나린하 하고 있고, 똑같이 부논리의 메모리셀군의 워드선을 끝단에서부터 연속하는 X 어드레스 AX의 순번에 선택하도록 나란히 하고 있어, 평가하기 쉬운 이점이 있다.

또한, 본 실시예에서는 제9의 실시예와 마찬가지로, DROM 메모리셀부 30A-A, 30A-B를 3등분, 혹은 그 이상으로 등분해도 좋다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.

[제11의 실시예(제11의 상태에 상당)]

제28도는 본 발명의 제11의 실시예를 표시하는 DROM의 개략의 구성블록도이며, 제3의 실시예의 제18도와 제9의 실시예의 제25 및 제26도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

본 실시예는, 제3의 실시예의 제18과 마찬가지로, 1칩으로 형성되는 DROM에 있어서, 메모리셀 어레이를 구성하는 칼럼단위군(30)을 2개의 Y 데코더 수단(10-1), (10-2)로 2분할하고, 한편의 칼럼단위군(30-1)을 DROM 메모리셀부(30A)로 구성하고, 타편의 칼럼단위군(30-2)를 DRAM 메모리셀부(30B)로 구성하고 있지만, 다음과 같은 점으로 달리하고 있다.

본 실시예에서는, 제9의 실시예의 제25도 및 및 제26도와 마찬가지로, 제3의 실시예를 표시하는 제18도의 칼럼단위군(30-1)을 워드선 방향에 30A-A, 30A-B와 같이 2분할하고, 그 2분할한 칼럼단위군 30A-A, 30A-B를 선택신호 PaX, PbX에 의해 선택하는 구성으로 하고 있다.

즉, 칼럼단위군(30-1), (30-2)에 접속된 워드선군을 선택하는 X 데코더 수단(40A)중, 칼럼단위군(30-1)을 선택하는 회로부분을 2분할하고, 한편의 회로부분을 선택신호 PaX에 의해 활성화하고, 타방의 회로부분을 선택신호 PbX에 의해 활성화 하고, 사용하고 싶은 DROM 메모리셀부 30A-A 또는 30A-B의 어느한편을 선택할 수 있는 구성으로 하고 있다.

X 데코더 수단(40A)는, 제9의 실시예의 제26도에 표시하는 회로와 동등한 것이다.

본 실시예에서는, 제3의 실시예와 마찬가지로 칼럼단위군(30-1), (30-2)에 접속된 워드선군이 X 데코더 수단(40A)로 선택되어, 그 선택된 워드선에 접속된 메모리셀이, Y 데코더 수단(10-1), (10-2)로 선택되어, 그 선택된 메모리셀에 대한 액세스가 행하여진다.

여기서, 제3의 실시예와 달리하는 점은, 제3의 실시예의 DROM 메모리셀부(30A)가 30A-A, 3A-B로 2분할되고, 그 2분할된 DROM 메모리셀부 30A-A, 30A-B가 선택신호 PaX, PbX에 의해 선택적으로 활성화 하고, 사용하고 싶은 DROM 메모리셀부가 선택할 수 있도록 되어 있다.

그 때문에, 제9의 실시예의 제26도에 표시하는 것과 같이, 선택신호 PaX가 “H”레벨이 되면은, 워드선군 WLA중의 한가닥인 워드선이 선택가능하게 되고, 선택신호 PbX가 “H”레벨로 되면은, 워드선군 WLB중의 한가닥인 워드선이 선택가능하게 된다.

예를들면, 가장 간단한 동작으로서, X 어드레스 AX를 인크리먼트 해가고 있는 경우를 설명한다.

선택신호 PaX가 “H”레벨인때, 워드선은 WL_a1, WL_a2,…WL_m, WL_m+1,…와 같이 선택된다.

선택신호 PbX가 “H”레벨인때, 워드선은 WL_b1, WL_b2,…WL_m, WL_m+1,…와 같이 선택된다.

본 실시예는, 기본적인 ROM 동작이 제3의 실시예와 거의 마찬가지이므로, 제3의 실시예와 거의 마찬가지의 이점을 가지고 있다.

또한, 제9의 실시예와 마찬가지로 같은 X 어드레스 AX를 가지며, 2개의 DROM 메모리셀부 30A-A 또는 30A-B의 달리하는 ROM 데이터의 어느한편이 선택할 수 있도록 했으므로, 동일시스템으로, 어드레스 설정을 변경하는 일없이, DROM을 사용할 수가 있다.

또, 선택신호 PaX, PbX의 사용방법으로서는 예를들면 제9의 실시예의 (a)∼(c)와 같은 설정방법이다.

또한, 본 실시예에서는 제3의 실시예의 DROM 메모리셀부(30A)를 워드선 방향으로 30A-A와 30A-B와 같이 2분할했지만, 이것은 몇등분해도 좋고, 그것에 응해서 X 데코더 수단(40A)내의 회로부분을 분할하면 된다.

[제12의 실시예(제12의 상태에 상당)]

제29도는, 본 발명의 제12의 실시예를 표시하는 DROM의 개략인 구성블록도이며, 제4의 실시예의 제19도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은, 제4의 실시예를 표시하는 도면 19의 메모리 구성과 거의 마찬가지로, 메모리셀 어레이를 구성하는 칼럼단위군(30)을, 칼럼방향에 DROM 메모리셀부(30A)와 DRAM 메모리셀부(30B)로 2분할하고 있지만, 그 DROM 메모리셀부(30A)를 또한 칼럼방향에 30A-A와 30A-B로 2분할하고, 그것을 Y 데코더 수단(10A)로 선택하도록 되어 있는 점이 틀리다.

Y 데코더 수단(10A)는, Y 어드레스 AY를 데코드하여, 그 Y 데코더 출력신호군 YA 또는 YB에 의해 DROM 메모리셀부 30A-A 또는 30A-B의 비트선쌍군을 선택하는 동시에, Y 데코더 출력신호군 YY에 의해 DRAM 메모리셀부(30B)의 비트쌍군을 선택하는 구성으로 되어 있다.

즉, Y 데코더 수단(10A)는, Y 데코더 출력신호 YA와 YB를 출력하는 회로부분이, 선택신호 PaY, PbY에 의해 선택적으로 활성화되도록 되어 있다.

제30도는, 제29도 중의 Y 데코더 수단(10A)의 구성예를 표시하는 회로도다.

이 Y 데코더 수단(10A)는, 제9의 실시예의 제26도에 표시하는 X 데코더 수단(40A)와 마찬가지인 회로구성이다.

즉, Y 데코더 수단(10A)는, Y 데코더 출력 드라이브 신호 YD에 의해 활성화 되므로, 선택신호 PaY로 활성화 되어서 Y 어드레스 AY(=A₀Y, A₀Y/∼A_mY, A_mY/)를 데코드 하는 복수의 NAND 게이트 11-1, 11-2,…와, 선택신호 PbY로 활성화 되어서 Y 어드레스 AY(=A₀Y, A₀Y/∼A_mY, A_mY/)를 데코드하는 복수의 NAND 게이트(12-1, 12-2,…)와, Y 데코더 출력 드라이브 신호 YD만에 의해 활성화 되어서 Y 어드레스 AY(=A₀Y, A₀Y/∼A_mY, A_mY/)를 데코드하는 복수의 NAND 게이트 13-1, 13-2,…과를 구비하고 있다. 각 NAND 게이트 11-1, 11-2,…, 출력측에는, DROM 메모리셀부 30A-A의 비트선쌍군을 선택하기 위한 Y 데코더 출력신호군 YA(Y_a11, Y_a2,…)를 출력하는 신호반전용의 인버터(14-1), (14-2),…가 접속되어 있다.

마찬가지로, 복수의 NAND 게이트 12-1, 12-2,…의 출력측에는 DROM 메모리셀부 30A-B의 비트선군을 선택하기 위한 Y 데코더 출력신호군 YB(=Y_b1, Y_b2,…)를 출력하는 신호반전용의 인버터 15-1, 15-2,…가 접속되어, 또한 복수의 NAND 게이트 13-1, 13-2,…의 출력측에, DRAM 메모리셀부(30B)의 비트군을 선택하기 위한 Y 데코더 출력신호군 YY(=Y_n, Y_n+1)를 출력하는 신호반전용의 인버터 16-1, 16-2,…가 접속되어 있다. 다음에 동작을 설명한다.

본 실시예의 DROM에서는, 제4의 실시예와 마찬가지로 X 데코더 수단(40)에 의해 DROM 메모리셀부 30-A, 30A-B 및 DRAM 메모리셀부(30B)의 워드선군이 선택된다.

이 선택된 워드선과를 교차하는 칼럼단위군(30)의 비트선쌍군은, Y 데코더 수단(10A)로 선택된다.

이사이, 예를들면 선택신호 PaY에 의해 Y 데코더 수단(10A)내의 회로부분이 활성화 되면은, 그 회로부분으로부터 출력되는 Y 데코더 출력신호군 YA에 의해 DROM 메모리셀부 30A-A의 비트선쌍군이 선택되어, 그 선택된 비트선쌍에 대해서 데이터 액세스가 행하여진다.

DRAM 메모리셀부(30B)의 비트선쌍군은, 제4의 실시예와 마찬가지로, Y 데코더 수단(10A)로부터 출력되는 Y 데코더 출력신호군 YY에 의해 선택되어, 그 선택된 비트선쌍에 대해서 데이터의 액세스가 행하여진다.

본 실시예에서는, 기본적인 회로동작이 제4의 실시예와 거의 마찬가지이기 때문에, 제4의 실시예와 거의 마찬가지인 이점을 가지는 외에, 다음과 같은 동작의 이점을 가지고 있다.

본 실시예에서는, DROM 메모리셀부(30A)를 칼럼방향에 Y 데코더 수단(10A)로 2분할하고, 그 2분할한 DROM 메모리셀부 30A-A, 30A-B를 선택신호 PaY, PbY에 의해 선택하도록 되어 있으므로, 그 선택신호 PAY, PbY에 의해 사용하고 싶은 DROM 영역을 선택할 수 있다.

요컨데, 같은 Y 어드레스 AY에 의해 틀리는 ROM 데이터의 어느것을 선택할 수 있어서, 동일 시스템으로, 어드레스 설정을 변경하는 일없이, 본 실시예의 DROM을 사용할 수가 있다.

선택신호 PaY, PbY의 사용방법으로서는, 제9의 실시예와 마찬가지로, 예를들면 다음과 같은 방법(a)∼(c)가 있다.

(a) 메모리 소자 자체에, 선택신호 PaY, PbY 단자를 설치하고, 외부 제어신호로서 PaY, PbY를 메모리 동작시에 온더프라이로, 칩 셀렉트와 같이 사용한다.

(b) 메모리 소자 자체에, 선택신호 PaY, PbY 단자를 설치하고, 사용자가 보드상에 전기적으로 고정하여 사용하는 DROM 영역을 결정하고 만다.

(c) 웨이퍼 프로빙시에 레이저 퓨즈 등으로 선택신호 PaY, PbY의 레벨을 전기적으로 고정하고 말아, 사용하는 DROM 영역을 결정하고 만다.

또한, 본 실시예에서는, DROM 메모리셀부 30A-A, 30A-B를 칼럼방향으로 Y 데코더 수단(10A)로 2분할하고 있지만, 이것은 몇분할도 좋다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은 본 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.

[제13의 실시예(제13의 상태에 상당)]

제31도는, 본 발명의 제13의 실시예를 표시하는 DROM의 개략인 구성블록도이며, 제6실시예의 제22도, 제9의 실시예의 제25도 및 제12실시에의 제29도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM은 제6의 실시예의 제22도의 메모리 구성을 사용하고, 그것에 제9의 실시예 제25도와 제12도의 실시예의 제29도와를 동일 칼럼단위군(30)중에 실현한 것이다. 즉, 본 실시예의 DROM에서는, 제9의 실시예와 마찬가지로, DROM 메모리셀부(30A)를 워드선 방향에 2분할하고, 그 2분할한 DROM 메모리셀부 30A-A, 30A-B를, 선택신호 PaX, PbX에 의해 활성화 하는 X 데코더 수단(40A)내의 회로부분으로 선택한다.

또한, 제12의 실시예와 마찬가지로, DROM 메모리셀부(30A)를 칼럼방향으로 2분할하고, 그 2분할된 DROM 메모리셀부 30A-1, 30A-2를 선택신호 PaY, PbY에 의해 활성화 하는 Y 데코더 수단(10A)내의 회로부분으로 선택하는 구성으로 되어 있다.

Y 데코더 수단(10A) 및 X 데코더 수단(40A)는, 제12의 실시예의 제30도와 제9의 실시예의 제26도의 회로와 같은 구성이다. 본 실시예의 기본적인 회로동작은, 제9 및 제12도의 실시예와 마찬가지다.

본 실시예의 특징은, DROM 메모리셀부(30A) 및 DRAM 메모리셀부(30B)의 혼재하는 칼럼단위군(30)에 있어서, 복수블록으로 나눈 DROM 메모리셀부 30A-A, 30A-B, 30A-1, 30A-2중, X 방향의 블록을 선택신호 PaX, PbX에 의해 선택할 수 있고, Y 방향의 블록을 선택신호 PaY, PbY에 의해 선택할 수 있도록 한 것이다. 따라서, 사용하고 싶은 ROM 데이터 블록을, X 방향 및 Y 방향 공히 선택신호 PaX, PbX, PaY, PbY로 선택하고 사용할 수 있는 이점이 있다.

이들의 선택신호 PaX, PbX, PaY, PbY의 사용방법으로서 예를들면 다음과 같은 방법(a)∼(c)가 있다.

(a) 메모리 소자 자체에 단자를 설치하고, 외부 제어신호로서 메모리 동작시에 온더 프라이로, 칩 셀렉트와 같이 사용한다.

(b) 메모리 소자 자체에 단자를 설치하고, 사용자 보드상에서 전기적으로 고정하여 사용하여 DROM 영역을 결정하고 만다.

(c) 웨이퍼 프로빙시에, 레이저 퓨즈 등으로 신호레벨을 전기적으로 고정하고, 사용하는 DROM 영역을 결정하고 만다.

이와같이 본 실시예에서는, 제9 및 제12의 실시예와 틀려, X 방향과 Y 방향의 블록선택을 할 수 있어, 상기 (a),(b),(c)의 콤비네이션을 X 방향과 Y 방향으로 취하여진다. 그 때문에, 1칩으로 여러 가지의 소자가 개발할 수 있어, 경제적이다.

또한, 본 실시예에서는 DROM 메모리셀부 30A-A, 30-B를 워드선 방향으로 2분할하고, DROM 메모리셀부 30A-1, 30A-2를 칼럼방향으로 2분할하고 있지만, 이들의 분할 수는 몇분할이라도 좋다. 또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 같은 작용, 효과가 얻어진다.

[제14의 실시예(제14의 상태에 상당)]

제32도는, 본 발명의 제14의 실시예를 표시하는 DROM의 개략의 구성 블록도이며, 제9의 실시예의 제25도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, 제9의 실시예의 제25도와 마찬가지로, 메모리셀 어레이를 구성하는 칼럼단위군(30)내의 워드선 방향에, DROM 메모리셀부 30A-A가 설치되어 있다.

또한, 워드선 방향에는 제9의 실시예와 달라, DROM 메모리셀부 30A-A와 같은 크기의 DRAM 메모리셀부 30B-1도 설치되어 있다. 이것들의 DROM 메모리셀부 30A-A에 접속된 워드선군 WLA와, DRAM 메모리셀부 30B-1에 접속된 워드선군 WLB는, 선택신호 PaX, PbX로 활성화 되는 X 데코더 수단(40A)내의 회로부분에 의해, 선택할 수 있는 구성으로 되어 있다.

즉, 본 실시예에서는 제9의 실시예의 제25도 중의 DROM 메모리셀부 30A-B로 바꾸어서, DRAM 메모리셀부 30B-1가 설치되어 있는 점만이 제9의 실시예와 달리 타의 구성은 동일하다.

X 데코더 수단(40A)는, 제9의 실시예의 제26도와 동일한 구성이다.

본 실시예에서는, 선택신호 PaX, PbX에 의해 DROM 메모리셀부 30A-A 또는 DRAM 메모리셀부 30B-1의 어느한편을 X 데코더 수단(40A)로 선택할 수 있는 점만이 제9의 실시예와 달라, 타의 회로동작은 제9의 실시예와 같다.

그 때문에, 본 실시예에서는 제9의 실시예와 거의 마찬가지의 이점을 가지고 있지만, 상기의 구성의 상위에 의해 다음과 같은 이점도 가지고 있다.

본 실시예에 의하면, 선택신호 PaX, PbX에 의해 DROM 메모리셀부 30A-A와 DRAM 메모리셀부 30B-1를 동작중에 온더 프라이로 교체하여 사용할 수 있다.

이것은, 보드상에 전기적으로 고정해도 좋다.

또한, 레이저 퓨즈등을 사용하여 트리밍하므로서, 웨이퍼 상태로 DROM과 DRAM 혼재 디바이스로 할 것인가, 혹은 DRAM로 한 것인가 판단할 수 있다.

특히, 프로세스적으로 DROM 메모리셀부 30A-A의 X 방향폭이 DRAM 메모리셀부 30B-1, 30B 보다 큰 경우에 유효하다. 또, 선택신호 PaX, PbX의 사용방법으로서는, 예를들면 제9의 실시예인 (a)∼(c)와 마찬가지의 설정방법이 있다.

또한, 본 실시예에서는 DRAM 메모리셀부 30B-1를 1블록 설치했지만, 이것들을 2블록 이상 설치해도 좋다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면, 본 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.

[제15의 실시예(제15의 상태에 상당)]

제33도는, 본 발명의 제15의 실시예를 표시하는 DROM 중의 X 데코더 수단의 회로도다.

이 X 데코더 수단(40A)는, 제14의 실시예의 제32도에 표시하는 DROM에 설치되는 것으로, 제9의 실시예의 제26도에 표시하는 X 데코더 수단과 동일한 회로구성이지만, 워드선을 정부논리로 나란히 바꾼점이 달리하고 있다.

즉, 제9의 실시예의 제26도에서는, X 어드레스 AX의 0로부터 승순(또는 어드레스 최대로부터 강순)에 워드선이 배열되어 있지만, 본 실시예에서는, DROM 메모리셀부 30A-A에 있어서의 메모리셀의 논리(정논리와 부논리)마다 X 어드레스 AX의 0로부터 승순(또는 어드레스 최대로부터 강순)에, 워드선이 정렬하도록 X 데코더 수단(40A)가 구성되어 있는 점이 달리하고 있다.

예를들면, DROM 메모리셀부 30A-A의 워드선군 WLA중의 워드선은 WL_a1, WL_a+1, WL_a2, WL_a+2,…WL_an, XWL_2n와 같이, DRAM 메모리셀부 30B-1의 워드선군 WLB중의 워드선은, WL_b1, WL_b+1+1, WL_b2, WL_b+2,…,WL_bn, XWL_b2m와 같이 배열되어 있다.

DRAM 메모리셀부(30B)의 워드선군 WL(=WL_k, WL_n+,…)의 정렬은 어떻게 해도 좋다.

본 실시예에서는, 제14의 실시예와 거의 같은 동작을 행하고, 제14의 실시예와 거의 같은 이점이 얻어진다.

제14의 실시예와 틀리는 점은, X 데코더 수단(40A)에 있어서의 DROM 메모리셀부 30A-A를 선택하는 회로부분이, 지리적으로 정논리의 메모리셀군의 워드선을 끝단으로부터 연속하는 X 어드레스의 순번에 선택하도록 정렬되어 있고, 마찬가지로 부논리의 메모리셀군의 워드선을 끝단으로부터 연속하는 X 어드레스의 순번에 선택하도록 정렬되어 있어서, 평가하기 쉬운 이점이 있다.

또, 본 실시예를 제1-1∼제1-4의 실시예에 적용하면은, 본 실시예와 거의 같은 작용, 효과를 얻게 된다.

[제16의 실시예(제16의 상태에 상당)]

제34도는 본 발명의 제16의 실시예를 표시하는 DROM의 개략인 구성블록도이며, 제11의 실시예의 제28도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM에는, 제11의 실시예의 제28도중의 DROM 메모리셀부 30A-B로 바꾸어서, DRAM 메모리셀부 30B-1를 설치한 점만이 다르며, 그 이외의 구성은 제11의 실시예와 동일하다. 이 DROM에서는, 기본적인 회로동작이 제11의 실시예와 거의 동일하며, 그 이점도 제11의 실시예와 동일하다.

그러나, 제11의 실시예에서는, 좌측의 칼럼단위군 30-1이 두개의 DROM 메모리셀 30A-A, 30A-B로 구성되어 있는 것에 대해, 본 실시예에서는 그 칼럼단위군 30-1이 DROM 메모리셀부 30A-A와 DRAM 메모리셀부 30B-1로 구성되어 있는 점이 틀리고 있다.

그 때문에, 본 실시예에서는 다음과 같은 이점을 가지고 있다. 본 실시예에 의하면, 선택신호 PaX, PbX에 의해, DROM 메모리셀부 30A-A와 DRAM 메모리셀 30B-1을, 동작중에 온더프라이로 교체하여 사용할 수 있다.

이것은, 보드상에서 전기적으로 고정해도 좋다.

또한, 레이저 퓨즈등을 사용하여 트리밍 하므로서, 웨이퍼 상태로, DROM과 DRAM 혼재 디바이스로 하느냐, 혹은 DRAM으로 하느냐의 판단을 할 수 있다.

[제17의 실시예(제17의 상태에 상당)]

제35도는, 본 발명의 제17의 실시예를 표시하는 DROM의 개략의 구성 블록도이며, 제12의 실시예의 제29도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 DROM에서는, 제29의 DROM 메모리셀부 30A-B로 바꾸어서, DRAM 메모리셀부 30B-B가 설치되어 있는 점만이 틀리며, Y 데코더 수단(10A) 및 X 데코더 수단(40)등이라 하는 회로는 제12의 실시예와 동일하다.

본 실시예에서는, 제12의 실시예와 거의 마찬가지의 회로동작이 되기 때문에, 제12의 실시예와 거의 마찬가지의 이점을 가지고 있다.

그러나, 제12의 실시예의 DROM 메모리셀부 30A-B로 바꾸어서, DRAM 메모리셀부 30B-B가 설치되어 있어, 그 이점은 다음고 같은 점에서 틀려있다.

본 실시예에서는, 선택신호 PaY, PbY에 의해, DROM 메모리셀부 30A-A와 DRAM 메모리셀부 30B-B, 30B를 동작중에 온더 프라이로 고쳐하여 사용할 수 있다.

이것은, 보드상에서 전기적으로 고정해도 좋다.

또한, 레이저 퓨즈 등을 사용하여 트리밍 하므로서, 웨이퍼 상태로, DROM과 DRAM의 혼재 디바이스로 할 것인가, 혹은 DRAM으로 할 것인가 판단할 수 있다.

[제18의 실시예(제18의 상태에 상당)]

제36도는, 본 발명의 제18의 실시예를 표시하는 DROM의 개략인 구성블록도이며, 제13의 실시예의 제31도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 DROM에서는, 제31도의 워드선군 WLB에 접속된 DROM 메모리셀부 30A-B로 바꾸어서, 그것을 Y 데코더 출력신호군 YB로 선택되는 DROM 메모리셀부 30A-B와, Y 데코더 출력신호군 YB, YY로 선택되는 DRAM 메모리셀부 30B-1로서 구성한다. 또한, 제31도의 워드선군 WL에 접속되어 Y 데코더 출력 신호군 YB로 선택되는 DROM 메모리셀부 30A-2로 바꾸어서, DRAM 메모리셀부 30B-2를 설치한 점만이 틀리며, 기타는 제31도와 동일한 구성이다.

본 실시예에서는, 기본적인 회로동작이 제13의 실시예와 거의 같으므로, 제13의 실시예의 이점과 거의 마찬가지의 이점을 가지지만, 상기의 구성의 상위에 의해 다음과 같은 이점의 상위가 있다.

본 실시예에서는, 선택신호 PaX, PbX, PaY, PbY에 의해 DROM 메모리셀부 30A-A, 30A-B, 30A-1과 DRAM 메모리셀부 30B-1, 30B-2, 30B를, 동작중에 온더프라이로, X 방향 및 Y 방향의 양방향을 독립으로 교체하여 사용할 수 있다.

이것은, 보드상에서 전기적으로 고정해도 좋다.

또한, 레이저 퓨즈등을 사용하여 트리밍 하므로서, 웨이퍼 상태로, DROM과 DRAM의 현재 디바이스로 할 것인가, 혹은 DRAM으로 할 것인가 판단할 수 있다.

또한, 본 실시예에서는 DROM 메모리셀부에 있어서의 전위배선에 접속된 메모리셀에도 용량을 설치하고 있지만, 회로의 기능상은 불필요하다.

단, 제조프로세스상 DROM 메모리셀부를 DRAM 메모리셀부를 나누어서 작업 필요가 없고, 또 DROM 메모리셀부에의 데이터의 기록, 즉 메모리셀과 전위배선과의 접속을 최종공정에 있어서 가능케 되는 이점이 있다

[발명의 효과]

이상 상세하게 설명한 것과 같이, 본 발명에 의하면 종래의 DRAM 메모리셀에 새롭게 전위배선을 설치하고, 메모리셀과 콘택트를 취하므로서 ROM을 형성할 수 있고, 콘택트를 취하고 있지 않은 비트는 DRAM 메모리셀을 위해, 사전에 콘택트를 취하여 ROM 기록해 둔 데이터를 공통 데이터로서, 나머지의 콘택트를 취하고 있지 않은 DRAM 메모리셀을 고쳐쓰는 것으로, 데이터를 여러 가지로 변경하여 사용된다.

즉, DRAM과 DROM을 1칩상에 공존시켜서, DROM 데이터로 되어 있지 않은 메모리셀(콘택트를 취하고 있지 않은 메모리셀)은 DRAM로서 사용된다.

Claims

제1전극, 제2전극 및 3전극을 갖는 제1트랜지스터와 상기 제1전극에 접속된 제1커패시터를 구비한 제1메모리셀과, 제4전극, 제5전극 및 제6전극을 갖는 제2트랜지스터와 상기 제4전극에 접속된 제2커패시터를 구비한 제2메모리셀과, 상기 제2전극 및 제5전극에 접속된 비트선과, 상기 비트선에 접속되어 상기 비트선 상의 전위를 증폭하는 센스앰프와, 데이터 버스와, 제어신호에 응답하여 상기 비트선을 상기 데이터 버스에 접속하는 스위칭 회로와, 상기 제1전극과 상기 제1커패시터 사이에 접속되어 소정의 전위를 공급하는 배선을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1메모리셀은 고정 데이터를 저장하고 상기 제2메모리셀은 가변 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
트랜지스터 및 커패시터를 각각 구비한 복수 메모리셀과, 상기 메모리셀에 접속된 비트선과, 데이터 버스와, 인가된 제어신호에 응답하여 상기 비트선을 상기 데이터 버스에 접속하는 스위칭 회로와, 복수의 메모리셀 중에서 소정의 데이터를 저장하는 선택된 메모리셀의 트랜지스터와 커패시터 사이에 접속된 배선을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 소정 데이터는 고정 데이터이고, 선택되지 않은 메모리셀은 가변 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
주표면을 갖는 반도체 기판과, 비트선과, 제1트랜지스터와 제1커패시터를 구비하되, 상기 제1트랜지스터의 소스 및 드레인 모두는 상기 주표면에 형성되고, 상기 제1커패시터는 상기 제1트랜지스터의 소스에 전기접속되고, 상기 제1트랜지스터의 드레인은 상기 비트선에 접속된 제1메모리셀과, 제2트랜지스터와 제2커패시터를 구비하되, 상기 제2트랜지스터의 소스 및 드레인 모두는 상기 주표면에 형성되고, 상기 제2커패시터는 상기 제2트랜지스터의 소스에 전기 접속되고, 상기 제2트랜지스터의 드레인은 상기 비트선에 접속된 제2메모리셀과, 제3트랜지스터와 제2커패시터를 구비하되, 상기 제3트랜지스터의 소스 및 드레인 모두는 상기 주표면에 형성되고, 상기 제2커패시터는 상기 제3트랜지스터의 소스에 전기 접속되고, 상기 제3트랜지스터의 드레인은 상기 비트선에 접속된 제3메모리셀과, 상기 제1, 제2 및 제3트랜지스터 상에 형성되고, 소정의 전위를 가지며, 상기 제1 및 제3트랜지스터의 소스에 접속된 도전층을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 소정 전위는 전원전압의 전위와 동일한 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 소정 전위는 접지전위와 동일한 것을 특징으로 하는 반도체 메모리 장치.
가변 데이터를 각각 저장하는 복수의 제1메모리셀과, 상기 복수의 제1메모리셀에 접속된 비트선을 구비하고, 가변 데이터를 저장하는 제1메모리군과, 고정 데이터 각각 저장하고 상기 비트선에 접속된 복수의 제2메모리셀과, 상기 복수의 제2메모리셀에 접속된 배선을 구비하고, 고정 데이터를 저장하는 제2메모리군을 구비한 반도체 메모리 장치로 이루어진 것을 특징으로 하는 메모리셀 어레이.
제8항에 있어서, 상기 배선은 소정의 전위를 갖는 것을 특징으로 하는 메모리셀 어레이.
제9항에 있어서, 상기 소정 전위는 전원전압의 전위와 동일한 것을 특징으로 하는 메모리셀 어레이.
제9항에 있어서, 상기 소정 전위는 접지 전위와 동일한 것을 특징으로 하는 메모리셀 어레이.
제8항에 있어서, 상기 복수의 제2메모리셀 각각은 트랜지스터 및 커패시터를 구비하고, 상기 배선은 트랜지스터와 커패시터 사이에 접속된 것을 특징으로 하는 메모리셀 어레이.