JPH03269894A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03269894A JPH03269894A JP2069157A JP6915790A JPH03269894A JP H03269894 A JPH03269894 A JP H03269894A JP 2069157 A JP2069157 A JP 2069157A JP 6915790 A JP6915790 A JP 6915790A JP H03269894 A JPH03269894 A JP H03269894A
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- Pending
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- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
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- 238000005530 etching Methods 0.000 description 3
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- 238000009792 diffusion process Methods 0.000 description 2
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイナミック型半導体記憶装置のセル構造に関し、
ＲＡＭ機能とＲＯＭ機能とを併せ持ちながら通常のＲＡ
Ｍセルと同様なアクセスで動作可能とすることを目的と
し、 半導体チップの同一セル領域内にＲＡＭセルとＲＯＭセ
ルとを混在させて構成する。
Ｍセルと同様なアクセスで動作可能とすることを目的と
し、 半導体チップの同一セル領域内にＲＡＭセルとＲＯＭセ
ルとを混在させて構成する。
この発明はダイナミック型半導体記憶装置のセル構造に
関するものである。
関するものである。
近年の半導体記憶装置ではその用途によりＲＡＭ機能と
ＲＯＭ機能との双方の機能を要求される場合があり、両
機能を併せ持つ半導体記憶装置の高集積化が要請されて
いる。
ＲＯＭ機能との双方の機能を要求される場合があり、両
機能を併せ持つ半導体記憶装置の高集積化が要請されて
いる。
従来の半導体記憶装置では同一チップ内でＲＡＭ機能と
ＲＯＭ機能の両機能を併せ持つ構成とする場合には、同
一チップ内にＲＡＭブロックとＲＯＭブロックとを併設
し、ＲＡＭブロックには書換えながら使用する多数のセ
ル情報が格納され、ＲＯＭセルには書き換える必要のな
い多数のセル情報が格納されている。そして、書き込み
装置により必要に応じてＲＡＭブロック内のセル情報が
書き換えられるとともに、続出装置によりＲＡＭブロッ
クあるいはＲＯＭブロックからセル情報が読み一仕され
る。
ＲＯＭ機能の両機能を併せ持つ構成とする場合には、同
一チップ内にＲＡＭブロックとＲＯＭブロックとを併設
し、ＲＡＭブロックには書換えながら使用する多数のセ
ル情報が格納され、ＲＯＭセルには書き換える必要のな
い多数のセル情報が格納されている。そして、書き込み
装置により必要に応じてＲＡＭブロック内のセル情報が
書き換えられるとともに、続出装置によりＲＡＭブロッ
クあるいはＲＯＭブロックからセル情報が読み一仕され
る。
ところが、上記のように構成された半導体記憶装置では
読出動作時においてアドレス信号によって続出装置によ
りＲＡＭセルあるいはＲＯＭセルにアクセスする必要が
あり、その切り換え動作を行うために続出装置及びその
制御回路が複雑化するという問題点があった。
読出動作時においてアドレス信号によって続出装置によ
りＲＡＭセルあるいはＲＯＭセルにアクセスする必要が
あり、その切り換え動作を行うために続出装置及びその
制御回路が複雑化するという問題点があった。
この発明の目的は、ＲＡＭ機能とＲＯＭ機能とを併せ持
ちながら通常のＲＡＭセルと同様なアクセスで動作可能
とした半導体記憶装置を提供するにある。
ちながら通常のＲＡＭセルと同様なアクセスで動作可能
とした半導体記憶装置を提供するにある。
第１図は本発明の原理説明図である。すなわち、半導体
チップの同一セル領域内にＲＡＭセルｌとＲＯＭセル２
とを混在させている。
チップの同一セル領域内にＲＡＭセルｌとＲＯＭセル２
とを混在させている。
ＲＡＭセルｌとＲＯＭセル２は通常のＲＡＭセルに対す
るアクセスと同様なアクセスで動作する。
るアクセスと同様なアクセスで動作する。
以下、この発明を具体化した一実施例を第２図及び第３
図に従って説明する。
図に従って説明する。
第２図はダイナミック型ＲＡＭのセル構造の一例を示す
ものであり、各ビット線ＢＬＩ−ＢＬ２及びワード線Ｗ
Ｌ１〜ＷＬ４間においてＲＡＭセル１ａ〜１ｄ及びＲＯ
Ｍセル２ａ、２ｂ等が混在している。すなわち、各ＲＡ
Ｍセルは１個のトランジスタと１個のキャパシタとから
構成され、例えばＲＡＭセルｌａ、ｌｂはそれぞれ相補
信号を書き込み可能であって書き込み動作時にワード線
ＷＬＩ、ＷＬ２が選択されてそれぞれＨレベルとなると
トランジスタＴ ｒｌ、 Ｔ ｒ２がオンされて、ビッ
ト線ＢＬＩ、ＢＬＩの相補電圧レベルに基づいてキャパ
シタＣＩ、Ｃ２に電荷が蓄積されることにより相補信号
となるセル情報が記憶される。
ものであり、各ビット線ＢＬＩ−ＢＬ２及びワード線Ｗ
Ｌ１〜ＷＬ４間においてＲＡＭセル１ａ〜１ｄ及びＲＯ
Ｍセル２ａ、２ｂ等が混在している。すなわち、各ＲＡ
Ｍセルは１個のトランジスタと１個のキャパシタとから
構成され、例えばＲＡＭセルｌａ、ｌｂはそれぞれ相補
信号を書き込み可能であって書き込み動作時にワード線
ＷＬＩ、ＷＬ２が選択されてそれぞれＨレベルとなると
トランジスタＴ ｒｌ、 Ｔ ｒ２がオンされて、ビッ
ト線ＢＬＩ、ＢＬＩの相補電圧レベルに基づいてキャパ
シタＣＩ、Ｃ２に電荷が蓄積されることにより相補信号
となるセル情報が記憶される。
また、そのセル情報を読み出す場合にはワード線ＷＬＩ
、ＷＬ２のいずれかが選択されてＨレベルとなるとトラ
ンジスタＴ ｒｌ、 Ｔ ｒ２のいずれかがオンされ、
これに基づいてキャパシタＣＩ、Ｃ２の蓄積電荷による
電圧レベルがビット線ＢＬ ｌ。
、ＷＬ２のいずれかが選択されてＨレベルとなるとトラ
ンジスタＴ ｒｌ、 Ｔ ｒ２のいずれかがオンされ、
これに基づいてキャパシタＣＩ、Ｃ２の蓄積電荷による
電圧レベルがビット線ＢＬ ｌ。
ＢＬＩのいずれかで読み出される。
ＲＯＭセル２ａ、２ｂは前記ＲＡＭセルｌａ〜ｌｄと同
様に１個のトランジスタと１個のキャパシタとから構成
されているが、ＲＯＭセル２ａではトランジスタＴｒ５
とキャパシタＣ５の接続点が同トランジスタＴｒ５のゲ
ートとともにワード線ＷＬ２に接続され、ＲＯＭセル２
ｂではトランジスタＴｒ６とキャパシタＣ６の接続点が
同トランジスタＴｒ６のゲートが接続されたワード線Ｗ
Ｌ４とは異なるワード線ＷＬ３に接続されている。
様に１個のトランジスタと１個のキャパシタとから構成
されているが、ＲＯＭセル２ａではトランジスタＴｒ５
とキャパシタＣ５の接続点が同トランジスタＴｒ５のゲ
ートとともにワード線ＷＬ２に接続され、ＲＯＭセル２
ｂではトランジスタＴｒ６とキャパシタＣ６の接続点が
同トランジスタＴｒ６のゲートが接続されたワード線Ｗ
Ｌ４とは異なるワード線ＷＬ３に接続されている。
このような構成により、ＲＯＭセル２ａはワード線ＷＬ
２が選択されてＨレベルとなると、トランジスタＴｒ５
がオンされてビット線ＢＬ２に常にＨレベルの信号を出
力するため、選択に基づいて「Ｈ」を出力するＲＯＭセ
ルとなる。
２が選択されてＨレベルとなると、トランジスタＴｒ５
がオンされてビット線ＢＬ２に常にＨレベルの信号を出
力するため、選択に基づいて「Ｈ」を出力するＲＯＭセ
ルとなる。
また、ＲＯＭセル２ｂはワード線ＷＬ４が選択されてＨ
レベルとなると、トランジスタＴｒ６がオンされるが、
このときワード線ＷＬ３はＬレベルであるので、ビット
線ＢＬＩに常にＬレベルの信号を出力するため、選択に
基づいて「Ｌ」を出力するＲＯＭセルとなる。
レベルとなると、トランジスタＴｒ６がオンされるが、
このときワード線ＷＬ３はＬレベルであるので、ビット
線ＢＬＩに常にＬレベルの信号を出力するため、選択に
基づいて「Ｌ」を出力するＲＯＭセルとなる。
従って、各ワード線ＷＬＩ−ＷＬ４を介して各ＲＡＭセ
ルｌａ〜ｌｂへのアクセスと同様に各ＲＯＭセル２ａ、
２ｂにアクセスしてそのセル情報を読み出すことができ
るので、各セルを選択するアドレスデコーダ及びその制
御回路を簡略化することができる。
ルｌａ〜ｌｂへのアクセスと同様に各ＲＯＭセル２ａ、
２ｂにアクセスしてそのセル情報を読み出すことができ
るので、各セルを選択するアドレスデコーダ及びその制
御回路を簡略化することができる。
次に、上記のようなＲＡＭセル及びＲＯＭセルの製造工
程を第３図に従って説明する。同図において左部に示す
工程はＲＡＭセル１ａの製造工程を示し、中央部はＲＯ
Ｍセル２ａ、右部はＲＯＭセル２ｂの製造工程を示し、
同図（ａ）〜（ｅ）の工程は各セルにおいて同一である
。すなわち、第３図（ａ）に示すように基板３にはまず
表面に酸化膜４及び窒化膜５を形成し、次いで同図（ｂ
）に示すようにその酸化膜４及び窒化膜５を所定のパタ
ーンでバターニングする。
程を第３図に従って説明する。同図において左部に示す
工程はＲＡＭセル１ａの製造工程を示し、中央部はＲＯ
Ｍセル２ａ、右部はＲＯＭセル２ｂの製造工程を示し、
同図（ａ）〜（ｅ）の工程は各セルにおいて同一である
。すなわち、第３図（ａ）に示すように基板３にはまず
表面に酸化膜４及び窒化膜５を形成し、次いで同図（ｂ
）に示すようにその酸化膜４及び窒化膜５を所定のパタ
ーンでバターニングする。
次いで、窒化膜５をマスクとして基板３を加熱した後、
同窒化膜５を除去して第３図（Ｃ）に示すフィールド酸
化膜６を形成し、次いで第３図（ｄ）に示すように第−
層ポリＳｉ膜７及び酸化膜８を形成し、それらをエツチ
ングにより所定のパターンでパターニングすることによ
り第３図（ｅ）に示すようにトランジスタのゲートとな
る各ワード線をフィールド酸化膜６上及びフィールド酸
化膜６間においてそれぞれ形成する。そして、この状態
でイオン注入を行って不純物拡散領域９を形成してトラ
ンジスタのソース及びドレインを形成する。
同窒化膜５を除去して第３図（Ｃ）に示すフィールド酸
化膜６を形成し、次いで第３図（ｄ）に示すように第−
層ポリＳｉ膜７及び酸化膜８を形成し、それらをエツチ
ングにより所定のパターンでパターニングすることによ
り第３図（ｅ）に示すようにトランジスタのゲートとな
る各ワード線をフィールド酸化膜６上及びフィールド酸
化膜６間においてそれぞれ形成する。そして、この状態
でイオン注入を行って不純物拡散領域９を形成してトラ
ンジスタのソース及びドレインを形成する。
次いで第３図（ｆ）に示すように酸化膜１０を形成して
エツチングにより所定のパターニングを行う。すなわち
、ＲＡＭセル１ａでは不純物拡散領域９上のドレイン及
びソース電極形成位置が開口され、ＲＯＭセル２ａでは
それに加えてワード線ＷＬ２上方が開口され、ＲＯＭセ
ル２ｂではワード線ＷＬ３上方が開口され、これらは同
一マスクにより同時にエツチングされる。
エツチングにより所定のパターニングを行う。すなわち
、ＲＡＭセル１ａでは不純物拡散領域９上のドレイン及
びソース電極形成位置が開口され、ＲＯＭセル２ａでは
それに加えてワード線ＷＬ２上方が開口され、ＲＯＭセ
ル２ｂではワード線ＷＬ３上方が開口され、これらは同
一マスクにより同時にエツチングされる。
次いで、第３図（ｇ）に示すように第二層ポリＳｉ膜１
１を形成してパターニングすることにより第３図（ｈ）
に示すように各ＲＡＭセルｌａ及びＲＯＭセル２ａ、２
ｂのドレイン電極となるビット線ＢＬＩ〜ＢＬ２及びソ
ース電極Ｉ２を形成する。そして、第３図（ｉ）に示す
ように各ソース電極１２上には誘電体膜としての窒化膜
１３及び第三層ポリＳｉ膜１４をパターニングし、基板
３全面を絶縁膜で被覆すると各セルの製造工程が終了す
る。
１を形成してパターニングすることにより第３図（ｈ）
に示すように各ＲＡＭセルｌａ及びＲＯＭセル２ａ、２
ｂのドレイン電極となるビット線ＢＬＩ〜ＢＬ２及びソ
ース電極Ｉ２を形成する。そして、第３図（ｉ）に示す
ように各ソース電極１２上には誘電体膜としての窒化膜
１３及び第三層ポリＳｉ膜１４をパターニングし、基板
３全面を絶縁膜で被覆すると各セルの製造工程が終了す
る。
このような工程により、ＲＡＭセルｌａではトランジス
タＴｒｉのソース電極１２に窒化膜１３を介して形成さ
れる第三層ポリＳｉ膜１４が対向電極となってキャパシ
タＣ１が形成され、ＲＯＭセル２ａではトランジスタＴ
ｒ５のソース電極１２がそのゲート電極すなわちワード
線ＷＬ２に接続され、ＲＯＭセル２ｂではトランジスタ
Ｔｒ６のソース電極１２がワード線ＷＬ３に接続される
。従って、第３図（ｆ）における酸化膜１０のエツチン
グ工程でＲＡＭセルとＲＯＭセルとを形成するためのマ
スクを使用することにより、その前後の工程を変更する
ことなくＲＡＭセルとＲＯＭセルを混在させた半導体記
憶装置を形成することができ、面積を増大させることも
ない。
タＴｒｉのソース電極１２に窒化膜１３を介して形成さ
れる第三層ポリＳｉ膜１４が対向電極となってキャパシ
タＣ１が形成され、ＲＯＭセル２ａではトランジスタＴ
ｒ５のソース電極１２がそのゲート電極すなわちワード
線ＷＬ２に接続され、ＲＯＭセル２ｂではトランジスタ
Ｔｒ６のソース電極１２がワード線ＷＬ３に接続される
。従って、第３図（ｆ）における酸化膜１０のエツチン
グ工程でＲＡＭセルとＲＯＭセルとを形成するためのマ
スクを使用することにより、その前後の工程を変更する
ことなくＲＡＭセルとＲＯＭセルを混在させた半導体記
憶装置を形成することができ、面積を増大させることも
ない。
以上詳述したように、この発明はＲＡＭ機能とＲＯＭ機
能とを併せ持ちながら通常のＲＡＭセルと同様なアクセ
スで動作可能とした半導体記憶装置を提供することがで
きる優れた効果を発揮する。
能とを併せ持ちながら通常のＲＡＭセルと同様なアクセ
スで動作可能とした半導体記憶装置を提供することがで
きる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は一実
施例の製造工程図である。 図中、 １はＲＡＭセル、 ２はＲＯＭセルである。 第１図 本発明の原濯説明図 第２図 本発明の一実１！例をふす回路図 Ｌｉ Ｌｉ Ｌ２ Ｂヒ２
施例の製造工程図である。 図中、 １はＲＡＭセル、 ２はＲＯＭセルである。 第１図 本発明の原濯説明図 第２図 本発明の一実１！例をふす回路図 Ｌｉ Ｌｉ Ｌ２ Ｂヒ２
Claims (1)
- １）半導体チップの同一セル領域内にＲＡＭセル（１）
とＲＯＭセル（２）とを混在させたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069157A JPH03269894A (ja) | 1990-03-19 | 1990-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069157A JPH03269894A (ja) | 1990-03-19 | 1990-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269894A true JPH03269894A (ja) | 1991-12-02 |
Family
ID=13394571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069157A Pending JPH03269894A (ja) | 1990-03-19 | 1990-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526302A (en) * | 1993-05-31 | 1996-06-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5606193A (en) * | 1994-10-03 | 1997-02-25 | Sharp Kabushiki Kaisha | DRAM and MROM cells with similar structure |
| KR100300166B1 (ko) * | 1997-10-21 | 2001-09-06 | 마찌다 가쯔히꼬 | 비휘발성 반도체 메모리 장치 |
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-03-19 JP JP2069157A patent/JPH03269894A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663906A (en) * | 1993-05-13 | 1997-09-02 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5526302A (en) * | 1993-05-31 | 1996-06-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5544096A (en) * | 1993-05-31 | 1996-08-06 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having volatile storage unit and non-volatile storage unit |
| US5606193A (en) * | 1994-10-03 | 1997-02-25 | Sharp Kabushiki Kaisha | DRAM and MROM cells with similar structure |
| KR100300166B1 (ko) * | 1997-10-21 | 2001-09-06 | 마찌다 가쯔히꼬 | 비휘발성 반도체 메모리 장치 |
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
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