JPH11144470A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの集積度の向上を図る。 【解決手段】 奇数番目のメモリセル２０_1,1 の転送制
御用のＮＭＯＳ２５，２６はワード線ＷＬ１によって制
御される。一方、偶数番目のメモリセル２０_1,2の転送
制御用のＮＭＯＳ２５，２６はワード線／ＷＬ１によっ
て制御され、奇数番目と偶数番目のメモリセル２
０_1,1 ，２０_1,2 が、同時にアクセスされないようにな
っている。従って、メモリセル２０_1,1 が選択されたと
きには、ビット線ＢＬ２はこのメモリセル２０_1,1 のア
クセス用に使用され、メモリセル２０_1,2が選択された
ときには、同じビット線ＢＬ２がこのメモリセル２０
_1,2 のアクセス用に使用される。このように、隣接する
メモリセル２０_i,j-1 とメモリセル２０_i,j とでビット
線ＢＬｊを共用することにより、集積度の向上が可能に
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティック・ランダ
ム・アクセス・メモリ（以下、「ＳＲＡＭ」という）等
の半導体記憶装置、特にそのメモリセルの配置に関する
ものである。

【０００２】

【従来の技術】図２は従来のＳＲＡＭの概略の構成図で
ある。このＳＲＡＭは、平行に配置された複数のワード
線ＷＬｉ（但し、ｉ＝１〜ｍ）と、これらのワード線Ｗ
Ｌｉに直交して配置された相補的な２本のビット線から
成る複数組のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝
１〜ｎ、また、「／」は反転を意味する）を有してい
る。各ワード線ＷＬｉと、ビット線対ＢＬｊ，／ＢＬｊ
の交叉箇所には、それぞれメモリセル１０_i,j が設けら
れている。各メモリセル１０_i,j は、いずれも同一の構
成であり、例えば、メモリセル１０_1、1 は、駆動用のＮ
チャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」とい
う）１１を有しており、このＮＭＯＳ１１のソースが接
地電位ＶＳＳに、ドレインがノードＮ１にそれぞれ接続
されている。ノードＮ１には負荷用のＰチャネルＭＯＳ
トランジスタ（以下、「ＰＭＯＳ」という）１２のドレ
インが接続され、このＰＭＯＳ１２のソースが電源電位
ＶＤＤに接続されている。

【０００３】更に、メモリセル１０_1、1 は、駆動用のＮ
ＭＯＳ１３と負荷用のＰＭＯＳ１４とを有しており、こ
のＮＭＯＳ１３のソースは接地電位ＶＳＳに、ドレイン
はノードＮ２にそれぞれ接続されている。ノードＮ２に
はＰＭＯＳ１４のドレインが接続され、このＰＭＯＳ１
４のソースが電源電位ＶＤＤに接続されている。そし
て、ＮＭＯＳ１１とＰＭＯＳ１２のゲートはノードＮ２
に共通接続され、ＮＭＯＳ１３とＰＭＯＳ１４のゲート
がノードＮ１に共通接続されている。また、ノードＮ１
には転送用のＮＭＯＳ１５のドレインが接続され、この
ＮＭＯＳ１５のソースがビット線ＢＬ１に接続されてい
る。同様に、ノードＮ２には、転送用のＮＭＯＳ１６の
ドレインが接続され、このＮＭＯＳ１６のソースがビッ
ト線／ＢＬ１に接続されている。ＮＭＯＳ１５，１６の
ゲートは、それぞれワード線ＷＬ１に接続されている。
このＳＲＡＭは、シリコン基板上にイオンが拡散された
拡散層によって、メモリセル１０_i,j を構成するＮＭＯ
Ｓ１１，１３，１５，１６、及びＰＭＯＳ１２，１４の
ドレインとソースとが形成されている。拡散層の間に、
絶縁膜を介してポリシリコンまたはポリサイドを材料と
するポリシリコン層によって、ＮＭＯＳ１１，１３，１
５，１６、及びＰＭＯＳ１２，１４のゲートと、ワード
線ＷＬｉとが形成された構造になっている。

【０００４】また、ポリシリコン層の上には絶縁膜が形
成され、この絶縁膜の上に、接地電位ＶＳＳと電源電位
ＶＤＤを与えるための、１層目メタルによる接地線と電
源線が形成されている。更に、１層目メタルの上に、絶
縁膜を介して２層目メタルによるビット線ＢＬｊ，／Ｂ
Ｌｊが、ホトリソグラフィ工程によって形成されてい
る。そして、拡散層及びポリシリコンと１層目メタルと
の間は、所定の位置で第２コンタクトによって接続さ
れ、１層目メタルと２層目メタルの間は、所定の位置で
スルーホールによって接続されている。このようなＳＲ
ＡＭにおいて、例えば、メモリセル１０_1,1 に記憶され
たデータを読み出す場合、ワード線ＷＬ１のみをレベル
“Ｈ”に設定し、その他のワード線ＷＬ２〜ＷＬｍをレ
ベル“Ｌ”に設定する。これにより、同一のワード線Ｗ
Ｌ１に接続されたメモリセル１０_1,j 内のＮＭＯＳ１
５，１６がオン状態となり、各メモリセル１０_1,j のノ
ードＮ１，Ｎ２の電位がそれぞれビット線対ＢＬｊ，／
ＢＬｊに出力される。一方、ワード線ＷＬ２〜ＷＬｍに
接続されたメモリセル１０_k,j （但し、ｋ＝２〜ｍ）内
のＮＭＯＳ１５，１６はすべてオフ状態となり、各メモ
リセル１０_{k, j} は、それぞれビット線対ＢＬｊ，／ＢＬ
ｊから電気的に切り離される。各ビット線対ＢＬｊ，／
ＢＬｊは、図示しないビット線選択回路によって１対の
みが選択され、その選択されたビット線対（この場合
は、ビット線対ＢＬ１，／ＢＬ１）に出力されたデータ
が、図示しないセンスアンプによって読み出される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭでは、次のような課題があった。メモリセル１
０_i,j に対して、２本のビット線ＢＬｊ，／ＢＬｊが必
要であり、これらのビット線ＢＬｊ，／ＢＬｊは、メモ
リセル構造において、最上層である２層目メタルで形成
されている。一般的に、金属層は光の反射等の影響によ
り、ホトリソグラフィ工程での精度がポリシリコン等の
非金属材料に比べて低く、微細加工が困難になってい
る。また、上の層になるに従って、表面の凹凸が大きく
なるため、微細加工が困難になるという傾向がある。こ
のため、ビット線ＢＬｊ，／ＢＬｊのピッチを小さくす
ることができず、メモリの寸法の縮小化及び高集積化が
困難になっていた。本発明は、前記従来技術が持ってい
た課題を解決し、メモリセルの集積度の向上が可能な半
導体記憶装置を提供するものである。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、半導体記憶装置にお
いて、平行に配置されたｎ本（但し、ｎは複数）のビッ
ト線からなるビット線群と、前記ビット線群に直交して
配置された第１及び第２のワード線と、前記ビット線群
の２ｉ−１番目（但し、ｉは正の整数で、ｉ≦（ｎ−
１）／２）のビット線と２ｉ番目のビット線の間に配置
され、前記第１のワード線によって選択されたときに、
該２ｉ−１番目のビット線と２ｉ番目のビット線に電気
的に接続される複数の第１のメモリセルと、前記ビット
線群の２ｉ番目のビット線と２ｉ＋１番目のビット線の
間に配置され、前記第２のワード線によって選択された
ときに、該２ｉ番目のビット線と２ｉ＋１番目のビット
線に電気的に接続される複数の第２のメモリセルとを、
備えている。第２の発明は、第１の発明の複数の第１及
び第２のメモリセルを、それぞれ、第１の電源電位と第
１のノードとの間に接続され、第２のノードの電位によ
ってオン／オフ制御される第１のトランジスタと、第２
の電源電位と前記第１のノードとの間に接続され、前記
第２のノードの電位によって前記第１のトランジスタと
相補的にオン／オフ制御される第２のトランジスタと、
次のような第３及び第４のトランジスタと、第１及び第
２の転送制御手段とで構成している。

【０００７】第３のトランジスタは、前記第１の電源電
位と前記第２のノードとの間に接続され、前記第１のノ
ードの電位によってオン／オフ制御されるものである。
第４のトランジスタは、前記第２の電源電位と前記第２
のノードとの間に接続され、前記第１のノードの電位に
よって前記第３のトランジスタと相補的にオン／オフ制
御されるものである。第１の転送制御手段は、前記２ｉ
−１（または、２ｉ）番目のビット線と前記第１のノー
ドとの間に接続され、前記第１（または、第２）のワー
ド線の電位によってオン／オフ制御されるものである。
そして、第２の転送制御手段は、前記２ｉ（または、２
ｉ＋１）番目のビット線と前記第２のノードとの間に接
続され、前記第１（または、第２）のワード線の電位に
よって前記第１の転送制御手段と同様にオン／オフ制御
されるものである。第３の発明では、第２の発明の第１
の転送制御手段を、前記第１、または第２のワード線の
電位によってオン／オフ制御される第５のトランジスタ
と、前記第１及び第２のワード線の電位に関係なく常に
オン状態になるディプレッション型の第６のトランジス
タとを直列接続して構成している。また、第２の転送制
御手段を、前記第１、または第２のワード線の電位によ
ってオン／オフ制御される第７のトランジスタと、前記
第１及び第２のワード線の電位に関係なく常にオン状態
になるディプレッション型の第８のトランジスタとを直
列接続して構成している。

【０００８】第４の発明では、第３の発明における第１
〜第８のトランジスタを、シリコン基板にイオンを拡散
した拡散層と、該拡散層の間に第１の絶縁膜を介して形
成したポリシリコンまたはポリサイドを材料とするポリ
シリコン層とによって構成し、第１及び第２のワード線
を、前記拡散層の間に前記第１の絶縁膜を介して形成し
た前記ポリシリコン層によって構成し、複数のビット線
を、前記第１〜第８のトランジスタと、前記第１及び第
２のワード線とを構成する前記ポリシリコン層の表面に
第２の絶縁膜を介して形成した金属層によって構成して
いる。本発明によれば、以上のように半導体記憶装置を
構成したので、次のように作用する。第１のワード線が
活性化すると、２ｉ−１番目のビット線と２ｉ番目のビ
ット線の間に配置された複数の第１のメモリセル選択さ
れて、その２ｉ−１番目のビット線と２ｉ番目のビット
線に電気的に接続される。また、第２のワード線が活性
化すると、２ｉ番目のビット線と２ｉ＋１番目のビット
線の間に配置された複数の第２のメモリセル選択され
て、その２ｉ番目のビット線と２ｉ＋１番目のビット線
に電気的に接続される。

【０００９】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＳＲＡＭの概略
の構成図である。このＳＲＡＭは、平行に配置された相
補的な第１及び第２のワード線から成る複数組のワード
線対ＷＬｉ，／ＷＬｉ（但し、ｉ＝１〜ｍ）と、これら
のワード線対ＷＬｉ，／ＷＬｉに直交して配置された複
数のビット線ＢＬｊ（但し、ｊ＝１〜ｎ）とを有してい
る。ビット線ＢＬｊとビット線ＢＬｊ＋１との間で、ワ
ード線対ＷＬｉ，／ＷＬｉに交叉する箇所には、それぞ
れメモリセル２０_i,j が設けられている。各メモリセル
２０_i,j は、いずれも同一の構成であり、例えばメモリ
セル２０_1,1 は、駆動用の第１のトランジスタ（例え
ば、ＮＭＯＳ）２１を有しており、このＮＭＯＳ２１の
ソースが第１の電源電位（例えば、接地電位）ＶＳＳ
に、ドレインがノードＮ１にそれぞれ接続されている。
ノードＮ１には負荷用の第２のトランジスタ（例えば、
ＰＭＯＳ）２２のドレインが接続され、このＰＭＯＳ２
２のソースが第２の電源電位（例えば、電源電位）ＶＤ
Ｄに接続されている。

【００１０】更に、メモリセル２０_1,1 は、駆動用の第
３のトランジスタ（例えば、ＮＭＯＳ）２３と負荷用の
第４のトランジスタ（例えば、ＰＭＯＳ）２４とを有し
ており、このＮＭＯＳ２３のソースは接地電位ＶＳＳ
に、ドレインはノードＮ２にそれぞれ接続されている。
ノードＮ２にはＰＭＯＳ２４のドレインが接続され、こ
のＰＭＯＳ２４のソースが電源電位ＶＤＤに接続されて
いる。そして、ＮＭＯＳ２１とＰＭＯＳ２２のゲートは
ノードＮ２に共通接続され、ＮＭＯＳ２３とＰＭＯＳ２
４のゲートがノードＮ１に共通接続されている。また、
ノードＮ１には第１の転送制御手段（例えば、ＮＭＯ
Ｓ）２５のドレインが接続され、このＮＭＯＳ２５のソ
ースがビット線ＢＬ１に接続されている。同様に、ノー
ドＮ２には、第２の転送制御手段（例えば、ＮＭＯＳ）
２６のドレインが接続され、このＮＭＯＳ２６のソース
がビット線ＢＬ２に接続されている。そして、この奇数
番目のメモリセル２０_1,1 のＮＭＯＳ２５，２６のゲー
トは、それぞれワード線ＷＬ１に接続されている。

【００１１】一方、メモリセル２０_1,1 に隣接する偶数
番目のメモリセル２０_1,2 は、同様の構成となっている
が、このメモリセル２０_1,2 のＮＭＯＳ２５，２６のゲ
ートは、それぞれワード線／ＷＬ１に接続されている。
即ち、奇数番目のメモリセル２０_i,2k-1（但し、ｋは正
の整数）は、ワード線Ｌｉによって選択され、偶数番目
のメモリセル２０_i,2kは、ワード線／ＷＬｉによって選
択されるように接続されている。このようなＳＲＡＭ
は、シリコン基板上にイオンを拡散して拡散層が形成さ
れ、この拡散層によって、ＮＭＯＳ２１，２３，２５，
２６、及びＰＭＯＳ２２，２４のドレインとソースが形
成されている。拡散層の間には、絶縁膜を介してポリシ
リコンまたはポリサイドを材料とするポリシリコン層が
形成され、このポリシリコン層によって、ＮＭＯＳ２
１，２３，２５，２６、及びＰＭＯＳ２２，２４のゲー
トと、ワード線対ＷＬｉ，／ＷＬｉとが構成されてい
る。ポリシリコン層の上には、絶縁膜を介して金属層に
よるビット線ＢＬｊ，ＢＬｊ＋１が形成されている。

【００１２】次に、このようなＳＲＡＭにおけるデータ
の読み出し動作を説明する。例えば、奇数番目のメモリ
セル２０_1,1 に記憶されたデータを読み出す場合、ワー
ド線ＷＬ１のみをレベル“Ｈ”に設定し、その他のワー
ド線／ＷＬ１、及びワード線対ＷＬｐ，／ＷＬｐ（但
し、ｐ＝２〜ｍ）をすべてレベル“Ｌ”に設定する。こ
れにより、同一のワード線ＷＬ１に接続された奇数番目
のメモリセル２０_1,2k-1内のＮＭＯＳ２５，２６がオン
状態となり、この各奇数番目のメモリセル２０_1,2k-1の
ノードＮ１，Ｎ２の電位が、それぞれビット線ＢＬ２ｋ
−１，ＢＬ２ｋに出力される。一方、ワード線／ＷＬ１
に接続された偶数番目のメモリセル２０_1,2k内のＮＭＯ
Ｓ２５，２６はオフ状態となり、各メモリセル２０_1,2k
は、それぞれビット線ＢＬ２ｋ，ＢＬ２ｋ＋１から電気
的に切り離される。また、ワード線対ＷＬｐ，／ＷＬｐ
に接続されたメモリセル２０_p,j 内のＮＭＯＳ２５，２
６もオフ状態となり、各メモリセル２０_p,j は、それぞ
れビット線ＢＬｊ，ＢＬｊ＋１から電気的に切り離され
る。各ビット線ＢＬ１〜ＢＬｎは、図示しないビット線
選択回路によって隣接する１対のみが選択され、その選
択されたビット線対（この場合は、ビット線対ＢＬ１，
ＢＬ２）に出力されたデータが、図示しないセンスアン
プによって読み出される。

【００１３】また、偶数番目のメモリセル２０_1,2 に記
憶されたデータを読み出す場合、ワード線／ＷＬ１のみ
を“Ｈ”に設定し、その他のワード線ＷＬ１、及びワー
ド線対ＷＬｐ，／ＷＬｐをすべて“Ｌ”に設定する。こ
れにより、同一のワード線／ＷＬ１に接続された偶数番
目のメモリセル２０_1,2k内のＮＭＯＳ２５，２６がオン
状態となり、各偶数番目のメモリセル２０_1,2kのノード
Ｎ１，Ｎ２の電位が、それぞれビット線ＢＬ２ｋ，ＢＬ
２ｋ＋１に出力される。一方、ワード線ＷＬ１に接続さ
れた奇数番目のメモリセル２０_1,2k-1、及びワード線対
ＷＬｐ，／ＷＬｐに接続された各メモリセル２０
_p,j は、それぞれビット線ＢＬｊ，ＢＬｊ＋１から電気
的に切り離される。そして、ビット線選択回路によって
隣接する１対のビット線対ＢＬ２，ＢＬ３が選択され、
このビット線対ＢＬ２，ＢＬ３に出力されたデータが、
センスアンプによって読み出される。また、例えば、メ
モリセル２０_1,1 にデータを書き込む場合、ワード線Ｗ
Ｌ１のみを“Ｈ”に設定し、書き込むデータに対応した
相補的なレベルの電圧を、ビット線ＢＬ１，ＢＬ２に印
加すれば良い。これにより、ビット線ＢＬ，ＢＬ２に印
加された電圧が、ＮＭＯＳ２５，２６を介してノードＮ
１，Ｎ２に転送され、ＮＭＯＳ２１〜２４のオン／オフ
状態が設定される。そして、設定された状態はワード線
ＷＬ１が“Ｌ”になってＮＭＯＳ２５，２６がオフ状態
になった後も、記憶データとしてそのまま保持される。

【００１４】以上のように、この第１の実施形態のＳＲ
ＡＭは、次の（１）、（２）のような利点を有する。 （１） 奇数番目のメモリセル２０_i,2k-1と偶数番目の
メモリセル２０_i,2kのいずれか一方を選択するために、
ワード線対ＷＬｉ，／ＷＬｉを設けている。これによ
り、隣接する２つのメモリセル２０_i,2k-1，２０_i,2kが
同時にビット線ＢＬ２ｋに電気的に接続されることがな
くなるので、１本のビット線ＢＬ２ｋを、隣接する２つ
のメモリセル２０_i,2k-1，２０_i,2kで共用することがで
きる。従って、ビット線ＢＬｊの数を従来の半分に削減
することができる。一方、ワード線ＷＬｉは従来の２倍
必要になるが、このワード線ＷＬｉは、ポリシリコンま
たはポリサイドを材料として、シリコン基板に近い下層
側に形成される。このため、高精度の微細加工が比較的
容易に行えるので、所要面積を余り増加させずにワード
線対ＷＬｉ，／ＷＬｉを配置することができ、メモリセ
ル２０_i,j の集積度を向上することが可能になる。 （２） メモリセル２０_i,j を、相補的にオン／オフ制
御されるＮＭＯＳ２１，２３、及びＰＭＯＳ２２，２４
で構成しているので、データ保持のための消費電流を必
要としない。

【００１５】第２の実施形態 図３は、本発明の第２の実施形態を示すＳＲＡＭの概略
の構成図であり、図１中の要素と共通の要素には共通の
符号が付されている。このＳＲＡＭでは、図１の第１の
実施形態におけるメモリセル２０_i,j に代えて、これと
第１及び第２の転送制御手段の構成が異なるメモリセル
２０Ａ_i,j を備えている。例えば、メモリセル２０Ａ
_1,1 では、ＮＭＯＳ２５と直列にディプレッション型の
ＭＯＳトランジスタ（以下、「ＤＭＯＳ」という）２５
ａが接続されて、第１の転送制御手段が構成され、ＮＭ
ＯＳ２６と直列にＤＭＯＳ２６ａが接続されて、第２の
転送制御手段が構成されている。即ち、ビット線ＢＬ１
にＮＭＯＳ２５のソースが接続され、このＮＭＯＳ２５
のドレインがＤＭＯＳ２５ａのソースに接続され、更に
ＤＭＯＳ２５ａのドレインがノードＮ１に接続されてい
る。また、ビット線ＢＬ２にＮＭＯＳ２６のソースが接
続され、このＮＭＯＳ２６のドレインがＤＭＯＳ２６ａ
のソースに接続され、更にＤＭＯＳ２６ａのドレインが
ノードＮ２に接続されている。そして、ＤＭＯＳ２５
ａ，２６ａのゲートは、それぞれワード線／ＷＬ１に接
続されている。

【００１６】一方、メモリセル２０Ａ_1,1 に隣接するメ
モリセル２０Ａ_1,2 では、ＤＭＯＳ２５ａ，２６ａのゲ
ートが、ワード線ＷＬ１に接続されている。その他の構
成は、図１と同様である。これらのＤＭＯＳ２５ａ，２
６ａは、ゲート直下にイオンが注入されたトランジスタ
であり、負の閾値電圧を有するため、ワード線／ＷＬ１
から与えられるゲート電圧の“Ｌ”，“Ｈ”に関係な
く、常にオン状態を呈するようになっている。このよう
なＳＲＡＭでは、各メモリセル２０Ａ_i,j 中のＤＭＯＳ
２５ａ，２６ａが、ワード線ＷＬｉ，／ＷＬｉのレベル
に関係なく常にオン状態となっているので、第１の実施
形態と同様の動作が行われる。

【００１７】図４（ａ），（ｂ）は、図３のＳＲＡＭ中
のメモリセル２０Ａ_i,j 、ワード線対ＷＬｉ，／ＷＬｉ
及びビット線ＢＬｊ，ＢＬｊ＋１のレイアウトを示す透
視図である。図４（ａ）はシリコン基板から第２コンタ
クトまでの層のレイアウトを、同図（ｂ）は第２コンタ
クトから最上層の２層目メタルまでの層のレイアウト
を、それぞれ示している。図４（ａ）に示すように、メ
モリセル２０Ａ_i,j は、シリコン基板３０の上にイオン
が拡散された拡散層３１によって、ＮＭＯＳ２１，２
３，２５，２６、ＰＭＯＳ２２，２４、及びＤＭＯＳ２
５ａ，２６ａのドレインとソースが形成されている。拡
散層３１の間に、図示しない第１の絶縁膜を介してポリ
シリコンまたはポリサイドを材料とするポリシリコン層
３２が形成されており、このポリシリコン層３２によっ
て、ＮＭＯＳ２１，２３，２５，２６、ＰＭＯＳ２２，
２４、及びＤＭＯＳ２５ａ，２６ａのゲートと、ワード
線対ＷＬｉ，／ＷＬｉとが構成されるようになってい
る。また、拡散層３１とポリシリコン層３２の上には、
所定の箇所に、１層目メタルとの電気的接続を行うため
の第２コンタクト３３が形成されている。

【００１８】ポリシリコン層３２の上には、図４（ｂ）
に示すように、図示しない絶縁膜を介して、１層目メタ
ル３４が形成されている。この１層目メタル３４には、
接地電位ＶＳＳと電源電位ＶＤＤを与えるための、接地
線３７と電源線３８とが含まれている。更に、１層目メ
タル３４の上に、図示しない第２の絶縁膜を介して２層
目メタル３５によるビット線ＢＬｊ，ＢＬｊ＋１が形成
されている。そして、１層目メタル３４と２層目メタル
３５との間は、所定の位置でスルーホール３６によって
電気的に接続されている。このように、このＳＲＡＭで
は、従来のＳＲＡＭに比べてビット線ＢＬｊの数が半減
し、ワード線ＷＬｉは従来の２倍必要となるが、このワ
ード線ＷＬｉ用のポリシリコン膜３２は、ポリシリコン
またはポリサイドを材料として、シリコン基板３０に近
い下層側に形成されるようになっている。従って、高精
度の微細加工が比較的容易であり、所要面積を余り増加
させずにワード線対ＷＬｉ，／ＷＬｉを配置することが
可能である。以上のように、この第２の実施形態のＳＲ
ＡＭは、前記（１）、（２）の利点に加えて、次の
（３）のような利点を有する。 （３） ビット線ＢＬｉの数を半減させることにより、
例えば、図４（ｂ）の１層目メタル３４で形成される接
地線３７の配置に余裕が生じ、各メモリセル２０_i,j の
接地電位ＶＳＳをシリコン基板に接続する第２コンタク
トを、各メモリセル２０_i,j 毎に配置することができ
る。これにより、メモリセル２０_i,j の安定した動作が
可能になる。

【００１９】第３の実施形態 図５は、本発明の第３の実施形態を示すＳＲＡＭの概略
の構成図であり、図３中の要素と共通の要素には共通の
符号が付されている。このＳＲＡＭでは、図３の第２の
実施形態におけるメモリセル２０Ａ_i,j に代えて、これ
と構成が若干異なるメモリセル２０Ｂ_i,j を備えてい
る。即ち、各メモリセル２０Ｂ_i,j は、図３中の負荷用
のＰＭＯＳ２２，２４に代えて、負荷用の抵抗素子２
７，２８をそれぞれ設けた構成となっている。抵抗素子
２７の一端はノードＮ１に、他端は電源電位ＶＤＤにそ
れぞれ接続されている。また、抵抗素子２８の一端はノ
ードＮ２に、他端は電源電位ＶＤＤにそれぞれ接続され
ている。その他の構成は図３と同様である。このような
ＳＲＡＭにおけるメモリセル２０Ｂ_i,j では、ＮＭＯＳ
２１，２３の内の一方がオン状態、他方がオフ状態とな
って、データを記憶するようになっている。例えば、Ｎ
ＭＯＳ２１がオン状態になると、電源電位ＶＤＤから抵
抗素子２７を介してこのＮＭＯＳ２１に電流が流れ、ノ
ードＮ１の電位が“Ｌ”に保持される。一方、オフ状態
になったＮＭＯＳ２３には電流が流れず、ノードＮ２の
電位は“Ｈ”に保持される。このように、メモリセル２
０Ｂ_i,j は、データを記憶するために常に電流を流す必
要があるが、抵抗素子２７、２８の抵抗値を極めて大き
な値にすることにより、消費電流を小さくするようにし
ている。また、ワード線ＷＬｉ，／ＷＬｉによるメモリ
セル２０Ｂ_i,j の選択の動作は、図３のＳＲＡＭと同様
であり、同様の利点を有する。以上のように、この第３
の実施形態のＳＲＡＭは、前記（１）及び（３）の利点
に加えて、構成を簡素化することができるという利点を
有する。

【００２０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） 図３のメモリセル２０Ａ_i,j 、及び図５のメモ
リセル２０Ｂ_i,j において、ビット線ＢＬｊ，ＢＬｊ＋
１側にＮＭＯＳ２５，２６を、ノードＮ１，Ｎ２側にＤ
ＭＯＳ２５ａ，２６ａを接続しているが、ビット線ＢＬ
ｊ，ＢＬｊ＋１側にＤＭＯＳ２５ａ，２６ａを、ノード
Ｎ１，Ｎ２側にＮＭＯＳ２５，２６を接続しても良い。 （ｂ） メモリセル２０Ａ_i,j の構成は、図４のレイア
ウトに限定されず、ワード線対ＷＬｉ，／ＷＬｉとビッ
ト線ＢＬｊ，ＢＬｊ＋１との間に配置されていれば、ど
のようなレイアウトでも適用可能である。 （ｃ） 第１〜第３の実施形態ではＳＲＡＭについて説
明したが、ＳＲＡＭ以外の半導体記憶装置に対しても同
様に適用可能である。

【００２１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のワード線によって選択される第１のメ
モリセルと、第２のワード線によって選択される第２の
メモリセルとを交互に配置して、それらの隣接する第１
及び第２のメモリセルを共通のビット線に接続してい
る。これにより、メモリセル毎に２本のビット線を設け
る必要がなくなり、メモリセルの集積度を向上すること
ができる。第２及び第３の発明によれば、各メモリセル
を、第２のノードの電位によって相補的にオン／オフ制
御されるように直列接続された第１及び第２のトランジ
スタと、第１のノードの電位によって相補的にオン／オ
フ制御されるように直列接続された第３及び第４のトラ
ンジスタとで構成している。これにより、記憶保持のた
めの電流が必要なくなり、第１の発明の効果に加えて、
消費電流が少ないという効果がある。第４の発明によれ
ば、第１及び第２のワード線を、シリコン基板の表面に
第１の絶縁膜を介して形成したポリシリコン層によって
構成しているので、微細加工を比較的容易に行うことが
可能であり、メモリセルの集積度を更に向上することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＳＲＡＭの概略
の構成図である。

【図２】従来のＳＲＡＭの概略の構成図である。

【図３】本発明の第２の実施形態を示すＳＲＡＭの概略
の構成図である。

【図４】図３のＳＲＡＭ中のメモリセル２０_i,j 、ワー
ド線対ＷＬｉ，／ＷＬｉ及びビット線ＢＬｊ，ＢＬｊ＋
１のレイアウトを示す透視図である。

【図５】本発明の第３の実施形態を示すＳＲＡＭの概略
の構成図である。

【符号の説明】

２０_i,j ，２０Ａ_i,j ，２０Ｂ_i,j メモリセル ２１，２３，２５，２６ ＮＭＯＳ ２２，２４ ＰＭＯＳ ２５ａ，２６ａ ＤＭＯＳ ２７，２８ 抵抗素子 ３０ シリコン基板 ３１ 拡散層 ３２ ポリシリコン層 ３３ 第２コンタクト ３４ １層目メタル ３５ ２層目メタル ３６ スルーホール ３７ 接地線 ３８ 電源線 ＢＬｊ ビット線 ＷＬｉ，／ＷＬｉ ワード線対

Claims (4)

【特許請求の範囲】
1. 【請求項１】 平行に配置されたｎ本（但し、ｎは複
   数）のビット線からなるビット線群と、 前記ビット線群に直交して配置された第１及び第２のワ
   ード線と、 前記ビット線群の２ｉ−１番目（但し、ｉは正の整数
   で、ｉ≦（ｎ−１）／２）のビット線と２ｉ番目のビッ
   ト線の間に配置され、前記第１のワード線によって選択
   されたときに、該２ｉ−１番目のビット線と２ｉ番目の
   ビット線に電気的に接続される複数の第１のメモリセル
   と、 前記ビット線群の２ｉ番目のビット線と２ｉ＋１番目の
   ビット線の間に配置され、前記第２のワード線によって
   選択されたときに、該２ｉ番目のビット線と２ｉ＋１番
   目のビット線に電気的に接続される複数の第２のメモリ
   セルとを、 備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記複数の第１及び第２のメモリセル
   は、それぞれ、 第１の電源電位と第１のノードとの間に接続され、第２
   のノードの電位によってオン／オフ制御される第１のト
   ランジスタと、 第２の電源電位と前記第１のノードとの間に接続され、
   前記第２のノードの電位によって前記第１のトランジス
   タと相補的にオン／オフ制御される第２のトランジスタ
   と、 前記第１の電源電位と前記第２のノードとの間に接続さ
   れ、前記第１のノードの電位によってオン／オフ制御さ
   れる第３のトランジスタと、 前記第２の電源電位と前記第２のノードとの間に接続さ
   れ、前記第１のノードの電位によって前記第３のトラン
   ジスタと相補的にオン／オフ制御される第４のトランジ
   スタと、 前記２ｉ−１番目のビット線と前記第１のノードとの間
   に接続されて前記第１のワード線の電位によってオン／
   オフ制御されるか、或いは前記２ｉ番目のビット線と該
   第１のノードとの間に接続されて前記第２のワード線の
   電位によってオン／オフ制御される第１の転送制御手段
   と、 前記２ｉ番目のビット線と前記第２のノードとの間に接
   続されて前記第１のワード線の電位によって前記第１の
   転送制御手段と同様にオン／オフ制御されるか、或いは
   前記２ｉ＋１番目のビット線と該第２のノードとの間に
   接続されて前記第２のワード線の電位によって前記第１
   の転送制御手段と同様にオン／オフ制御される第２の転
   送制御手段とを、 有することを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記第１の転送制御手段は、前記第１、
   または第２のワード線の電位によってオン／オフ制御さ
   れる第５のトランジスタと、前記第１及び第２のワード
   線の電位に関係なく常にオン状態になるディプレッショ
   ン型の第６のトランジスタとを直列接続して構成し、 前記第２の転送制御手段は、前記第１、または第２のワ
   ード線の電位によってオン／オフ制御される第７のトラ
   ンジスタと、前記第１及び第２のワード線の電位に関係
   なく常にオン状態になるディプレッション型の第８のト
   ランジスタとを直列接続して構成したことを特徴とする
   請求項２記載の半導体記憶装置。
4. 【請求項４】 前記第１、第２、第３、第４、第５、第
   ６、第７、及び第８のトランジスタは、シリコン基板に
   イオンを拡散した拡散層と、該拡散層の表面に第１の絶
   縁膜を介して形成したポリシリコンまたはポリサイドを
   材料とするポリシリコン層とによって構成し、 前記第１及び第２のワード線は、前記シリコン基板の表
   面に前記第１の絶縁膜を介して形成した前記ポリシリコ
   ン層によって構成し、 前記複数のビット線は、前記第１から第８のトランジス
   タと、前記第１及び第２のワード線とを構成する前記ポ
   リシリコン層の表面に第２の絶縁膜を介して形成した金
   属層によって構成したことを特徴とする請求項３記載の
   半導体記憶装置。