KR100449953B1 - 강유전체 메모리 장치의 셀어레이 - Google Patents

강유전체 메모리 장치의 셀어레이 Download PDF

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Abstract

본 발명은 비트라인 캐패시턴스의 증가에 따른 감지마진 감소를 억제하는데 적합한 강유전체 메모리 장치를 제공하기 위한 것으로, 이를 위한 본 발명의 강유전체 메모리장치의 셀어레이는 일방향으로 배열되며 비트라인을 겸하는 제1활성영역, 상기 제1활성영역의 상부를 가로지르는 공핍형트랜지스터의 게이트, 상기 제1 활성영역의 일측에 접하며 타방향으로 배열된 제2 활성영역, 상기 제2 활성영역 상부를 가로지르는 증가형트랜지스터의 게이트, 상기 증가형 트랜지스터의 게이트에 연결되면서 상기 공핍형트랜지스터의 게이트로부터 연장된 워드라인, 상기 제1 활성영역의 타측으로부터 연장된 제3 활성영역, 상기 제3 활성영역 상부를 가로지르며 상기 워드라인과 평행하게 배열된 선택트랜지스터의 게이트, 상기 제2활성영역의 일측에 연결되는 강유전체 캐패시터, 및 상기 강유전체 캐패시터의 일측 단자에 연결되면서 상기 제1활성영역과 평행하게 배치된 셀플레이트라인을 포함한다.

Description

강유전체 메모리 장치의 셀어레이{Cell array of FeRAM}
본 발명은 반도체장치에 관한 것으로, 특히 낸드형(NAND type) 강유전체 메모리장치의 셀어레이(Cell array)에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 캐패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 장치(Ferroelectric Random Access Memory; FeRAM)는 비휘발성 메모리 장치(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억장치로 각광받고 있다.
도 1은 일반적인 강유전체 메모리 장치의 셀어레이를 도시한 회로도이다.
도 1에 도시된 바와 같이, 단위셀(Unit Cell)은 다수의 워드라인(WL)과 하나의 비트라인(BL)이 교차하는 위치에 배치되며, 각 단위셀은 비트라인(BL)에 드레인이 접속되고 워드라인(WL)에 게이트가 접속된 트랜지스터(M)와 트랜지스터(M)의 소스에 제1전극이 접속되고 셀플레이트라인(CP)에 제2전극이 접속된 강유전체캐패시터(FC)로 이루어진다.
이러한 구성을 갖는 단위셀들이 매트릭스 형태를 이루어 셀어레이를 구성하며, 도 1은 하나의 비트라인에 연결된 셀스트링(cell string)이 도시하고 있다.
그러나, 상술한 일반적인 강유전체메모리장치의 셀어레이에서는 활성영역과비트라인이 분리되어 있기 때문에 각 단위셀마다 비트라인에 신호를 전달해주기 위해서는 비트라인 콘택을 형성하여야 한다. 따라서, 콘택 자체의 크기와 콘택과 활성영역, 콘택과 워드라인의 중첩 여유도(overlap margin)를 고려하여 일정영역의 공간확보가 필요하다.
결국, 도 1과 같이 활성영역과 비트라인이 분리된 구조에서는 집적도 향상에 한계가 있다.
이를 해결하기 위한 종래기술이 도 2에 도시되어 있다.
도 2는 종래기술에 따른 낸드형(NAND type) 강유전체 메모리 장치의 셀어레이를 도시한 회로도이고, 도 3은 도 2에 따른 낸드형 셀어레이의 레이아웃도이다.
도 2에 도시된 바와 같이, 하나의 비트라인(BL)이 구동할 수 있는 셀스트링(STR1∼STRN)이 다수이고, 각 셀스트링은 동일한 구성을 갖는다.
먼저 셀스트링을 살펴보면, 셀스트링은 구현하고자 하는 비트수에 상당하도록 다수의 단위셀들이 조합되는데, 각 단위셀은 두개의 트랜지스터(D, N)와 하나의 강유전체 캐패시터(FC)로 구성된다.
단위셀내 두 트랜지스터중 하나는 다수개가 직렬 연결된 공핍형(depletion mode) 트랜지스터(D)이고, 다른 하나는 공핍형트랜지스터에 상응하여 각 공핍형트랜지스터의 소스단에 그 소스단이 연결된 증가형(enhancedment mode) 트랜지스터(N)이며, 증가형트랜지스터(N)의 드레인단과 셀플레이트라인(CP)에 강유전체캐패시터의 두 노드가 접속된다. 그리고, 증가형트랜지스터(N)와 공핍형트랜지스터(D)의 게이트들은 공통으로 워드라인(WL)에 연결되어 있다.
도 3을 참조하면, 그 상부에 공핍형 트랜지스터의 게이트(D0,D1,...D15)가 지나는 제1활성영역(A1), 제1활성영역(A1)의 일측에 접하며 그 상부에 증가형트랜지스터의 게이트(N0,N1,...N15)가 지나는 제2활성영역(A2), 공핍형 트랜지스터의 게이트(D0,D1,...D15) 및 증가형 트랜지스터의 게이트(N0, N1,...N15)와 연결되는 워드라인(WL), 증가형트랜지스터의 드레인과 드레인콘택(DC)을 통해 연결되는 스토리지노드(SN)와 셀플레이트라인(CP)으로 이루어지는 강유전체 캐패시터로 이루어지는 것을 보이고 있다.
한편, 제2활성영역(A2)과 캐패시터의 스토리지노드(SN)는 제2활성영역(A2) 상부를 노출시키는 드레인콘택(DC)과 스토리지노드(SN) 상부를 노출시키는 스토리지노드콘택(SC)간을 연결하는 국부배선(LI)을 통해 서로 전기적으로 연결되고 있다.
따라서, 강유전체 캐패시터의 스토리지노드(SN)는 국부배선(LI)을 통해 증가형트랜지스터의 드레인과 연결되며, 강유전체 캐패시터의 셀플레이트라인(CP)은 비트라인(BL)과 평행을 이룬다.
도 2및 도 3에 도시된 종래기술에서는 두개의 트랜지스터와 하나의 강유전체캐패시터로 이루어지는 단위셀들의 조합으로 단위셀스트링(STR1∼STRN)을 구성하고 이를 비트라인(BL)으로 연결하여 데이터를 감지증폭기(Sense Amplifier; S/A)에 전달한다. 이때 특정 강유전체캐패시터를 선택하였을때 이에 연결되는 비트라인의 캐패시턴스는 단위셀스트링에 포함된 전체 활성영역의 접합캐패시턴스와 선택된 비트라인에 연결된 또다른 단위셀스트링내 활성영역의 접합캐패시턴스를 모두 포함한다.
따라서 전체 비트라인 캐패시턴스가 크게 증가하게 되어 강유전체 메모리 장치에서 필요한 최적화된 감지마진을 얻기가 힘들어진다.
즉, 통상적인 강유전체 메모리 장치의 셀어레이에 비해 비트라인 역할을 하는 활성영역이 길게 형성되어 있음으로 인해 활성영역의 면적이 증가하고 이에 따라 접합 캐패시턴스가 증가하게 되므로, 전체 비트라인캐패시턴스가 증가하여 감지마진을 최적화포인트에서 사용할 수 없는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인 캐패시턴스의 증가에 따른 감지마진 감소를 억제하는데 적합한 강유전체 메모리 장치의 셀어레이를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 최대 감지마진을 얻을 수 있는 비트라인 캐패시턴스를 임의로 조절 가능하도록 한 강유전체 메모리 장치의 셀어레이를 제공하는데 있다.
도 1은 일반적인 강유전체 메모리 장치의 셀어레이를 도시한 회로도,
도 2는 종래기술에 따른 강유전체 메모리 장치의 셀어레이를 도시한 회로도,
도 3은 도 2에 도시된 셀어레이의 레이아웃도,
도 4는 본 발명의 실시예에 따른 강유전체 메모리 장치의 셀어레이의 회로도,
도 5는 도 4에 도시된 셀어레이의 레이아웃도,
도 6은 비트라인캐패시턴스와 감지마진과의 관계를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
BL : 비트라인 STR : 단위셀스트링
U : 단위셀 D : 공핍형 트랜지스터
N : 증가형 트랜지스터 FC : 강유전체 캐패시터
CP : 셀플레이트라인
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 셀 어레이는 활성영역으로 된 하나의 활성 비트라인, 공통으로 소스단이 연결되고 게이트가 공통으로 워드라인에 연결되는 공핍형 트랜지스터와 증가형 트랜지스터 및 상기 증가형트랜지스터의 드레인단에 하나의 노드가 연결되고 다른 노드가 셀플레이트라인에 연결된 캐패시터로 이루어진 각 단위셀이 상기 공핍형트랜지스터를 통해 서로 직렬 연결되어 구성되며, 상기 활성 비트라인에 공통으로 연결된 다수의 단위셀스트링, 및 상기 단위셀스트링내 증가형트랜지스터와 공핍형 트랜지스터의 공통 소스단과 상기 활성 비트라인 사이에 각각 연결된 다수의 스트링선택수단을 구비하며, 상기 다수의 스트링선택수단 중 어느 하나가 선택되면 선택된 스트링선택수단에 연결된 단위셀스트링만 상기 활성 비트라인과 연결되는 것을 특징으로 한다.
또한, 본 발명의 강유전체 메모리 장치의 셀어레이는 일방향으로 배열되며 비트라인을 겸하는 제1활성영역, 상기 제1활성영역의 상부를 가로지르는 공핍형트랜지스터의 게이트, 상기 제1 활성영역의 일측에 접하며 타방향으로 배열된 제2 활성영역, 상기 제2 활성영역 상부를 가로지르는 증가형트랜지스터의 게이트, 상기 증가형 트랜지스터의 게이트에 연결되면서 상기 공핍형트랜지스터의 게이트로부터 연장된 워드라인, 상기 제1 활성영역의 타측으로부터 연장된 제3 활성영역, 상기 제3 활성영역 상부를 가로지르며 상기 워드라인과 평행하게 배열된 선택트랜지스터의 게이트, 상기 제2활성영역의 일측에 연결되는 강유전체 캐패시터, 및 상기 강유전체 캐패시터의 일측 단자에 연결되면서 상기 제1활성영역과 평행하게 배치된 셀플레이트라인을 포함함을 특징으로 하며, 상기 제1 활성영역과 상기 제2 활성영역으로 이루어진 다수의 단위셀이 이웃하는 단위셀간 상기 제1 활성영역들이 서로 연결되어 하나의 단위셀스트링을 이루며, 상기 선택트랜지스터의 게이트에 입력되는 신호에 따라 선택적으로 상기 단위셀스트링이 선택되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 강유전체 메모리 장치의 셀어레이를 도시한 회로도이고, 도 5는 도 4의 단위셀스트링 'STR1'의 레이아웃도이다.
도 4를 참조하면, 하나의 비트라인(BL)에 다수의 단위셀스트링(STR1∼STRN)이 연결되고, 단위셀스트링(STR1∼STRN) 각각은 두개의 트랜지스터(D, N)와 하나의 강유전체 캐패시터로 이루어진 단위셀들의 조합이며, 각 단위셀스트링(STR1∼STRN)과 비트라인(BL) 사이에 선택트랜지스터(S1∼SN)가 접속되고 있고, 각 단위셀스트링마다 셀플레이트라인(CP1∼CPN)이 연결되어 있다.
단위셀스트링내 두 트랜지스터중 하나는 다수개가 직렬 연결된 공핍형 트랜지스터(D)이고, 다른 하나는 공핍형트랜지스터(D)에 상응하여 각 공핍형트랜지스터(D)의 소스단에 그 소스단이 연결된 증가형 트랜지스터(N)이며, 증가형트랜지스터(N)의 드레인단과 셀플레이트라인(CP)에 강유전체캐패시터의 두 노드가 접속된다. 그리고, 증가형트랜지스터(N)와 공핍형트랜지스터(D)의 게이트들은 공통으로 워드라인(WL)에 연결되어 있다.
도 5는 도 4의 레이아웃도이다.
도 5를 참조하여 설명하면, 각 단위셀내 제1 활성영역(A1)들이 연결되어 비트라인을 이루고, 제1 활성영역(A1)에 접하되 제1 활성영역(A1)과 다른 방향으로 제2 활성영역(A2)이 배치된다.
여기서, 제1 활성영역(A1)과 제2 활성영역(A2)은 서로 수직 교차하는 방향으로 배치되고 있으며, 제1 활성영역(A1)은 이웃한 단위셀내 제1 활성영역과 서로 연결되어 라인(line) 형태를 이루고 있으나 제2 활성영역(A2)은 각 제1 활성영역(A1)으로부터 돌출된 가지(branch) 형태이고, 단위셀스트링내 제1 활성영역(A1)들이 직렬 연결되어 라인 형태를 이루어 활성영역으로 된 비트라인(BL)을 겸한다.
그리고, 제1 활성영역(A1)의 일측 끝단, 바람직하게는 비트라인(BL)의 끝단에 제3 활성영역(A3)이 접속되고, 제3 활성영역(A3) 상부를 다수의 단위셀스트링중에서 'STR1'만을 선택하도록 하는 선택트랜지스터 'S1'의 게이트(SWL)가 가로지르고 있다.
한편, 비트라인(BL)을 이루는 제1 활성영역(A1) 상부를 공핍형 트랜지스터의 게이트(D0∼D15)가 지나고, 제1 활성영역(A1)에 접하는 제2 활성영역(A2) 상부를 증가형 트랜지스터의 게이트(N1∼N15)가 지나며, 공핍형 트랜지스터의 게이트(D0∼D15) 및 증가형 트랜지스터의 게이트(N0∼N15)와 공통으로 연결되는 다수의 워드라인(WL0∼WL15)이 하나의 비트라인(BL)과 교차되고 있다.
그리고, 제3 활성영역(A3)은 선택트랜지스터의 활성영역으로서, 선택트랜지스터의 소스단은 증가형트랜지스터(D)와 공핍형트랜지스터(N)의 공통 소스단에 연결되고, 드레인단은 비트라인(BL)에 연결되며, 게이트에는 선택신호(SWL1)가 입력된다.
상술한 바와 같이, 단위셀스트링 'STR1'과 비트라인(BL) 사이에 선택적으로 온/오프되는 선택트랜지스터 'S1'를 구비시켜 단위셀스트링 'STR1'을 비트라인콘택으로부터 분리시킨다.
본 발명은 활성영역 상부에 비트라인을 형성함에 따른 셀의 면적 손실을 줄이기 위하여 활성영역으로 된 활성 비트라인(active bitline)을 이용하고 있으며, 이러한 활성 비트라인을 이용하여 셀의 활성영역을 연결하고 있다.
이러한 경우, 단위셀스트링(STR1∼STRN)에 포함되어 있는 워드라인(WL0∼WL15)을 모두 선택하여야만 비트라인(BL)을 통해서 데이타가 전달될 수 있다. 그러나, 모든 워드라인을 선택하게 되면 랜덤 억세스가 불가능해지므로 항상 턴온되는 공핍형 트랜지스터를 각 셀의 활성영역에 형성하여 활성 비트라인을 이루도록 한다. 따라서, 특정 워드라인이 선택되어 '하이(high)'이거나 선택되지 않아 '로우(low)'인 모든 경우에 비트라인(BL)에 전달된 데이터를 감지증폭기쪽으로 전달할 수 있다.
이와 같이 비트라인을 구성하면, 각 단위셀마다 비트라인 콘택을 형성할 필요가 없기 때문에 콘택 설계 규칙(contact design rule)에서 요구되는 만큼의 면적을 소모하지 않아도 되고, 비트라인과 셀플레이트라인이 평행하도록 함으로써 워드라인 방향에서 셀 플레이트 드라이브(cell plate drive)가 차지하던 공간을 제거하여 워드라인 지연(wordline delay)을 감소시킬 수 있다.
다음으로, 도 4에 도시된 강유전체 메모리 장치의 셀어레이의 동작을 간략히 살펴보기로 한다.
먼저 도 4에서 'U'의 단위셀을 선택할 경우, 'U'이 포함된 단위셀스트링은 'STR1'이고, 이 'STR1'을 선택하기 위하여 선택신호(SWL1∼SWLN)중에서 'SWL1'을하이(high) 상태로 선택하여 선택트랜지스터 'S1'를 턴온시키고, 선택트랜지스터 'S1'가 턴온됨에 따라 비트라인(BL)에 연결된 단위셀스트링중 'STR1'만 선택된다. 이는 비트라인 프리차아지(precharge)동안 비트라인을 접지상태로 만들기 위한 동작이다.
다음, 대기상태(stand-by mode)일 경우 모든 워드라인(WL0∼WL15)은 '로우'를 유지한다. 이후 비트라인 프리차지(bit line precharge) 기간 동안에는 계속 '로우' 상태를 유지하다가 워드라인 'WL1'을 '하이'로 선택하고 나머지 워드라인 'W0' 및 'WL2' 내지 'WL15'는 로우 상태를 유지한다. 이때, 동시에 셀플레이트라인(CP1)을 선택하여 '하이' 상태를 유지한다. 이 경우 워드라인 'WL1'이 '하이' 상태를 유지하므로 공핍형 트랜지스터 'D', 증가형 트랜지스터 'N' 모두가 턴온 상태가 되어 선택된 강유전체캐패시터의 데이터를 비트라인(BL)을 통하여 감지증폭기(S/A)로 전달할 수 있는 상태가 된다. 반면에 나머지 증가형 트랜지스터 'N0' 및 'N2' 내지 'N15'는 턴오프되므로 비트라인(BL)에 데이터를 실어보낼 수 없는 상태가 된다. 이후 셀플레이트라인(CP1)을 '로우' 상태로 떨어뜨리고 워드라인을 닫는 일반적인 동작을 수행하게 된다.
상술한 것처럼 본 발명의 단위셀은 일반적인 FeRAM 및 DRAM의 동작과 동일하다. 즉 셀에 데이타를 쓰거나 읽는 방법은 모두 동일하며 단지 비트라인을 활성영역으로 구성하기 위하여 공핍형 트랜지스터를 사용한 것이다.
따라서, 본 발명의 셀을 구현하기 위한 공정 순서는 일반적인 메모리 장치 제조 공정과 크게 다르지 않기 때문에 공정에 대한 상세한 설명은 생략하기로 한다. 공핍형 트랜지스터와 증가형 트랜지스터를 형성하는 방법에 있어서는 공핍형 트랜지스터 및 증가형 트랜지스터 영역 각각을 별도로 노출시킨 상태에서 이온주입을 실시하는 방법, 공핍형 트랜지스터 영역 및 증가형 트랜지스터 영역 모두를 노출시킨 상태에서 공핍형 트랜지스터 형성을 위한 이온주입을 실시한 후 증가형 트랜지스터 영역만을 노출시킨 상태에서 보상(compensation)을 위한 이온주입을 실시하여 증가형 트랜지스터를 형성할 수도 있다.
위에서 설명한 바와 같이 본 발명은 선택트랜지스터를 추가하여 강유전체 메모리장치의 셀 동작시 하나의 셀과 공유하는 비트라인의 캐패시턴스를 줄이고, 결국 하나의 셀에 포함되는 비트라인 캐패시턴스는 단위셀스트링과 관련된 접합캐패시턴스, 기생캐패시턴스 및 비트라인콘택지역의 캐패시턴스, 그리고 감지증폭기에 포함된 캐패시턴스만이 포함되어 전체 비트라인 캐패시턴스를 크게 감소시킬 수 있다.
이렇게 전체 비트라인의 캐패시턴스를 감소시키는 것이 가능하면 단위셀스트링의 길이를 길게 할 수 있는 장점이 있다. 즉 종래의 기술에서는 16∼32개로 제한하였던 것을 구현하고자 하는 장치의 강유전 특성 및 CMOS 특성을 고려하여 64∼256개까지 확장이 가능하다.
도 6은 강유전체 메모리 장치에서 비트라인 캐패시턴스와 센스 마진과의 관계를 도시한 도면이다.
일반적으로 강유전체 메모리 장치는 강유전체의 분극값을 이용하고 이는 히스테리시스 곡선 특성을 갖는다. 선형(linear) 캐패시턴스를 사용하는 DRAM의 경우에는 비트라인 캐패시턴스의 증가에 따라 직선적으로 센스마진이 증가하지만 히스테리시스 특성을 이용하는 강유전체 메모리 장치의 경우는 히스테리시스와 비트라인 로드라인의 관계에 따라 도 6과 같이, 비트라인 캐패시턴스의 감소에 따라 센스마진이 증가하다가 어느 일정 수준 이하에서는 다시 감소하는 특성을 보이게 된다.
따라서 강유전체 메모리 장치의 경우 최대의 센스마진을 얻을 수 있는 비트라인캐패시턴스값을 사용하여야 한다. 결국, 비트라인에 연결된 셀의 갯수에 따라서 비트라인캐패시턴스를 적절히 조절하여야 하며, 이 값이 너무 크거나 작지 않도록 해야 한다.
도 1에 도시된 종래기술에서처럼 하나의 비트라인에 전체 셀이 모두 연결되면 비트라인 캐패시턴스가 증가하여 최적화된 비트라인캐패시턴스값(Cbl)보다 커지게 되고, 이는 센스마진이 감소하는 원인이 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 매 단위셀마다 형성되는 비트라인콘택을 제거하므로써 셀크기를 감소시킬 수 있고, 또한 선택트랜지스터의 동작을 통하여 비트라인 캐패시턴스를 감소시킬 수 있어 최대 감지 마진을 얻을 수 있는 최적화 비트라인 캐패시턴스의 조절이 가능한 효과가 있다.
그리고, 활성영역을 비트라인으로 사용하게 되므로 각 셀 마다 콘택을 형성할 필요가 없고 단지 활성영역으로 된 라인만 형성하면 되기 때문에 설계규칙에 따른 최소한의 폭만 요구되는 효과가 있다.
또한, 각 셀마다 비트라인 콘택을 형성할 필요가 없기 때문에 콘택 설계 규칙에서 요구되는 만큼의 면적을 소모하지 않아도 되고, 비트라인과 플레이트라인이 평행하도록 함으로써 워드라인 방향에서 셀 플레이트 드라이브가 차지하던 공간을 제거하여 워드라인 지연을 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 삭제
  2. 활성영역으로 된 하나의 활성 비트라인;
    공통으로 소스단이 연결되고 게이트가 공통으로 워드라인에 연결되는 공핍형 트랜지스터와 증가형 트랜지스터 및 상기 증가형트랜지스터의 드레인단에 하나의 노드가 연결되고 다른 노드가 셀플레이트라인에 연결된 캐패시터로 이루어진 각 단위셀이 상기 공핍형트랜지스터를 통해 서로 직렬 연결되어 구성되며, 상기 활성 비트라인에 공통으로 연결된 다수의 단위셀스트링; 및
    상기 단위셀스트링내 증가형트랜지스터와 공핍형 트랜지스터의 공통 소스단과 상기 활성 비트라인 사이에 각각 연결된 다수의 스트링선택수단을 구비하며,
    상기 다수의 스트링선택수단 중 어느 하나가 선택되면 선택된 스트링선택수단에 연결된 단위셀스트링만 상기 활성 비트라인과 연결되는 것을 특징으로 하는 강유전체 메모리 장치의 셀어레이.
  3. 제 2 항에 있어서,
    상기 스트링선택수단은,
    상기 활성 비트라인에 일단이 접속되고 상기 단위셀스트링에 타단이 접속된 트랜지스터로 이루어짐을 특징으로 하는 강유전체 메모리 장치의 셀어레이.
  4. 일방향으로 배열되며 비트라인을 겸하는 제1활성영역;
    상기 제1활성영역의 상부를 가로지르는 공핍형트랜지스터의 게이트;
    상기 제1 활성영역의 일측에 접하며 타방향으로 배열된 제2 활성영역;
    상기 제2 활성영역 상부를 가로지르는 증가형트랜지스터의 게이트;
    상기 증가형 트랜지스터의 게이트에 연결되면서 상기 공핍형트랜지스터의 게이트로부터 연장된 워드라인;
    상기 제1 활성영역의 타측으로부터 연장된 제3 활성영역;
    상기 제3 활성영역 상부를 가로지르며 상기 워드라인과 평행하게 배열된 선택트랜지스터의 게이트;
    상기 제2 활성영역의 일측에 연결되는 강유전체 캐패시터; 및
    상기 강유전체 캐패시터의 일측 단자에 연결되면서 상기 제1 활성영역과 평행하게 배치된 셀플레이트라인
    을 포함하는 강유전체 메모리 장치의 셀어레이.
  5. 제 4 항에 있어서,
    상기 제1 활성영역은 이웃하는 셀의 제1 활성영역과 직렬로 연결되어 상기 비트라인을 이루는 것을 특징으로 하는 강유전체 메모리 장치의 셀어레이.
  6. 제 4 항에 있어서,
    상기 제2 활성영역의 일측에 국부배선을 통해 상기 강유전체 캐패시터의 스토리지노드가 연결되는 것을 특징으로 하는 강유전체 메모리 장치의 셀어레이.
  7. 제 4 항에 있어서,
    상기 제1 활성영역과 상기 제2 활성영역으로 이루어진 다수의 단위셀이 이웃하는 단위셀간 상기 제1 활성영역들이 서로 연결되어 하나의 단위셀스트링을 이루며, 상기 선택트랜지스터의 게이트에 입력되는 신호에 따라 선택적으로 상기 단위셀스트링이 선택되는 것을 특징으로 하는 강유전체 메모리 장치의 셀어레이.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988696B2 (ja) * 2003-03-27 2007-10-10 ソニー株式会社 データ読出方法及び半導体記憶装置
KR100732276B1 (ko) * 2005-05-30 2007-06-25 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치
JP2009205752A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 強誘電体記憶装置
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US10038092B1 (en) 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
EP3832721A1 (en) 2019-12-06 2021-06-09 Imec VZW A method for fabricating a 3d ferroelectric memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006748A (ko) * 1994-08-31 1996-03-22 카이누마 케이지 작물재배장치
JPH10214494A (ja) * 1997-01-31 1998-08-11 Sony Corp 不揮発性半導体記憶装置
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
KR0170708B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 구동방법
KR20010007157A (ko) * 1999-06-04 2001-01-26 이데이 노부유끼 강유전체 메모리 및 그 액세스 방법
KR20010061559A (ko) * 1999-12-28 2001-07-07 박종섭 공핍형 트랜지스터로 이루어진 비트라인 구조를 갖는강유전체 메모리 소자

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3766181B2 (ja) * 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JPH11102980A (ja) 1997-09-29 1999-04-13 Fujitsu Ltd ＦｅＲＡＭセル及びその書込方法並びにこのセルを用いたＦｅＲＡＭセルアレイ及びＦｅＲＡＭ
KR100303782B1 (ko) 1998-10-28 2001-09-24 박종섭 두개의 공급전위를 사용하여 메모리소자의 셀 플레이트 라인을구동하기 위한 장치
KR100548847B1 (ko) 1998-10-28 2006-03-31 주식회사 하이닉스반도체 수명을 연장시킨 강유전체 메모리 장치
JP2000215687A (ja) 1999-01-21 2000-08-04 Fujitsu Ltd 冗長セルを有するメモリデバイス
JP4025488B2 (ja) 1999-09-30 2007-12-19 富士通株式会社 半導体集積回路およびその制御方法
JP3913451B2 (ja) * 2000-08-23 2007-05-09 株式会社東芝 半導体記憶装置
JP4040243B2 (ja) * 2000-09-08 2008-01-30 株式会社東芝 強誘電体メモリ
US6584009B1 (en) * 2002-03-21 2003-06-24 Infineon Technologies Aktiengesellschaft Memory integrated circuit with improved reliability
US6639824B1 (en) * 2002-09-19 2003-10-28 Infineon Technologies Aktiengesellschaft Memory architecture

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006748A (ko) * 1994-08-31 1996-03-22 카이누마 케이지 작물재배장치
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
KR0170708B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 구동방법
JPH10214494A (ja) * 1997-01-31 1998-08-11 Sony Corp 不揮発性半導体記憶装置
KR20010007157A (ko) * 1999-06-04 2001-01-26 이데이 노부유끼 강유전체 메모리 및 그 액세스 방법
KR20010061559A (ko) * 1999-12-28 2001-07-07 박종섭 공핍형 트랜지스터로 이루어진 비트라인 구조를 갖는강유전체 메모리 소자

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