JP2006228292A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 強誘電体キャパシタを用いた不揮発性メモリの、該メモリへの負荷による特性劣化を抑え、結果的にメモリセルへのアクセス回数を増大することを可能とする。
【解決手段】 破壊読出し動作とその後の再書き込み動作を行う、強誘電体キャパシタを用いた不揮発性メモリセルがマトリクス状に配列されてなり、かつ、1つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置において、各ビット線にはスイッチング素子を介してビット線負荷容量を接続し、選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して選択カラムに属するビット線とビット線負荷容量とを電気的に接続し、非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して非選択カラムに属するビット線とビット線負荷容量とを電気的に切断する。
【選択図】 図1
【解決手段】 破壊読出し動作とその後の再書き込み動作を行う、強誘電体キャパシタを用いた不揮発性メモリセルがマトリクス状に配列されてなり、かつ、1つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置において、各ビット線にはスイッチング素子を介してビット線負荷容量を接続し、選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して選択カラムに属するビット線とビット線負荷容量とを電気的に接続し、非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して非選択カラムに属するビット線とビット線負荷容量とを電気的に切断する。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性メモリに関するものである。
近年、フラッシュメモリやEEPROMといった従来からの書換え可能な不揮発性半導体記憶装置と比較して、書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つとして、記憶素子に強誘電体キャパシタを採用した強誘電体メモリ(FeRAM)が、各社で開発されてきており、ここ数年で、微細化技術や信頼性技術も急速に進歩し、ICカードやタグといったビット容量の小規模な分野からではあるが、その市場規模を広げつつある。こうした強誘電体メモリへのニーズは、その優れた特性から、今後も携帯情報機器などを中心に大きく増して来るものと考えられる。
しかしながら現状では、将来において市場の求めるすべての特性に十分満足のいくレベルに達しているかと言えば、決してそうではない。特に、書換え、あるいは読み出し回数においては、現状1E12回程度の保証であり、その値は、DRAMやSRAMといった、事実上無限回アクセスを実現している半導体メモリには遠くおよばない。
かかる強誘電体メモリにおいては、データの記録は、強誘電体キャパシタの両電極に挟まれる強誘電体が、強誘電体キャパシタの両電極間に印加される電界の向きに応じて2つの異なる極性に分極する特性を利用して行う。また、そのデータの書換え動作は、前記強誘電体キャパシタの両電極間に新たな電界を印加することにより行うが、この際には必ず分極反転を伴い、実力以上にこのデータ書換え回数が増えると、強誘電体キャパシタの特性劣化を生じてしまうこととなる。
また、データの読み出し動作においても、該データ読み出し動作は破壊読出しであることから、その後には、同一データの再書き込み動作が必要となり、“1”(ハイ)データの読み出し(再書き込みを伴う)を行う場合には、データの書換え動作と同様に、強誘電体キャパシタの特性劣化の問題を生じる。
なお、同様の問題に関しては、記憶データを保証する手段として、リフレッシュ動作を搭載した強誘電体メモリにおいて、リフレッシュ動作に伴うキャパシタ劣化を抑制する手段が提案されている(例えば、特許文献1参照)。
ここで、強誘電体メモリの今後の市場においては、データ書換え回数は勿論、読み出し回数をも含めたメモリセルへのアクセス可能回数の増大が、ますます強く求められることは必至である。
従来の強誘電体メモリにおけるデータ読み出しについて、以下に詳細に説明する。
強誘電体メモリにおけるメモリアレイ部の回路構成図を、図11に示す。
図11において、1はメモリアレイを構成する1T1C(1トランジスタ1キャパシタ)型のメモリセルであり、1トランジスタ11と、1キャパシタ12とからなるものである。
強誘電体メモリにおけるメモリアレイ部の回路構成図を、図11に示す。
図11において、1はメモリアレイを構成する1T1C(1トランジスタ1キャパシタ)型のメモリセルであり、1トランジスタ11と、1キャパシタ12とからなるものである。
BL0,BL1,BL2はビット線、/BL0,/BL1,/BL2は反転ビット線であり、これらは行方向に配列される複数の上記メモリセル1を、図示上下方向から挟むように配置されており、該ビット線と反転ビット線とでビット線対を構成している。
WL0,WL1,WL2はワード線、CP0,CP1,CP2はセルプレート線であり、これらは、列方向に配列される複数の上記メモリセル1を、図示左右方向から挟むように配置されており、ワード線WL0は上記メモリセル1の1トランジスタ11のゲートに接続され、セルプレート線CP0は、直列接続された1トランジスタ11と1キャパシタ12のキャパシタ側端である1キャパシタ12の他端に接続されており、その直列接続体のトランジスタ側端である1トランジスタ11のドレインは、上記ビット線BL0に接続されている。
そして、該メモリセル1に行方向において隣接する、ワード線WL1とセルプレート線CP1に挟まれるメモリセル1’は、上記メモリセル1と同様に、その1トランジスタ11のゲートはワード線WL1に接続され、その1キャパシタ12の他端はセルプレート線CP1に接続されているが、トランジスタ11とキャパシタ12の直列接続体のトランジスタ側端であるトランジスタ11のドレインは、反転ビット線/BL0に接続されている。
また、2はセンスアンプであり、これは、上記行方向に配列された複数のメモリセルを、図示上下方向から挟むように配置された、ビット線と反転ビット線からなるビット線対BL0,/BL0間の電圧差を検出増幅するものである。さらに、3はビット線プリチャージ回路であり、上記ビット線対BL0,/BL0間にあらかじめ電圧をプリチャージするものである。
次に、読み出し動作時の主要信号のタイミング図を、図12に示す。また、強誘電体キャパシタのヒステリシス曲線を用いた動作説明図を、図13に示す。
読み出し動作前にメモリセル1に記録されたデータが“1”である場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図12のタイミング図におけるTaの期間では、図13のヒステリシス曲線での分極状態は、A点にある。
次に、ビット線プリチャージ制御信号BPEが“H”から“L”になり、選択ワード線WL0、選択プレート線CP0が“L”から“H”になると、選択されたメモリセル1から記憶データがビット線BL0へ読み出される。この期間Tbにおいて、図13のヒステリシス曲線での分極状態は、A点からB点へと移行する。この時のB点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線/BL0には、電位比較用のリファレンス電位が供給される。
次に、センスアンプ制御信号SAEが“L”から“H”になると、各ビット線BL0、/BL0の電位は、センスアンプ回路2の電源電圧差まで増幅される。この期間Tcにおいて、図13のヒステリシス曲線での分極状態は、B点からC点へと移行する。また、この各ビット線BL0、/BL0の電位差がセンスアンプ回路の電源電圧差まで増幅された時点でメモリセル1のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図13のヒステリシス曲線での分極状態がA点からC点になったことは、初期からの分極電荷量が減少し、破壊読み出しがなされたことを意味する。
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を行う。
すなわち、選択プレート線CP0が“H”から“L”になり、図12の期間Tdに入ると、図13のヒステリシス曲線での分極状態は、C点からD点へと移行する。
すなわち、選択プレート線CP0が“H”から“L”になり、図12の期間Tdに入ると、図13のヒステリシス曲線での分極状態は、C点からD点へと移行する。
次に、センスアンプ制御信号SAEを“H”から“L”にした後、ビット線プリチャージ制御信号BPEを“L”から“H”にすることで、選択ビット線BL0は“L”にプリチャージされ、図13のヒステリシス曲線での分極状態は、D点から初期のA点へと戻る(図示右端の期間Ta)。
これは、再書き込み動作が行われたことを意味する。
これは、再書き込み動作が行われたことを意味する。
一方、読み出し動作前にメモリセル1に記録されたデータが“0”である場合、初期の図13のヒステリシス曲線での分極状態は、点A’にあり、同じ動作タイミングが実行されると、その分極状態はB’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならないこととなる。
特開2002−197887号公報
上記のような従来の強誘電体メモリにおいては、上記で説明したように、その動作において“1”データを読み出す場合は、分極電荷量が減少する破壊読出しを伴い、その後、初期の分極状態を再現するために、再書き込み動作を実行している。この場合、完全な分極反転を伴う“0”から“1”、または“1”から“0”へのデータ書換え時と比較すればその程度は小さいが、この再書き込み動作によっても、データの書き換え時と同様に、キャパシタに負荷がかかり、その特性が劣化していくことになる。
一般に、かかる強誘電体メモリにおいては、強誘電体メモリを採用するシステム仕様にもよるが、データ書換え動作の回数に比べると、データ読み出し回数の方が多いのが通常であり、この読み出し動作におけるキャパシタの特性劣化は決して無視することのできないものであった。また、この読み出し動作における再書き込みは、リフレッシュ動作に伴う付加的な読み出し動作とは異なるもので、上記再書き込みを含む読み出し動作におけるメモリの特性劣化は、簡単には解決できないものであり、その結果、メモリセルへのアクセス回数を増大できないという課題があった。
本発明は、上記課題に鑑みてなされたもので、破壊読出しによる不揮発性メモリの特性劣化を抑え、メモリセルへのアクセス回数を増大することを可能とする不揮発性半導体記憶装置を提供することを目的とする。
上記課題を解決するため、本発明(請求項1)にかかる不揮発性半導体記憶装置は、破壊読出し動作とその後の再書き込み動作を行う複数の不揮発性メモリセルの各々が、複数のワード線と複数のビット線の各交点にマトリクス状に配置されてなり、かつ、1つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置であって、前記各ビット線にはスイッチング素子を介してビット線負荷容量が接続されており、選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記選択カラムに属するビット線と前記ビット線負荷容量とが電気的に接続され、非選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記非選択カラムに属するビット線と前記ビット線負荷容量とが電気的に切断される、ものとしたものである。
これにより、非選択カラムにおける不揮発性メモリセルの読み出し動作におけるデータ破壊の程度を軽減でき、さらには強誘電体キャパシタへの負荷による該キャパシタの劣化を抑え、結果的にメモリセルへのアクセス回数を増大することが可能となる。
また、本発明(請求項2)にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルのデータ読み出し動作時における、前記スイッチング素子による前記選択カラム、あるいは非選択カラムの前記ビット線と前記ビット線負荷容量との電気的な接続、あるいは切断は、センスアンプが活性化される前に行われる、ものとしたものである。
これにより、非選択カラムに属するメモリセルの読み出し動作によるデータ破壊の程度を、確実に低減することができる。
また、本発明(請求項3)にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルのデータ読み出し動作における、前記非選択カラムに属する不揮発性メモリセルのデータ破壊量が、前記選択カラムに属する不揮発性メモリセルのデータ破壊量より小さい、ものとしたものである。
これにより、不揮発性メモリセルのデータ読み出し動作において、非選択カラムに属する不揮発性メモリセルのデータが、選択カラムに属する不揮発性メモリセルのデータと同程度まで破壊されてしまうのを回避することができる。
また、本発明(請求項4)にかかる不揮発性半導体記憶装置は、前記選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記選択カラムに属するセンスアンプが活性化され、前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記非選択カラムに属するセンスアンプが活性化されない、ものとしたものである。
これにより、不揮発性メモリセルのデータ読み出し動作における、非選択カラムに属する不揮発性メモリのデータ破壊を、大きく低減することができるとともに、非選択カラムでのビット線間の電位差が小さいことに起因するセンスアンプの誤動作を回避でき、さらにはセンスアンプの起動電力をも削減することができる。
また、本発明(請求項5)にかかる不揮発性半導体記憶装置は、前記非選択カラムに属するセンスアンプが活性化されない期間は、前記ワード線が選択されている期間である、ものとしたものである。
これにより、非選択カラムに属するセンスアンプの動作が制限される期間を最小限にしつつ、非選択カラムに属する不揮発性メモリセルの、データ読み出し動作によるデータ破壊量を大きく低減することができる。
また、本発明(請求項6)にかかる不揮発性半導体記憶装置は、前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時に、該非選択カラムに属する不揮発性メモリセルについては、再書き込み動作が行われない、ものとしたものである。
これにより、非選択カラムに属する不揮発性メモリセルの、再書き込み動作によるデータ破壊を回避することができる。
また、本発明(請求項7)にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、ものとしたものである。
これにより、強誘電体メモリにおけるメモリキャパシタの読み出し動作におけるデータ破壊の程度を軽減でき、さらにはメモリセルキャパシタへの負荷による該キャパシタの劣化を抑え、結果的に強誘電体メモリにおけるメモリセルへのアクセス回数を増大することが可能となる。
本発明にかかる不揮発性半導体記憶装置によれば、選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して、選択カラムに属するビット線とビット線負荷容量とを電気的に接続し、非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して、非選択カラムに属するビット線とビット線負荷容量とを電気的に切断する、ようにしたので、不揮発性メモリセルのデータ読み出し動作において、記憶データを保証しつつ、不揮発性メモリへの負荷を軽減することが可能となり、強誘電体メモリの読み出し回数、ひいてはアクセス回数を増大でき、同時に消費電力の低減も可能となる。
(実施の形態1)
以下、本発明の実施の形態1による不揮発性半導体記憶装置について、図面を参照しながら説明する。
図1は、本実施の形態1による強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。図1において、4および8はメモリアレイを構成する1T1C(1トランジスタ1キャパシタ)型のメモリセルであり、5はセンスアンプ、6はビット線プリチャージ回路であり、これらは、図11に示す従来回路におけるメモリセル1、センスアンプ2、ビット線プリチャージ回路3と同様のものである。
以下、本発明の実施の形態1による不揮発性半導体記憶装置について、図面を参照しながら説明する。
図1は、本実施の形態1による強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。図1において、4および8はメモリアレイを構成する1T1C(1トランジスタ1キャパシタ)型のメモリセルであり、5はセンスアンプ、6はビット線プリチャージ回路であり、これらは、図11に示す従来回路におけるメモリセル1、センスアンプ2、ビット線プリチャージ回路3と同様のものである。
BL0,BL1,BL2,BL8,BL9,BL10はビット線、/BL0,/BL1,/BL2,/BL8,/BL9,/BL10は反転ビット線で、両者でビット線対を構成するものであり、WL0,WL1,WL2はワード線、CP0,CP1,CP2はセルプレート線であり、これらも、図11に示す従来回路におけると同様のものである。
7はスイッチ7a を介して各ビット線に接続されるビット線負荷容量である。
7はスイッチ7a を介して各ビット線に接続されるビット線負荷容量である。
また、本メモリセルアレイは、1つのカラムアドレスで選択されるメモリセル群よりなる領域を構成する各カラムが、ワード線方向に複数配列されて構成されており、各カラム毎にその動作が選択、非選択とされるものであるが、図1において、カラム〔0〕は選択カラム、カラム〔1〕は非選択カラムである。
図2は、本実施の形態1による強誘電体メモリにおける、選択カラム〔0〕での読み出し動作時の主要信号タイミング図であり、図3は、非選択カラム〔1〕での読み出し動作時の主要信号タイミング図である。
また、図4は、本実施の形態1の、選択カラム〔0〕における強誘電体キャパシタのヒステリシス曲線を用いた動作説明図であり、図5は、本実施の形態1の、非選択カラム〔1〕における強誘電体キャパシタのヒステリシス曲線を用いた動作説明図である。
まず、図1に示される本実施の形態1の強誘電体メモリのメモリアレイ部の基本構成について説明する。
上述したように、1つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えば、ビット線BL0〜BL7と反転ビット線/BL0〜/BL7よりなる8つのビット線対と、これらに接続されるメモリセル1とから成っており、これらのカラム、すなわちカラム〔0〕、カラム〔1〕は、ワード線方向に複数配列されている。
上述したように、1つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えば、ビット線BL0〜BL7と反転ビット線/BL0〜/BL7よりなる8つのビット線対と、これらに接続されるメモリセル1とから成っており、これらのカラム、すなわちカラム〔0〕、カラム〔1〕は、ワード線方向に複数配列されている。
さらに、上記ワード線WL0〜WL7及びセルプレート線CP0〜CP7は、同一のもの、即ちワード線WL0及びセルプレート線CP0が、上記ワード線方向に配列されたカラム〔0〕、カラム〔1〕に対して共通に接続されている。
このようにして、メモリセル群はマトリックス状に配置されている。
このようにして、メモリセル群はマトリックス状に配置されている。
また、ビット線負荷容量7は、それぞれが同一の容量値であり、各ビット線BL0〜BL7、/BL0〜/BL7には、スイッチ(SW)7aを介して接続されている。また、スイッチ(SW)7aは、そのオン、オフが1つのカラムにおいて同一であるが、異なるカラムでは、それぞれ別の制御信号により制御される。例えば、カラム〔0〕では制御信号BC0により、カラム〔1〕では制御信号BC1により制御される。
まず、本実施の形態1の読み出し動作に関して、カラム〔0〕が選択され、カラム〔1〕が非選択である場合における、選択カラム0での読み出し動作について、メモリセル4と、これに接続されるBL0および/BL0を、例に挙げて説明する。
(1)選択カラム〔0〕での読み出し動作
A.メモリセル4の記録データが“1”の場合
読み出し動作前にメモリセル4に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図2のタイミング図におけるTaの期間では、図4のヒステリシス曲線での分極状態はA点にある。
A.メモリセル4の記録データが“1”の場合
読み出し動作前にメモリセル4に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図2のタイミング図におけるTaの期間では、図4のヒステリシス曲線での分極状態はA点にある。
次に、ビット線プリチャージ制御信号BPEが“H”から“L”になり、選択ワード線WL0、選択プレート線CP0が“L”から“H”になると(図2における期間Tb)、選択されたメモリセル4から、記憶データがビット線BL0へ読み出される。
このとき同時に、選択カラム〔0〕においては制御信号BC0が“L”から“H”になることで、ビット線負荷容量7が各ビット線に接続される。ビット線負荷容量7が各ビット線に接続された状態でのビット線のトータル容量は、該ビット線負荷容量のメモリセルキャパシタ容量との比率(Cb/Cs比)が最適で、読み出し動作におけるビット線対間の電位差(ΔV)が可能な限り最大となり安定動作するように調整されている。この期間Tbにおいて、ヒステリシス曲線での分極状態は、図4におけるA点からB点へと移行する。この時のB点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線/BL0には、電位比較用のリファレンス電位が供給される。
次に、カラム〔0〕に属するセンスアンプを制御するセンスアンプ制御信号SAEが“L”から“H”になると(図2における期間Tc)、各ビット線対BL0、/BL0間の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Tcにおいて、ヒステリシス曲線での分極状態は、図4におけるB点からC点へと移行する。また、この各ビット線対BL0、/BL0間の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル4のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図4のヒステリシス曲線での分極状態がA点からC点になったことは、初期からの分極電荷量が減少し、破壊読み出しがなされたことを意味する。
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を必ず行う。
具体的な動作としては、まず、選択プレート線CP0が“H”から“L”になり、図2の期間Tdに入ると、図4のヒステリシス曲線での分極状態は、C点からD点へと移行する。
具体的な動作としては、まず、選択プレート線CP0が“H”から“L”になり、図2の期間Tdに入ると、図4のヒステリシス曲線での分極状態は、C点からD点へと移行する。
次に、センスアンプ制御信号SAEを“H”から“L”にした後、ビット線プリチャージ制御信号BPEを“L”から“H”にすることで、選択ビット線BL0は“L”にプリチャージされ、図4のヒステリシス曲線での分極状態は、D点から初期のA点へと戻る(図示右端の期間Ta)。
これは、再書き込みが行われたことを意味する。
これは、再書き込みが行われたことを意味する。
このとき同時に、ビット線負荷容量7の電荷がディスチャージされた後、制御信号BC0が“H”から“L”にされる。
B.メモリセル1の記録データが“0”の場合
一方、読み出し動作前にメモリセル1に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図4の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図4に示される、B’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
一方、読み出し動作前にメモリセル1に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図4の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図4に示される、B’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
続いて、非選択カラム〔1〕での読み出し動作について、メモリセル8とこれに接続するBL8および/BL8を例に挙げて説明する。
(2)非選択カラム〔1〕での読み出し動作
A.メモリセル8の記録データが“1”の場合
読み出し動作前にメモリセル8に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図3のタイミング図におけるTaの期間では、図5のヒステリシス曲線での分極状態は、A点にある。
A.メモリセル8の記録データが“1”の場合
読み出し動作前にメモリセル8に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図3のタイミング図におけるTaの期間では、図5のヒステリシス曲線での分極状態は、A点にある。
ビット線プリチャージ制御信号BPEが“H”から“L”になり、選択ワード線WL0、選択プレート線CP0が“L”から“H”になると(図3の期間Tb)、非選択カラム〔1〕のメモリセル8からも記憶データがビット線BL0へ読み出される。
このとき、非選択カラム1において、制御信号BC1は“L”のままであり、ビット線負荷容量7は、各ビット線には接続されない。この期間Tbにおいて、図5のヒステリシス曲線での分極状態は、A点からB点へと移行する。この時のB点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。この時、非選択カラム〔1〕においては、ビット線負荷容量7が各ビット線に接続されていないため、ビット線のトータル容量は、選択カラム〔0〕の場合と比較して小さくなる。これにより、図5におけるビット線負荷容量線の傾きは小さくなり、交点Bの位置も、選択カラム〔0〕の場合とは異なり、図面上で上方にシフトすることとなる。したがって、該非選択カラム〔1〕におけるメモリセルの、読み出し動作におけるデータ“1”の破壊の程度は小さくなる。また同時に、ビット線/BL0には、電位比較用のリファレンス電位が供給される。
次に、本実施の形態1における非選択カラム〔1〕においては、図3に示されるように、センスアンプ制御信号SAEが“L”から“H”になると(図3の期間Tc)、各ビット線BL8、/BL8の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Tcにおいて、図5に示されるヒステリシス曲線での分極状態は、B点からC点へと移行する。
図5に示されるヒステリシス曲線での分極状態が、A点からC点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味するが、前述したように、非選択カラム〔1〕においては、この初期からの分極電荷量の減少の程度は小さい。
そして、本実施の形態1においては、非選択カラム〔1〕においても、この後、再書き込み動作が行われる。
具体的な動作としては、まず、選択プレート線CP0が“H”から“L”になり、図3の期間Tdに入ると、図5に示されるヒステリシス曲線での分極状態は、C点からD点へと移行する。
次に、センスアンプ制御信号SAEを“H”から“L”にした後、ビット線プリチャージ制御信号BPEを“L”から“H”にすることで、選択ビット線BL8は“L”にプリチャージされ、図5に示されるヒステリシス曲線での分極状態は、D点から初期のA点へと戻る(図示右端の期間Ta)。
これは、再書き込みが行われたことを意味する。
これは、再書き込みが行われたことを意味する。
B.メモリセル8の記録データが“0”の場合
一方、読み出し動作前にメモリセル8に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は図5の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図5のB’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
一方、読み出し動作前にメモリセル8に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は図5の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図5のB’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
以上のように、本実施の形態1による不揮発性メモリによれば、各ビット線にスイッチング素子を介してビット線付加容量を接続し、選択カラムにおいては該スイッチング素子を制御してビット線負荷容量7を各ビット線に接続し、非選択カラムにおいては該スイッチング素子を制御してビット線負荷容量7を各ビット線に接続しないようにしたので、該非選択カラムにおけるビット線のトータル容量は、選択カラムにおけるビット線のトータル容量と比較して小さくなる。この結果、非選択カラムに属する不揮発性メモリセルの読み出し動作における、データ“1”の破壊の程度を小さくすることができる。そして、この非選択カラムに属する不揮発性メモリセルの、データ“1”の破壊の程度を小さくすることにより、該読み出し動作に続く再書き込み動作において、強誘電体キャパシタにかかる負荷を軽減することが可能となり、これにより、該強誘電体メモリよりの読み出し回数、ひいてはアクセス回数を大きく増大することが可能となる。
ただし、本実施の形態1においては、ビット線負荷容量7が接続されない状態でのビット線のトータル容量は、メモリセルキャパシタ容量との比率(Cb/Cs比)において最適値ではないため、このビット線負荷容量7が接続されない状態での、読み出し動作におけるビット線対間の電位差(ΔV)は小さく、この状態でセンスアンプが起動された場合には、誤動作を起こす可能性がある。
したがって、本実施の形態1の構成は、非選択カラムにおけるデータの保証が必要でない場合に、特に有効であると考えられる。
(実施の形態2)
以下、本発明の実施の形態2について、図面を参照しながら説明する。
本発明の実施の形態2による強誘電体メモリは、上記実施の形態1の構成において、センスアンプを、各カラムごとに独立に制御するようにしたものである。
以下、本発明の実施の形態2について、図面を参照しながら説明する。
本発明の実施の形態2による強誘電体メモリは、上記実施の形態1の構成において、センスアンプを、各カラムごとに独立に制御するようにしたものである。
図6は、本実施の形態2による強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。図6において、上記図1におけると同様、4および8はメモリアレイを構成する1T1C(1トランジスタ1キャパシタ)型のメモリセルであり、BL0,BL1,BL2,BL8,BL9,BL10、/BL0,/BL1,/BL2,/BL8,/BL9,/BL10は、ビット線対であり、WL0,WL1,WL2はワード線、CP0,CP1,CP2はセルプレート線であり、5はセンスアンプ、6はビット線プリチャージ回路であり、7はスイッチ7aを介して各ビット線に接続されるビット線負荷容量である。
カラム〔0〕は、1つのカラムアドレスで選択される領域を構成する各カラムが、ワード線方向に配列されてなるうちの選択カラム、カラム〔1〕は、非選択カラムである。
図7は、本実施の形態2による強誘電体メモリにおける、選択カラムでの読み出し動作時の主要信号タイミング図であり、図8は、本実施の形態2の非選択カラムでの読み出し動作時の主要信号タイミング図である。
図9は、本実施の形態2の選択カラムにおける強誘電体キャパシタのヒステリシス曲線を用いた動作説明図であり、図10は、本実施の形態2の非選択カラムにおける強誘電体キャパシタのヒステリシス曲線を用いた動作説明図である。
まず、図6に示される本実施の形態2の強誘電体メモリのメモリアレイ部の基本構成について説明する。
1つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えばビット線BL0〜BL7とビット線/BL0〜/BL7の8つのビット線対と、これらに接続されるメモリセルとから成っており、これらのカラムはワード線方向に複数配列されており、さらに同一のワード線WL0〜WL7およびプレート線CP0〜CP7が、上記1つのカラムアドレスで選択されるメモリセル群よりなる領域を構成する、ワード線方向に複数配列されたカラム〔0〕、カラム〔1〕に対して共通に接続されている。このようにして、メモリセル群はマトリックス状に配置されている。
1つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えばビット線BL0〜BL7とビット線/BL0〜/BL7の8つのビット線対と、これらに接続されるメモリセルとから成っており、これらのカラムはワード線方向に複数配列されており、さらに同一のワード線WL0〜WL7およびプレート線CP0〜CP7が、上記1つのカラムアドレスで選択されるメモリセル群よりなる領域を構成する、ワード線方向に複数配列されたカラム〔0〕、カラム〔1〕に対して共通に接続されている。このようにして、メモリセル群はマトリックス状に配置されている。
ここで、本実施の形態2においては、実施の形態1とは異なり、センスアンプは1つのカラムアドレス毎に独立して、すなわち、カラム〔0〕、カラム〔1〕の各カラムごとに独立に制御されている。
また、ビット線負荷容量7はそれぞれが同一の容量値であり、各ビット線BL0〜BL7、/BL0〜/BL7には、スイッチ(SW)7aを介して接続されている。また、スイッチ(SW)7aは、そのオン、オフが1つのカラムにおいて同一であるが、異なるカラムではそれぞれ別の制御信号により制御される。例えば、カラム〔0〕では制御信号BC0により、カラム〔1〕では制御信号BC1により制御される。
まず、本実施の形態2の読み出し動作に関して、カラム〔0〕が選択され、カラム〔1〕が非選択である場合における、選択カラム0での読み出し動作について、メモリセル4と、これに接続するBL0および/BL0を、例に挙げて説明する。
(1)選択カラム〔0〕での読み出し動作
A.メモリセル4の記録データが“1”の場合
読み出し動作前にメモリセル4に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図7のタイミング図におけるTaの期間では、図9のヒステリシス曲線での分極状態はA点にある。
A.メモリセル4の記録データが“1”の場合
読み出し動作前にメモリセル4に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図7のタイミング図におけるTaの期間では、図9のヒステリシス曲線での分極状態はA点にある。
次に、ビット線プリチャージ制御信号BPEが“H”から“L”になり、選択ワード線WL0、選択プレート線CP0が“L”から“H”になると(図7における期間Tb)、選択されたメモリセル4から、記憶データがビット線BL0へ読み出される。
このとき同時に、選択カラム〔0〕においてはBC0が“L”から“H”になることで、ビット線負荷容量7が各ビット線に接続される。ビット線負荷容量7が各ビット線に接続された状態でのビット線のトータル容量は、該ビット線負荷容量のメモリセルキャパシタ容量との比率(Cb/Cs比)が最適で、読み出し動作におけるビット線対間の電位差(ΔV)が、可能な限り最大となり安定動作するように調整されている。この期間Tbにおいて、ヒステリシス曲線での分極状態は、図9におけるA点からB点へと移行する。この時のB点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線/BL0には電位比較用のリファレンス電位が供給される。
次に、カラム〔0〕に属するセンスアンプを制御するセンスアンプ制御信号SAE0が“L”から“H”になると(図7における期間Tc)、各ビット線BL0、/BL0の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Tcにおいて、ヒステリシス曲線での分極状態は、図9におけるB点からC点へと移行する。また、この各ビット線BL0、/BL0の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル4のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図9のヒステリシス曲線での分極状態がA点からC点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味する。
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を必ず行う。
具体的な動作としては、まず、選択プレート線CP0が“H”から“L”になり、図7の期間Tdに入ると、図9のヒステリシス曲線での分極状態は、C点からD点へと移行する。
具体的な動作としては、まず、選択プレート線CP0が“H”から“L”になり、図7の期間Tdに入ると、図9のヒステリシス曲線での分極状態は、C点からD点へと移行する。
次に、センスアンプ制御信号SAE0を“H”から“L”にした後、ビット線プリチャージ制御信号BPEを“L”から“H”にすることで、選択ビット線BL0は“L”にプリチャージされ、図9のヒステリシス曲線での分極状態は、D点から初期のA点へと戻る(図示右端の期間Ta)。
これは、再書き込みが行われたことを意味する。
これは、再書き込みが行われたことを意味する。
このとき、同時に、ビット線負荷容量7の電荷がディスチャージされた後、制御信号BC0が“H”から“L”にされる。
B.メモリセル4の記録データが“0”の場合
一方、読み出し動作前にメモリセル4に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図9の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図9に示されるB’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
一方、読み出し動作前にメモリセル4に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図9の点A’にあり、同じ動作タイミングが実行されると、その分極状態は図9に示されるB’、C’、D’(=A’)へと順次移行する。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
続いて、非選択カラム1での読み出し動作について、メモリセル8とこれに接続するBL8および/BL8を例に挙げて説明する。
(2)非選択カラム〔1〕での読み出し動作
A.メモリセル8の記録データが“1”の場合
読み出し動作前にメモリセル8に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図8のタイミング図におけるTaの期間では、図10のヒステリシス曲線での分極状態は、A点にある。
A.メモリセル8の記録データが“1”の場合
読み出し動作前にメモリセル8に記録されたデータが“1”の場合、選択ワード線WL0、選択プレート線CP0が“L”から“H”になる以前の、図8のタイミング図におけるTaの期間では、図10のヒステリシス曲線での分極状態は、A点にある。
ビット線プリチャージ制御信号BPEが“H”から“L”になり、選択ワード線WL0、選択プレート線CP0が“L”から“H”になると(図8の期間Tb)、非選択カラムのメモリセル8からも記憶データがビット線BL8へ読み出される。
このとき、非選択カラム〔1〕において、制御信号BC1は“L”のままであり、ビット線負荷容量7は、各ビット線には接続されない。この期間Tbにおいて、図10のヒステリシス曲線での分極状態は、A点からB点へと移行する。この時のB点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。この時、非選択カラム〔1〕においては、ビット線負荷容量7が各ビット線に接続されていないため、ビット線のトータル容量は、選択カラムの場合と比較して小さくなる。これにより、図10におけるビット線負荷容量線の傾きは小さくなり、交点Bの位置も、選択カラム〔0〕の場合とは異なり、図面上で上方にシフトすることとなる。したがって、該非選択カラム〔1〕におけるメモリセルの、読み出し動作におけるデータ“1”の破壊の程度は小さくなる。また同時に、ビット線/BL8には電位比較用のリファレンス電位が供給される。
次に、本実施の形態2における非選択カラム〔1〕においては、図8に示されるように、センスアンプ制御信号SAE1は、選択カラムの動作とは異なり“L”のままであり、各ビット線BL8、/BL8の電位は変化しない。したがって、この期間Tcにおいて、図10のヒステリシス曲線での分極状態は、B点(C点と同意)のままである。
次に、選択プレート線CP0が“H”から“L”になり、図8の期間Tdに入ると、図9に示されるヒステリシス曲線での分極状態は、B点(C点)からD点へと移行する。
図10に示されるヒステリシス曲線での分極状態が、A点からD点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味するが、前述したように、非選択カラム〔1〕においては、この初期からの分極電荷量の減少の程度は小さい。
また、本実施の形態2の非選択カラム〔1〕においては、上述したように、ワード線が選択されている全期間においてセンスアンプは起動されず(センスアンプ制御信号SAE1はLow)、したがって、該非選択カラムにおいては、再書き込み動作が行われない。
次に、ビット線プリチャージ制御信号BPEを“L”から“H”にしても、図10のヒステリシス曲線での分極状態は、D点から変化しない。
B.メモリセル8の記録データが“0”の場合
一方、読み出し動作前にメモリセル8に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図10の点A’にあり、同じ動作タイミングが実行されると、その分極状態はB’、C’、D’(=A’)へと順次移行する。ただし、センスアンプを起動しないため、点B’と点C’は同じである。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
一方、読み出し動作前にメモリセル8に記録されたデータが“0”の場合、初期のヒステリシス曲線での分極状態は、図10の点A’にあり、同じ動作タイミングが実行されると、その分極状態はB’、C’、D’(=A’)へと順次移行する。ただし、センスアンプを起動しないため、点B’と点C’は同じである。しかるに、この場合は、“1”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
以上のように、本実施の形態2による不揮発性メモリによれば、各ビット線にスイッチング素子を介してビット線付加容量を接続するとともに、非選択カラムにおいては、該スイッチング素子を制御して、ビット線負荷容量7を各ビット線に接続しないようにしたので、非選択カラムにおいてはビット線のトータル容量が選択カラムにおけるそれと比較して小さくなり、結果として、該非選択カラムに属する不揮発性メモリセルの読み出し動作における、データ“1”の破壊の程度を小さくできる。また、非選択カラムにおいては、センスアンプを起動せず、再書き込み動作が行われないようにしたので、上記のように、ビット線のトータル容量を非選択カラムにおいては小さくし、データ“1”の破壊の程度を小さくしたことと、さらに、非選択カラムにおいては再書き込み動作をしないこととにより、強誘電体キャパシタへの負荷をさらにより軽減することが可能となり、該強誘電体メモリよりの読み出し回数、ひいてはアクセス回数を大きく増大することが可能となる。
なお、本実施の形態2においては、ビット線負荷容量7が接続されない状態でのビット線のトータル容量は、メモリセルキャパシタ容量との比率(Cb/Cs比)において最適値ではないため、読み出し動作におけるビット線対間の電位差(ΔV)が小さく、センスアンプが起動されるものであれば誤動作を起こす可能性があるが、該非選択カラムにおいてはセンスアンプは起動されないため、このような誤動作を起こしデータが破壊されることもない。
したがって、ビット線容量をできるだけ小さくすることで、データの破壊を極力抑えることができ、カラムの非選択の動作を相当回数繰り返しても、保持データを保証することが可能である。
また、非選択カラムのセンスアンプを起動しないことで、低消費電力となる、という効果を得ることもできる。
本発明にかかる不揮発性半導体記憶装置は、読み出し動作において、記憶データを保証しつつ、不揮発性メモリへの負荷を軽減することが可能となり、該強誘電体メモリへの読み出し回数、ひいてはアクセス回数を増大でき、同時に消費電力の低減も可能となるものであり、特に、メモリセルへの高アクセス回数や、低消費電力を要求される不揮発性メモリにおいて有用である。
MC メモリセル
S.A センスアンプ
B.P ビット線プリチャージ回路
SW スイッチ
WL0 選択ワード線
CP0 選択プレート線
BPE ビット線プリチャージ制御信号BPE
BL0〜BL7、/BL0〜/BL7 ビット線
BL8〜BL15、/BL8〜/BL15 ビット線
WL0〜WL7 ワード線
CP0〜CP7 プレート線
SAE センスアンプ制御信号
1、4、8 メモリアレイを構成する1T1C型メモリセル
2、5 センスアンプ
3、6 ビット線プリチャージ回路
7 ビット線負荷容量
S.A センスアンプ
B.P ビット線プリチャージ回路
SW スイッチ
WL0 選択ワード線
CP0 選択プレート線
BPE ビット線プリチャージ制御信号BPE
BL0〜BL7、/BL0〜/BL7 ビット線
BL8〜BL15、/BL8〜/BL15 ビット線
WL0〜WL7 ワード線
CP0〜CP7 プレート線
SAE センスアンプ制御信号
1、4、8 メモリアレイを構成する1T1C型メモリセル
2、5 センスアンプ
3、6 ビット線プリチャージ回路
7 ビット線負荷容量
Claims (7)
- 破壊読出し動作とその後の再書き込み動作を行う複数の不揮発性メモリセルの各々が、複数のワード線と複数のビット線の各交点にマトリクス状に配置されてなり、かつ、1つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置であって、
前記各ビット線にはスイッチング素子を介してビット線負荷容量が接続されており、
選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記選択カラムに属するビット線と前記ビット線負荷容量とが電気的に接続され、
非選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記非選択カラムに属するビット線と前記ビット線負荷容量とが電気的に切断される、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルのデータ読み出し動作時における、前記スイッチング素子による前記選択カラム、あるいは非選択カラムの前記ビット線と前記ビット線負荷容量との電気的な接続、あるいは切断は、センスアンプが活性化される前に行われる、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1または2に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルのデータ読み出し動作における、前記非選択カラムに属する不揮発性メモリセルのデータ破壊量が、前記選択カラムに属する不揮発性メモリセルのデータ破壊量より小さい、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記選択カラムに属するセンスアンプが活性化され、
前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記非選択カラムに属するセンスアンプが活性化されない、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置において、
前記非選択カラムに属するセンスアンプが活性化されない期間は、前記ワード線が選択されている期間である、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置において、
前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時に、該非選択カラムに属する不揮発性メモリセルについては、再書き込み動作が行われない、
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1ないし6のうちいずれか1項に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005038447A JP2006228292A (ja) | 2005-02-15 | 2005-02-15 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005038447A JP2006228292A (ja) | 2005-02-15 | 2005-02-15 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
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JP2005038447A Pending JP2006228292A (ja) | 2005-02-15 | 2005-02-15 | 不揮発性半導体記憶装置 |
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Country | Link |
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-
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- 2005-02-15 JP JP2005038447A patent/JP2006228292A/ja active Pending
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