KR100316241B1 - 비휘발성 강유전체 메모리 - Google Patents

비휘발성 강유전체 메모리 Download PDF

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Abstract

비휘발성 강유전체 메모리의 동작 수명을 향상시키기 위하여, 선택 되지 않는 센스 앰프(S/A)에 연결되어 있는 기준 셀은 읽기/쓰기 동작 시에 기준 셀의 워드 선을 선택하지 않도록 기준 셀을 배치함으로써, 기준 셀에 인가되는 사이클의 횟수를 감소시키는 강유전체 메모리 소자가 개시된다. 본 발명은, 1 개의 선택 트랜지스터 및 1 개의 강유전체 저장 캐피시터를 각각 구비한 메모리 셀 및 기준 셀들이 매트릭스 형상으로 배열된 비휘발성 강유전체 메모리에 있어서, 그 출력단은 상기 기준 셀의 선택 트랜지스터의 게이트에 연결되고, 그 입력단의 일단은 기준 셀의 워드 선에 연결되고, 입력단의 타단은 해당 기준 셀의 선택 신호에 연결되는 AND 논리 게이트를 구비함으로써, 상기 해당 기준 셀의 선택 신호와 기준 셀의 워드 선의 신호가 모두 인가되었을 경우에만, 기준 셀을 구동시킨다. 본 발명에 따르면, 선택된 센스 앰프에 연결된 해당 기준 셀의 선택 트랜지스터가 on되어 기준 셀의 정보가 읽어 지기 때문에 기준 셀에 인가되는 전압의 사이클 횟수가 감소된다. 그 결과, 메모리의 전체 수명이 증가하게 된다.

Description

비휘발성 강유전체 메모리{Nonvolatile Ferroelectric Memory}
본 발명은 비휘발성 강유전체 메모리에 관한 것으로서, 특히 기준 셀의 배치 구조를 개선한 강유전체 메모리에 관한 것이다.
비휘발성 강유전체 메모리는 전원을 끊어도 분극전하가 보존되는 강유전체의 전압과 저장 전하간의 이력(hysteresis) 특성을 이용한 것으로, 비트의 저장 소자로는 주로 강유전체 박막 구조의 캐패시터(Capacitor)를 많이 사용하고 있다. 도 1은 강유전체 박막의 전압과 저장 전하의 이력특성 곡선을 보여주고 있다.
종래의 강유전체 메모리 셀은 도 2에 도시한 바와 같이, 2개의 MOS 트랜지스터와 2개의 저장 캐패시터로 구성된 2T2C형 구조와, 도 3에 도시한 바와 같은, 1개의 MOS 트랜지스터와 1개의 저장 캐패시터로 구성된 1T1C형 구조를 사용하고 있다.
도 2에 도시한 2T2C 구조의 셀은 두 개의 저장 캐패시터(Cs)에 서로 상반된 정보를 저장시키고 이를 각기 비트 선(BL)과 이와 상보성을 갖는 비트 선(/BL)을 통하여 읽음으로서 쓰기/읽기(Write/Read) 동작 시에 기준 셀이 필요하지 않다. 그러나, 1비트의 정보를 저장하기 위하여 2개의 저장 셀을 사용해야 하므로 소요 면적이 커져서 집적도가 낮아지는 단점이 있다.
한편, 도 3에 도시한 1T1C 구성은 기존의 DRAM(dynamic random access memory)과 유사한 셀 구조를 가지고 있으나, 이에 저장된 정보를 읽기 위해서는 기준 셀(Reference cell)이 필요하다.
도 4는 종래의 1T1C 메모리 셀 구조를 갖는 강유전체 메모리의 배열 구조를 보여주고 있다. 도 4를 참조하면, 첫 번째 워드 선(WL0) 으로부터 n번째 워드 선(WLn) 중에서 1개가 선택될 때 기준 셀의 워드선(RWL0 또는 RWL1)이 선택된다. 또한, 홀수번째 워드 선(WL0, WL2, WLn-1)이 선택되면 저장 셀의 정보가 /BL 선에 전압으로 유기되고, 기준 셀의 워드 선(RWL1)이 선택되어 BL에는 기준 전압이 유기된다. 이때, 센스 증폭기(S/A)는 두 비트 선의 전압을 비교하고 증폭하여 메모리 셀에 저장된 정보가 "0" 또는 "1" 인가를 판별한다.
한편, 짝수번째 워드선 (WL1, WL3, WLn)이 선택되면, 저장 셀의 정보가 BL 선에 전압으로 유기되고 RWL0이 선택되어 /BL 선에는 기준 전압이 유기되어 센스 증폭기(S/A)는 두 비트 선의 전압을 비교하고 증폭하여 메모리 셀에 저장된 정보를 읽어 낸다.
그런데, 워드 선이 선택될 때 마다 기준 셀의 워드 선(RWL0, WRL1)이 선택되어 지므로 선택되지 않은 센스 증폭기(S/A)에 연결되어 있는 기준 셀은 불필요하게 읽어지게 된다. 따라서, 강유전체 박막을 이용하는 저장 캐패시터(Cs)는 두 전극에 양과 음의 전압이 교대로 인가될 때 마다 피로(fatigue)가 누적된다. 그 결과, 도1에 도시한 이력 곡선에 왜곡이 발생되어, 전극의 수명이 저하된다. 일반적으로, 강유전 박막은 1012-1015사이클(cycle)정도의 수명을 갖는다.
이와 같이, 종래의 메모리 배열 구조에서는, 읽기/쓰기 동작 시 어떤 저장 셀(Cs)이 선택 될 때마다 모든 기준 셀(Cr)이 선택되기 때문에 기준 셀은 저장 셀보다 많은 전압 사이클을 경험하게 되고 피로가 누적되어서 전체 메모리의 수명이 제약되는 문제점이 있다.
본 발명은 이러한 기술적 배경하에서 안출된 것으로서, 읽기/쓰기 동작 시에 선택되지 않은 센스 증폭기(S/A)에 연결되어 있는 기준 셀의 워드 선을 선택하지 않도록 메모리 배열을 구성함으로써, 기준 셀에 인가되는 사이클의 횟수를 줄여 메모리의 동작 수명을 향상시킬 수 있는 비휘발성 강유전체 메모리를 제공하는데 그 목적이 있다.
도 1은 종래의 강유전체 박막의 이력 곡선(hysteresis curve),
도 2는 종래 기술에 의한 2T2C 강유전체 메모리 셀의 회로도,
도 3은 종래의 다른 기술에 의한 1T1C 강유전체 메모리 셀의 회로도,
도 4는 도 3의 메모리 어레이의 배열 구조를 도시한 회로도,
도 5는 본 발명의 일 실시예에 의한 강유전체 메모리 어레이의 회로도,
도 6은 본 발명의 다른 실시예에 의한 강유전체 메모리 어레이의 회로도,
도 7은 도 5에서의 해당 기준 셀의 선택 신호의 사용 예를 도시한 개략도,
도 8은 도 5에서의 해당 기준 셀의 선택 신호 사용의 다른 예를 도시한 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
Cs : 강유전체 캐패시터(ferroelectric capacitor)
Cr : 기준 셀의 강유전체 캐패시터(ferroelectric capacitor of reference cell)
WL : 워드 선(Word Line) BL : 비트 선(Bit Line)
/BL : 상보 비트선(complementary bit line)
CP : 플레이트 선(Plate line) S/A : 센스 증폭기(sense amplifier)
RWL : 기준 셀 워드 선(reference cell word line)
CS0 : 0 번째 기준셀의 선택 신호(select signal for 0th reference cell)
MA : 논리 AND 동작의 트랜지스터
MB : 기준 셀의 선택 트랜지스터
상기 목적을 달성하기 위한 본 발명의 일 실시예에 의하면,
서로 상보성을 가지는 다수의 제 1 비트선과 다수의 제 2 비트선이 순차적으로 배열된 비트선, 상기 비트선에 수직으로 교차되어 있는 복수의 워드선, 상기 워드선과 비트선에 연결된 선택 트랜지스터와 상기 선택 트랜지스터와 플레이트 선에 연결된 강유전체 저장 캐피시터로 이루어진 복수의 저장 셀을 포함하여 이루어진 비휘발성 강유전체 메모리에 있어서,
상기 복수의 워드선은 기준 셀 워드선을 포함하고,
상기 제 1 비트선에 소오스가 연결된 선택 트랜지스터와, 상기 선택 트랜지스터의 게이트에 출력단이 연결되고 상기 기준 셀 워드선에 하나의 입력단이 연결되며 다른 입력단이 해당 기준 셀의 선택 신호에 연결된 AND 논리 게이트로 이루어져 상기 복수의 저장 셀과 함께 매트릭스 형상으로 배열된 복수의 기준 셀, 및
상기 복수의 비트선 중에 하나의 제 1 비트선과 하나의 제 2 비트선에 연결된 복수의 센스 앰프를 포함하며, 상기 복수의 기준 셀은 읽기/쓰기 동작을 위해 복수의 저장 셀 중에 소수의 저장 셀이 선택되면, 선택된 저장 셀의 제 1 및 제 2 비트선을 공유하는 기준 셀만이 상기 AND 논리 게이트에 의해 구동되는 것을 특징으로 한다.
바람직하게, 상기 해당 기준 셀의 선택 신호로서, 열 디코더(column decoder)의 센스 앰프 선택신호를 그대로 사용할 수 있으며, 또한 열 어드레스(column address)로부터 직접 디코딩된 선택신호를 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 의하면,
서로 상보성을 가지는 복수의 제 1 비트선과 복수제 2 비트선이 순차적으로 배열된 비트선, 상기 비트선에 수직으로 교차되어 있는 복수의 워드선, 상기 워드선과 비트선에 연결된 선택 트랜지스터와 상기 선택 트랜지스터와 플레이트 선에 연결된 강유전체 저장 캐피시터로 이루어진 복수의 저장 셀을 포함하여 이루어진 비휘발성 강유전체 메모리에 있어서,
상기 복수의 워드선은 기준 셀 워드선을 포함하고,
상기 제 1 비트선에 소오스가 연결된 선택 트랜지스터와, 상기 선택 트랜지스터의 게이트에 드레인이 연결되고, 해당 기준 셀워드선에 게이트가 연결되며 해당 기준 셀의 선택 신호에 소오스가 연결된 1개의 MOS트랜지스터로 이루어져 상기 복수의 저장 셀과 함께 매트릭스 형상으로 배열된 복수의 기준 셀; 및
하나의 제1 비트선과 하나의 제 2 비트선에 연결된 복수의 센스 앰프를 포함하며, 상기 복수의 기준 셀은 읽기/쓰기 동작을 위해 복수의 저장 셀 중에 소수의 저장 셀이 선택되면, 선택된 저장 셀의 제 1 및 제 2 비트선을 공유하는 기준 셀만이 상기 MOS 트랜지스터에 의해 구동되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 일 실시예에 의한 강유전체 메모리 어레이의 회로도이다. 도 5를 참조하면, 선택된 센스 앰프(S/A0)에 해당하는 기준 셀에 선택 신호 (Cs0 에서 Csm 신호)가 기준 셀의 워드 선(RWL0)과 AND 논리 게이트(AND)에 입력되어 해당 센스 앰프와 기준 셀의 워드 선이 모두 선택되었을 때에만 기준 셀의 MOS 트랜지스터(MB)가 켜지게 된다. 기준 셀의 선택 신호는 열 선택 어드레스(Column address)로부터 디코딩(decoding)되는 센스 앰프의 선택 신호를 사용할 수 있다. 센스 앰프(S/A) 선택 신호로 기준 셀 선택 신호를 사용하는 경우에는, 지연 시간이 증가 할 수 있으므로 기준 셀 선택 신호를 열 선택 어드레스로부터 직접 발생시킬 수도 있다.
다음은 본 발명의 동작을 도 5를 참조하여 설명한다. 첫 번째 워드 선(WL0)부터 n번째 워드 선(WLn) 중에서 1개가 선택될 때 기준 셀의 워드선 RWL0 또는 RWL1이 선택된다. 홀수번째 워드 선(WL0, WL2, WLn-1)이 선택되면 저장 셀(Cs)의 정보가 /BL 선에 전압으로 유기되고 기준 셀의 워드 선 RWL1이 선택되며, S/A 선택 신호가 이네이블(enable) 된 경우의 기준 셀만 '온(on)' 되어 해당 BL에는 기준 전압(reference voltage)이 유기된다.
상기 센스 증폭기(S/A)는 두 비트 선의 전압을 비교하고 증폭하여 메모리 셀에 저장된 정보가 "0" 또는 "1" 인가를 판별한다. 짝수번째 워드선 (WL1, WL3, WLn)이 선택되면 저장 셀의 정보가 BL 선에 전압으로 유기되고 RWL0이 선택되어 S/A 선택 신호가 enable 된 경우의 기준 셀만 on 되어 /BL에는 기준 전압이 유기되어 S/A는 두 비트 선의 전압을 비교하고 증폭하여 메모리 셀에 저장된 정보를 읽어 낸다.
전술한 바와 같이, 본 발명의 배열에서는 AND 논리에 의하여 기준 셀의 워드 선과 센스 앰프의 선택 신호가 모두 선택되는 경우에만, 기준 셀의 MOS 트랜지스터(MB)의 게이트에 on 전압이 인가되어 기준 셀의 선택 트랜지스터가 구동되고, 선택 되지 않은 기준 셀에는 전압이 인가되지 않도록 한다. 이와 같이, 본 발명에서는 원하는 번지의 저장 셀에 접근할 때, 불필요하게 기준 셀이 선택되어 전압이 인가되는 경우를 없앰으로서 기준 셀에 인가되는 사이클을 감소시킨다. 따라서, 기준 셀 캐패시터 강유전체 박막의 두 전극에 양과 음의 전압이 교대로 인가될 때 마다 피로(fatigue) 누적이 감소되어 메모리의 수명이 증가 된다.
도 6은 본 발명의 다른 실시예에 의한 메모리 어레이의 회로도를 도시한 것으로서, 본 실시예에서는 도 5의 AND 논리 게이트(AND) 대신에 1개의 MOS 트랜지스터(MA)를 사용하는 것이다. 기준 셀의 선택 트랜지스터(MA)의 게이트에는 기준셀 워드 선(RWL0, RWL1)이 인가되고, 이의 드레인 전극에는 선택 신호 (Cs0 부터 Csm)가 인가되어서 두 전압이 모두 인가되어야 MOS 트랜지스터(MB)가 켜지므로 논리 AND 게이트로 동작된다.
이와 같이, 본 실시예에서는 논리 AND 게이트 구현을 위하여 MOS 트랜지스터 1개를 사용하므로, 본 발명을 메모리 배열을 이용하는데, 면적의 증가를 최소화 할 수 있다.
도 7 및 도 8은 본 발명의 강유전체 메모리 소자에서, 해당 기준 셀의 선택 신호의 사용 예를 도시한 개략도이다.
기준 셀의 선택 신호(CS0)는 도 7에 도시한 바와 같이, 열 선택 어드레스(Column address)로부터 디코딩(decoding)되는 센스 앰프의 선택 신호를 사용할 수 있다. 그러나, 상기한 센스 앰프(S/A) 선택 신호로 기준 셀 선택 신호를 사용하는 경우에는, 지연 시간이 증가 할 수 있다.
따라서, 도 8에 도시한 바와 같이, 기준 셀 선택 신호를 별도의 선택신호 발생회로를 부가하여, 열 선택 어드레스로부터 직접 발생 시킬 수 있다.
본 발명의 기본 사상의 범위 내에서 기준 셀의 선택신호 발생 방식은 본 분야에서 통상의 지식을 가진 자에 의하여 여러 가지의 등가적인 방식으로 구현 될수 있으나 이는 모두 본 발명의 범주에 속한다.
이상 설명한 바와 같이 본 발명에 의하면, 메모리 셀의 쓰기/읽기 (Write/Read) 동작 시에 선택되는 센스 앰프(Sense Amplifier)의 센스 동작에 필요한 기준 셀만을 구동시킴으로써, 기준 셀의 피로를 감소시키고 메모리의 동작 수명을 증가시킬 수 있다. 즉, 본 발명은 선택된 센스 앰프에 연결된 해당 기준 셀의 선택 트랜지스터가 on되어 기준 셀의 정보가 읽어 지므로 기준 셀에 인가되는 전압의 사이클 횟수가 감소되므로 메모리의 전체 수명이 증가하게 된다.
이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (6)

  1. 서로 상보성을 가지는 다수의 제 1 비트선과 다수의 제2 비트선이 순차적으로 배열된 비트선, 상기 비트선에 수직으로 교차되어 있는 복수의 워드선, 상기 워드 선과 비트선에 연결된 선택 트랜지스터와 상기 선택 트랜지스터와 플레이트 선에 연결된 강유전체 저장 커패시터로 이루어진 복수의 저장 셀을 포함하여 이루어진 비휘발성 강유전체 메모리에 있어서,
    상기 복수의 워드선은 기준 셀 워드선을 포함하고,
    상기 제 1 비트선에 소오스가 연결된 선택 트랜지스터와, 상기 선택 트랜지스터의 게이트에 출력단이 연결되고 상기 기준 셀 워드선에 하나의 입력단이 연결되며 다른 입력단이 해당 기준 셀의 선택 신호에 연결된 AND 논리 게이트로 이루어져 상기 복수의 저장 셀과 함께 매트릭스 형상으로 배열된 복수의 기준 셀, 및
    상기 복수의 비트선 중에 하나의 제 1 비트선과 하나의 제 2 비트선에 연결된 복수의 센스 엠프를 포함하며, 상기 복수의 기준 셀은 읽기/쓰기 동작을 위해 복수의 저장 셀 중에 소수의 저장 셀이 선택되면, 선택된 저장 셀의 제 1 및 제2 비트선을 공유하는 기준 셀만이 상기 AND 논리 게이트에 의해 구동되는 것을 특징으로 하는 비휘발성 강유전체 메모리.
  2. 제 1 항에 있어서,
    상기 해당 기준 셀의 선택 신호로서, 열 디코더(column decoder)의 센스 앰프 선택신호를 사용하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
  3. 제 1 항에 있어서,
    상기 해당 기준 셀의 선택 신호로서, 열 어드레스(column address)로부터 직접 디코딩된 선택신호를 사용하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
  4. 서로 상보성을 가지는 다수의 제 1 비트선과 다수의 제2 비트선이 순차적으로 배열된 비트선, 상기 비트선에 수직으로 교차되어 있는 복수의 워드선, 상기 워드 선과 비트선에 연결된 선택 트랜지스터와 상기 선택 트랜지스터와 플레이트 선에 연결된 강유전체 저장 커패시터로 이루어진 복수의 저장 셀을 포함하여 이루어진 비휘발성 강유전체 메모리에 있어서,
    상기 복수의 워드선은 기준 셀 워드선을 포함하고,
    상기 제 1 비트선에 소오스가 연결된 선택 트랜지스터와, 상기 선택 트랜지스터의 게이트에 드레인이 연결되고, 해당 기준 셀 워드선에 게이트가 연결되며 해당 기준 셀의 선택 신호에 소오스가 연결된 1개의 MOS 트랜지스터로 이루어져 상기 복수의 저장 셀과 함께 매트릭스 형상으로 배열된 복수의 기준 셀; 및
    하나의 제1 비트선과 하나의 제2 비트선에 연결된 복수의 센스 엠프를 포함하며, 상기 복수의 기준 셀은 읽기/쓰기 동작을 위해 복수의 저장 셀 중에 소수의 저장 셀이 선택되면, 선택된 저장 셀의 제1 및 제2 비트선을 공유하는 기준 셀만이 상기 MOS 트랜지스터에 의해 구동되는 것을 특징으로 하는 비휘발성 강유전체 메모리.
  5. 제 4 항에 있어서,
    상기 해당 기준 셀의 선택 신호로서, 열 디코더(column decoder)의 센스 앰프 선택신호를 사용하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
  6. 제 4 항에 있어서,
    상기 해당 기준 셀의 선택 신호로서, 열 어드레스(column address)로부터 직접 코딩된 선택신호를 사용하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
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