JPH09147577A - 強誘電体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】動作マージンが得られ安定動作が可能な強誘電
体記憶装置を実現する。 【解決手段】折り返しビット線構造を有する第１、第２
のビット線(BL)N 、(BL)N ' が第１、第２のワード線(W
L)M 、ワード線(WL)M'と交差する位置に配置された1TR-
1CAP型の第１、第２のメモリセル(M)M,N、(M)M,N' と、
第１のビット線毎に対応して設けられた第１のセンスア
ンプ(SA)N と、第２のビット線毎に対応して設けられた
第２のセンスアンプ(SA)N ' とを有し、セル(M)M,Nが選
択されデータの読み出しを行う場合にはビット線(BL)N
' をシールド電圧VSに設定した状態でデータをビット
線(BL)N に読み出しセンスアンプ(SA)N で基準電位VRと
比較してデータの判定を行い、セル(M)M,N' が選択され
データの読み出しを行う場合にはビット線(BL)N をシー
ルド電圧VSに設定した状態でデータをビット線(BL)N '
に読み出しセンスアンプ(SA)N ' で基準電位VRと比較し
てデータの判定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルが１個
の強誘電体キャパシタと１個の選択トランジスタにより
構成される強誘電体記憶装置、いわゆる１ＴＲ−１ＣＡ
Ｐ型セルを有する強誘電体記憶装置のデータ読み出し時
の動作安定化に関するものである。

【０００２】

【従来の技術】ペロブスカイト構造をなす酸化物強誘電
体材料（たとえばＰｂＺｒＴｉＯ₃ 等）、またはＢｉ系
層状ペロブスカイト構造をなす酸化物強誘電体材料（た
とえばＢｉＳｒ₂ Ｔａ₂ Ｏ₉ 等）を、キャパシタ絶縁膜
として強誘電体キャパシタを構成し、当該強誘電体キャ
パシタの分極方向によって、データを記憶する強誘電体
記憶装置が知られている。

【０００３】以下、強誘電体キャパシタのヒステリシス
特性について図９に関連付けて説明する。図９におい
て、（ａ）がヒステリシス特性、（ｂ）および（ｃ）が
互いに逆相の第１のデータ（以下データ１）、および第
２のデータ（以下データ０）が書き込まれたキャパシタ
の状態をそれぞれ示している。

【０００４】強誘電体記憶装置は、図９に示すヒステリ
シス特性において、強誘電体キャパシタにプラス側の電
圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷が残った
状態（図中Ａ）をデータ１（第１のデータ）、マイナス
側の電圧を印加（図中Ｄ）して−Ｑｒの残留分極電荷が
残った状態（図中Ｂ）をデータ０（第２のデータ）とし
て、不揮発性のメモリとして利用する。

【０００５】ところで、上述した強誘電体キャパシタ
を、不揮発性の強誘電体記憶装置として利用するものと
して、１個の選択トランジスタと１個の強誘電体キャパ
シタから１メモリセルを構成する方法（以下１ＴＲ−１
ＣＡＰ型セル）が知られている。

【０００６】図１０は、１ＴＲ−１ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。

【０００７】図１０のメモリアレイは、いわゆる、折り
返しビット線構造を有するメモリアレイであって、図
中、（Ｍ）Ｍ，Ｎ−１、（Ｍ）Ｍ，Ｎ、（Ｍ）Ｍ，Ｎ＋
１は、Ｍ番目のワード線とそれぞれ（Ｎ−１）番目、Ｎ
番目、（Ｎ＋１）番目のビット線の各格子位置に位置さ
れたメモリセルであり、（Ｍ）Ｍ，Ｎ−１’、（Ｍ）
Ｍ，Ｎ’、（Ｍ）Ｍ，Ｎ＋１’は、その折り返し方向に
あるビット線と対応するワード線の各格子位置に配置さ
れたメモリセルである。また、（ＲＭ）Ｎ−１、（Ｒ
Ｍ）Ｎ、（ＲＭ）Ｎ＋１は、それぞれ（Ｎ−１）番目、
Ｎ番目、（Ｎ＋１）番目のビット線に設けられた比較セ
ルであり、（ＲＭ）Ｎ−１’、（ＲＭ）Ｎ’、（ＲＭ）
Ｎ＋１’は、その折り返し方向にあるビット線に設けら
れた比較セルである。

【０００８】メモリセル（Ｍ）Ｍ，Ｎは、選択トランジ
スタ（Ｔ）Ｍ，Ｎ、および強誘電体キャパシタ（Ｃ）
Ｍ，Ｎにより構成されている。メモリセル（Ｍ）Ｍ，
Ｎ’は、選択トランジスタ（Ｔ）Ｍ，Ｎ’、および強誘
電体キャパシタ（Ｃ）Ｍ，Ｎ’により構成されている。
またメモリセル（Ｍ）Ｍ，Ｎ−１、（Ｍ）Ｍ，Ｎ＋１、
および（Ｍ）Ｍ，Ｎ−１’、（Ｍ）Ｍ，Ｎ＋１’も、そ
れぞれ１個の選択トランジスタおよび１個の強誘電体キ
ャパシタにより構成されているが、図中においては便宜
上、これらの素子は図示されていない。

【０００９】（ＢＬ）Ｎ−１’、（ＢＬ）Ｎ、（ＢＬ）
Ｎ’、（ＢＬ）Ｎ＋１は、それぞれ（Ｎ−１）番目、Ｎ
番目、（Ｎ＋１）番目のビット線またはその折り返し方
向に隣接したビット線である。（ＷＬ）ＭはＭ番目のワ
ード線、（ＷＬ）Ｍ’はその折り返し方向にあるビット
線に対応して設けられたワード線、（ＰＬ）Ｍはその共
通のプレート電極である。ＲＷＬは比較セルを選択する
ための比較ワード線、ＲＷＬ’はその折り返し方向にあ
るビット線に対応して設けられた比較ワード線、ＲＰＬ
はその共通のプレート電極線である。また、（ＳＡ）Ｎ
−１、（ＳＡ）Ｎ、（ＳＡ）Ｎ＋１は、それぞれ（Ｎ−
１）番目、Ｎ番目、（Ｎ＋１）番目のビット線と隣接し
て対応する折り返しビット線との対毎に設けられたセン
スアンプである。

【００１０】図１０の１ＴＲ−１ＣＡＰ型セルを有する
強誘電体記憶装置おいては、たとえばメモリセル（Ｍ）
Ｍ，Ｎに対するデータ読み出しは、読み出しビット線
（ＢＬ）Ｎの折り返し方向に隣接した比較ビット線（Ｂ
Ｌ）Ｎ’に接続された比較セル（ＲＭ）Ｎ’との比較に
より行われ、メモリセル（Ｍ）Ｍ，Ｎ’のデータ読み出
しは、読み出しビット線（ＢＬ）Ｎ’の折り返し方向に
隣接した比較ビット線（ＢＬ）Ｎに接続された比較セル
（ＲＭ）Ｎとの比較により行われる。また比較セル（Ｒ
Ｍ）Ｎ、（ＲＭ）Ｎ’においては、それぞれ図９（ａ）
のヒステリシス特性において、＋Ｑｒまたは−Ｑｒの残
留分極電荷が読み出される場合の中間状態になるよう
に、たとえばキャパシタ面積またはバイアス電圧等を調
節して、最適設計される。したがって、１ＴＲ−１ＣＡ
Ｐ型セルにおいては、読み出しセルによる読み出しビッ
ト線と比較セルによる比較ビット線の間の電位差が、セ
ンスアンプＳＡにより増幅されて、データの判定がなさ
れる。

【００１１】

【発明が解決しようとする課題】とろこで、上述した１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置おいて
は、データ読み出し時に各ビット線は、隣接するビット
線対相互間のカップリングノイズを受けるため、読み出
し時の動作マージンが充分確保できず、安定動作ができ
ないという問題がある。

【００１２】たとえば図１０において、メモレイセル
（Ｍ）Ｍ，Ｎのデータを読み出す場合には、隣接のメモ
リセル（Ｍ）Ｍ，Ｎ−１、（Ｍ）Ｍ，Ｎ＋１のデータも
同時に読み出される。したがって、読み出しビット線
（ＢＬ）Ｎは、隣接するメモリセルのビット線（ＢＬ）
Ｎ−１’、および折り返し方向に隣接した比較ビット線
（ＢＬ）Ｎ’の両方のカップリングノイズを受ける。ま
た、比較ビット線（ＢＬ）Ｎ’は、隣接するメモリセル
のビット線（ＢＬ）Ｎ＋１、および対となる隣接した読
み出しビット線（ＢＬ）Ｎの両方のカップリングノイズ
を受ける。

【００１３】各ビット線間のカップリング比をａとすれ
ば、各ビット線は最大限次式（１）で表されるビット線
間カップリングノイズＶｐを受ける。

【数１】 ＶＰ＝ａ＊ＶＣＣ＋ａ＊ＶＭＤ …（１） ここで、ＶＣＣは電源電圧、ＶＭＤはノイズを受けない
理想的な場合において利用できる読み出しビット線と比
較ビット線との電位差である。（１）式において、第１
項は隣接するメモリセルのビット線からのカップリング
ノイズであり、第２項は対となる他方の読み出しビット
線または比較ビット線からのカップリングノイズであ
る。

【００１４】通常ａ≒０．１、ＶＣＣ＝３．３Ｖ、ＶＭ
Ｄ≒０．６Ｖ程度であるため、上記（１）式よりＶＰ≒
０．３９Ｖとなり、これは理想的な場合において利用で
きる読み出しビット線電位差ＶＭＤ≒０．６Ｖを半分以
下に減少させてしまうため、読み出し動作マージンの大
幅減少となる。また、各ビット線間のカップリング比ａ
は、メモリセルの微細化とともに増大する傾向になるた
め、上述したビット線間相互カップリングノイズは、今
後ますます深刻な問題になることが予想されている。

【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、１ＴＲ−１ＣＡＰ型セルを有す
る強誘電体記憶装置において、データ読み出し時にビッ
ト線間相互のカップリングノイズを受けることがなく、
読み出し時の動作マージンが充分確保でき、安定動作が
可能な強誘電体記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、互いに折り返しビッ
ト線構造を有し列状の交互隣接配線された第１のビット
線および第２のビット線と、前記折り返しビット線構造
に対応して行状に配線された第１のワード線および第２
のワード線と、１個の強誘電体キャパシタと１個の選択
トランジスタより構成され、前記第１のビット線と第１
のワード線が交差する格子位置に配置された第１のメモ
リセルと、１個の強誘電体キャパシタと１個の選択トラ
ンジスタより構成され、前記第２のビット線と第２のワ
ード線が交差する格子位置に配置された第２のメモリセ
ルと、前記第１のビット線毎に対応して設けられた第１
のセンスアンプと、前記第２のビット線毎に対応して設
けられた第２のセンスアンプとを有し、前記第１のメモ
リセルが選択されてデータの読み出しが行われる場合に
は、前記第２のビット線が一定のシールド電圧に設定さ
れた状態で、前記第１のメモリセルのデータ内容が前記
第１のビット線に読み出され、前記第１のセンスアンプ
で前記第１のビット線電位と比較基準電位との比較結果
によりデータの判定が行われ、前記第２のメモリセルが
選択されてデータの読み出しが行われる場合には、前記
第１のビット線が一定のシールド電圧に設定された状態
で、前記第２のメモリセルのデータ内容が前記第２のビ
ット線に読み出され、前記第２のセンスアンプで前記第
２のビット線電位と比較基準電位との比較結果によりデ
ータの判定が行われる。

【００１７】また、前記強誘電体記憶装置においては、
前記第１のメモリセルが選択されてデータの読み出しが
行われる場合には、前記第２のセンスアンプが非活性化
され、前記第２のメモリセルが選択されてデータの読み
出しが行われる場合には、前記第１のセンスアンプが非
活性化される。

【００１８】また、本発明の強誘電体記憶装置は、互い
に折り返しビット線構造を有し列状に交互隣接配線され
た第１ａのビット線および第２ａのビット線と、前記折
り返しビット線構造に対応して行状に配線された第１ａ
のワード線および第２ａのワード線と、１個の強誘電体
キャパシタと１個の選択トランジスタより構成され、前
記第１ａのビット線と第１ａのワード線が交差する格子
位置に配置された第１ａのメモリセルと、１個の強誘電
体キャパシタと１個の選択トランジスタより構成され、
前記第２ａのビット線と第２ａのワード線が交差する格
子位置に配置された第２ａのメモリーセルと、前記第１
ａのビット線毎に設けられた第１ａの比較セルと、前記
第２ａのビット線毎に設けられた第２ａの比較セルとを
備えた第１のメモリアレイと、互いに折り返しビット線
構造を有し列状に交互隣接配線された第１ｂのビット線
および第２ｂのビット線と、前記折り返しビット線構造
に対応して行状に配線された第１ｂのワード線および第
２ｂのワード線と、１個の強誘電体キャパシタと１個の
選択トランジスタより構成され、前記第１ｂのビット線
と第１ｂのワード線が交差する格子位置に配置された第
１ｂのメモリセルと、１個の強誘電体キャパシタと１個
の選択トランジスタより構成され、前記第２ｂのビット
線と第２ｂのワード線が交差する格子位置に配置された
第２ｂのメモリセルと、前記第１ｂのビット線毎に設け
られた第１ｂの比較セルと、前記第２ｂのビット線毎に
設けられた第２ｂの比較セルとを備えた第２のメモリア
レイと、互いに対をなす前記第１のメモリアレイと前記
第２のメモリアレイとに接続され、前記第１ａのビット
線電位と第１ｂのビット線電位との比較読み出しを行う
第１のセンスアンプと、前記２ａのビット線電位と第２
ｂのビット線電位との比較読み出しを行う第２センスア
ンプとを有する。

【００１９】また、前記強誘電体記憶装置においては、
前記第１ａのメモリセルが選択されてデータの読み出し
が行われる場合には、前記第２ａのビット線および第２
ｂのビット線が一定のシールド電圧に設定された状態
で、前記第１ａのメモリセルのデータ内容が前記第１ａ
のビット線に、前記第１ｂの比較セルのデータが前記第
１ｂのビット線に読み出され、前記第１のセンスアンプ
で前記第１ａのビット線電位と第１ｂのビット線電位の
比較の結果、読み出しデータが判定され、前記第２ａの
メモリセルが選択されてデータの読み出しが行われる場
合には、前記第１ａのビット線および第２ｂのビット線
が一定のシールド電圧に設定された状態で、前記第２ａ
のメモリセルのデータ内容が前記第２ａのビット線に、
前記第２ｂの比較セルのデータが前記第２ｂのビット線
に読み出され、前記第２のセンスアンプで前記第２ａの
ビット線電位と第２ｂのビット線電位の比較の結果、読
み出しデータが判定され、前記第１ｂのメモリセルが選
択されてデータの読み出しが行われる場合には、前記第
２ｂのビット線および第２ｂのビット線が一定のシール
ド電圧に設定された状態で、前記第１ｂのメモリセルの
データ内容が前記第１ｂのビット線に、前記第１ａの比
較セルのデータが前記第１ａのビット線に読み出され、
前記第１のセンスアンプで前記第１ａのビット線電位と
第１ｂのビット線電位の比較の結果、読み出しデータが
判定され、前記第２ｂのメモリセルが選択されてデータ
の読み出しが行われる場合には、前記第１ａのビット線
および第１ｂのビット線が一定のシールド電圧に設定さ
れた状態で、前記第２ｂのメモリセルのデータ内容が前
記第２ｂのビット線に、前記第２ａの比較セルのデータ
が前記第２ａのビット線に読み出され、前記第２のセン
スアンプで前記第２ａのビット線電位と第２ｂのビット
線電位の比較の結果、読み出しデータが判定される。

【００２０】また、前記強誘電体記憶装置において、前
記第１ａのメモリセルまたは第１ｂのメモリセルが選択
されてデータの読み出しが行われる場合には、前記第２
のセンスアンプが非活性化され、前記第２ａのメモリセ
ルまたは第２ｂのメモリセルが選択されてデータの読み
出しが行われる場合には、前記第１のセンスアンプが非
活性化される。

【００２１】本発明の第１の発明における強誘電体記憶
装置によれば、折り返しビット線構造を有するいわゆる
１ＴＲ−１ＣＡＰ型セルメモリアレイにおいて、それぞ
れビット線が、交互に隣接配置されるように配線された
折り返しビット線に隣接される。さらに、メモリセルの
データを読み出す場合には、読み出しビット線の折り返
し方向にあるビット線が一定のシールド電圧に設定され
る。このため、ビット線間相互のカップリングノイズが
完全に回避される。

【００２２】また、選択するメモリセルに応じて、折り
返しビット線構造に対応した一対のセンスアンプのどち
らか一方が非活性化されるため、動作時の省電力化に好
適である。

【００２３】また、本発明の強誘電体記憶装置によれ
ば、折り返しビット線構造を有する１ＴＲ−１ＣＡＰ型
セルの第１のメモリアレイおよび第２のメモリアレイに
おいて、それぞれビット線が、交互に隣接配置されるよ
うに配線された折り返しビット線に隣接される。さら
に、メモリセルのデータを読み出す場合には、選択メモ
リアレイにおける読み出しビット線の折り返し方向にあ
るビット線、および非選択メモリアレイにおける比較ビ
ット線の折り返し方向にあるビット線が一定のシールド
電圧に設定される。このため、ビット線間相互のカップ
リングノイズが完全に回避される。

【００２４】また、選択するメモリセルに応じて、折り
返しビット線構造に対応した一対のセンスアンプのどち
らか一方が非活性化されるため、動作時の省電力化に好
適である。

【００２５】

【発明の実施の形態】図１は、本発明に係る強誘電体記
憶装置の第１の実施形態を示すメモリアレイ図である。

【００２６】図１のメモリアレイは、いわゆる、折り返
しビット線構造を有するメモリアレイである。図中、
（Ｍ）Ｍ，Ｎ−１、（Ｍ）Ｍ，Ｎ、（Ｍ）Ｍ，Ｎ＋１
は、Ｍ番目のワード線とそれぞれ（Ｎ−１）番目、Ｎ番
目、（Ｎ＋１）番目のビット線対の各格子位置に配置さ
れた第１のメモリセルであり、（Ｍ）Ｍ，Ｎ−１’、
（Ｍ）Ｍ，Ｎ’、（Ｍ）Ｍ，Ｎ＋１’は、その折り返し
方向にあるビット線と対応するワード線の各格子位置に
配置された第２のメモリセルである。

【００２７】第１のメモリセル（Ｍ）Ｍ，Ｎは、選択ト
ランジスタ（Ｔ）Ｍ，Ｎ、および強誘電体キャパシタ
（Ｃ）Ｍ，Ｎにより構成されている。第２のメモリセル
（Ｍ）Ｍ，Ｎ’は、選択トランジスタ（Ｔ）Ｍ，Ｎ’、
および強誘電体キャパシタ（Ｃ）Ｍ，Ｎ’により構成さ
れている。また、第１のメモリセル（Ｍ）Ｍ，Ｎ−１、
（Ｍ）Ｍ，Ｎ＋1 、および第２のメモリセル（Ｍ）Ｍ，
Ｎ−１’、（Ｍ）Ｍ，Ｎ＋１’も、それぞれ１個の選択
トランジスタおよび１個の強誘電体キャパシタにより構
成されるが、図中においては便宜上、これらの素子は図
示されていない。

【００２８】（ＢＬ）Ｎ、（ＢＬ）Ｎ＋１は、それぞれ
Ｎ番目、（Ｎ＋１）番目の第１のビット線であり、（Ｂ
Ｌ）Ｎ−１’、（ＢＬ）Ｎ’は、それぞれ（Ｎ−１）番
目、Ｎ番目の折り返し方向に隣接した第２のビット線で
ある。（ＷＬ）ＭはＭ番目の第１のワード線、（ＷＬ）
Ｍ’はその折り返し方向にあるビット線に対応して設け
られた第２のワード線、（ＰＬ）Ｍはその共通のプレー
ト電極線である。

【００２９】（ＳＡ）Ｎ、（ＳＡ）Ｎ＋１は、それぞれ
Ｎ番目、（Ｎ＋１）番目の第１のビット線に対応して設
けられた第１のセンスアンプであり、センスイネーブル
信号φＳＥにより活性化される。（ＳＡ）Ｎ−１’、
（ＳＡｂ）Ｎ’は、それぞれ（Ｎ−１）番目、Ｎ番目の
第２のビット線に対応して設けられる第２のセンスアン
プであり、センスイネーブル信号φＳＥ’により活性化
される。

【００３０】（Ｔ１）Ｎ、（Ｔ１）Ｎ＋１は、それぞれ
Ｎ番目、（Ｎ＋１）番目の第１のビット線（ＢＬ）Ｎ、
（ＢＬ）Ｎ＋１に対応して設けられた転送ゲートであっ
て、制御信号φ１により、それぞれのビット線（ＢＬ）
Ｎ、（ＢＬ）Ｎ＋１をプリチャージ電圧またはシールド
電圧ＶＳに設定する。（Ｔ１）Ｎ−１’、（Ｔ１）Ｎ’
は、それぞれ（Ｎ−１）番目の第２のビット線（ＢＬ）
Ｎ−１’、（ＢＬ）Ｎ’に対応して設けられた転送ゲー
トであって、制御信号φ１’により、それぞれのビット
線（ＢＬ）Ｎ−１’、（ＢＬ）Ｎ’をプリチャージ電圧
またはシールド電圧ＶＳに設定する。（Ｔ３）Ｎ−
１’、（Ｔ３）Ｎ、（Ｔ３）Ｎ’、（Ｔ３）Ｎ＋１は、
それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第
１のセンスアンプ（ＳＡ）Ｎ、（ＳＡ）Ｎ＋１または第
２のセンスアンプ（ＳＡ）Ｎ−１’、（ＳＡｂ）Ｎ’に
対応して設けられた転送ゲートであって、制御信号φ３
により、それぞれのセンスアンプの一方のノード（Ｖ
Ｒ）Ｎ−１’、（ＶＲ）Ｎ、（ＶＲ）Ｎ’、（ＶＲ）Ｎ
＋１を、比較基準電圧ＶＲに設定する。

【００３１】図２は、図１のメモリアレイにおいて、第
１のメモリセルＭ、または第２のメモリセルＭ’の読み
出しを行う場合に、第１のビット線ＢＬ、第２のビット
線ＢＬ’がどのように設定されるか、および第１のセン
スアンプＳＡ、第２のセンスアンプＳＡ’のどちらかが
選択されるかを示す図である。なお、図２においては、
便宜上、ビット線番号およびワード線番号は省略して示
してある。

【００３２】図２に示すように、第１のメモリセルＭＡ
の読み出しを行う場合には、第１のビット線ＢＬに第１
のメモリセルＭＡのデータが読み出され、第２のビット
線ＢＬ’はシールド電圧に設定され、第１のセンスアン
プＳＡは活性化され、第２のセンスアンプＳＡ’は非活
性化される。その結果、隣接するシールドビット線Ｂ
Ｌ’にシールドされた状態で、メモリセルＭＡのデータ
が読み出しビット線ＢＬに読み出され、センスアンプＳ
Ａで比較基準電圧ＶＲとの比較の結果、データの判定が
行われる。

【００３３】また、第２のメモリセルＭＡ’の読み出し
を行う場合には、第２のビット線ＢＬ’に第２のメモリ
セルＭＡ’のデータが読み出され、第１のビット線ＢＬ
はシールド電圧に設定され、第１のセンスアンプＳＡは
非活性化され、第２のセンスアンプＳＡ’は活性化され
る。その結果、隣接するシールドビット線ＢＬにシール
ドされた状態で、メモリセルＭＡ’のデータが読み出し
ビット線ＢＬ’に読み出され、センスアンプＳＡ’で比
較基準電圧ＶＲとの比較の結果、データの判定が行われ
る。

【００３４】次に、図１のメモリアレイ図において、メ
モリセルに対するデータ書き込みを行う場合の具体例
を、図３のタイミングチャート図を参照しながら、順に
説明する。

【００３５】図３のタイミングチャートは、Ｍ番目の第
１のワード線（ＷＬ）Ｍ、およびＮ番目の第１のビット
線（ＢＬ）Ｎを選択して、第１のメモリセル（Ｍ）Ｍ，
Ｎに１データまたは０データを書き込み場合のタイミン
グ図である。また、メモリセルに対するデータの書き込
みは、選択する第１のワード線に接続されたすべての第
１のメモリセル一括に行われる。

【００３６】この場合、１データの書き込みは、強誘電
体キャパシタ（Ｃ）Ｍ，Ｎを、選択するプレート電極線
電位よりも選択するビット線電位が高くなる方向に電圧
を印加して、当該強誘電体キャパシタを上記印加電界方
向に分極させることにより行う。また、０データの書き
込みは、強誘電体キャパシタ（Ｃ）Ｍ，Ｎを、選択する
プレート電極線電位よりも選択するビット線電位が低く
なる方向に電圧を印加して、当該強誘電体キャパシタを
上記印加電界方向に分極させることにより行う。

【００３７】まず、時刻ｔ１で、第１のメモリセル
（Ｍ）Ｍ，Ｎが接続された第１のビット線（ＢＬ）Ｎ
を、１データを書き込み場合、電源電圧ＶＣＣ（３．３
Ｖ）に、０データを書き込む場合、接地電圧（０Ｖ）に
設定する。

【００３８】次に、時刻ｔ２で、選択する第１のワード
線（ＷＬ）Ｍを０Ｖから５Ｖに、および選択プレート電
極線（ＰＬ）Ｍを０Ｖから電源電圧ＶＣＣ（３．３Ｖ）
に立ち上げる。その結果、０データを書き込み場合、強
誘電体キャパシタ（Ｃ）Ｍ，Ｎが、図９のヒステリシス
特性においてＤ点の状態に時刻ｔ３までに移動し、第１
のメモリセル（Ｍ）Ｍ，Ｎに対して０データの書き込み
が終了する。

【００３９】次に、時刻ｔ３で、選択プレート電極線
（ＰＬ）Ｍを電源電圧ＶＣＣ（３．３Ｖ）から接地電圧
（０Ｖ）に立ち下げる。その結果、１データを書き込み
場合、強誘電体キャパシタ（Ｃ）Ｍ，Ｎが、図９のヒス
テリシス特性においてＣ点の状態に時刻ｔ４までに移動
し、第１のメモリセル（Ｍ）Ｍ，Ｎに対して１データの
書き込みが終了する。最後に時刻ｔ４で、選択する第１
のワード線（ＷＬ）Ｍを接地電圧（０Ｖ）に立ち下げる
ことにより、書き込み動作が終了する。

【００４０】続いて、図１のメモリアレイ図における、
メモリセルに対するデータの読み出しを行う場合の具体
例を、図４のタイミングチャートを参照しながら順に説
明する。

【００４１】図４のタイミングチャートは、Ｍ番目の第
１のワード線（ＷＬ）Ｍ、およびＮ番目の第１のビット
線（ＢＬ）Ｎを選択して、第１のメモリセル（Ｍ）Ｍ，
Ｎに記録されている１データまたは０データを読み出
し、その後、再書き込みを行う場合のタイミング図であ
る。また、メモリセルに対するデータの読み出しおよび
書き込みは、選択する第１のワード線に接続されたすべ
ての第１のメモリセル一括に行われる。

【００４２】この場合、メモリセルに対するデータの読
み出しは、選択するワード線を立ち上げて、ビット線を
選択するメモリセルに接続し、選択するプレート電極線
電圧を変化させてメモリセルの強誘電体キャパシタの分
極状態を変化させて、当該各強誘電体キャパシタの分極
状態の変化に応じたビット線電位の変化を、センスアン
プで比較基準電圧ＶＲと比較して、データの判定を行
う。また、メモリセルに対するデータの再書き込みは、
図３のデータ書き込み動作の実施形態における場合と同
様である。

【００４３】まず、時刻ｔ１で、制御信号φ１、φ
１’、およびφ３を電源電圧ＶＣＣ（３．３Ｖ）に、立
ち上げることにより、時刻ｔ２までに、第１のビット線
（ＢＬ）Ｎ、および第２のビット線（ＢＬ）Ｎ’を設定
電圧ＶＳ（０Ｖ）に設定するとともに、第１のセンスア
ンプ（ＳＡ）Ｎの一方のノード（ＶＲ）Ｎを比較基準電
圧ＶＲに設定する。

【００４４】次に、時刻ｔ２で、制御信号φ１およびφ
３を０Ｖに立ち下げて第１のビット線（ＢＬ）Ｎ、およ
びノード（ＶＲ）Ｎをフローティング状態に設定する。
この場合において重要なことは、制御信号φ１’はハイ
レベルに保たれたままであることから、選択されない側
の第２のビット線（ＢＬ）Ｎ’は、データ読み出し期間
中、設定電圧ＶＳ（０Ｖ）にシールドされたままである
ことである。

【００４５】その結果、メモリセルのデータ読み出しが
行われる第１のビット線（ＢＬ）Ｎは、交互に折り返し
方向に隣接配線された第２のビット線（ＢＬ）Ｎ’によ
りシルドされ、ビット線相互間のカップリングノイズの
影響を完全に回避できる。

【００４６】次に、時刻ｔ３で、選択する第１のワード
線（ＷＬ）Ｍを５Ｖに、および選択プレート電極線（Ｐ
Ｌ）Ｍを０Ｖから電源電圧ＶＣＣ（３．３Ｖ）に立ち上
げる。その結果、選択する第１のワード線（ＷＬ）Ｍに
接続されたすべてのメモリセルの強誘電体キャパシタ
が、図９のヒステリシス特性において、Ｄ点へ向かう方
向に分極状態が変化する。

【００４７】このため、読み出し前に第１のメモリセル
（Ｍ）Ｍ，Ｎに１データが記録されている場合、つまり
強誘電体キャパシタ（Ｃ）Ｍ，ＮがＡ点の分極状態にあ
った場合には、分極状態が反転し、第１のビット線（Ｂ
Ｌ）Ｎの電位変化は大きい。また、読み出し前に第１の
メモリセル（Ｍ）Ｍ，Ｎに０データが記録されている場
合、つまり強誘電体キャパシタ（Ｃ）Ｍ，ＮがＢ点の分
極状態にあった場合には、分極状態が反転せず、第１の
ビット線（ＢＬ）Ｎの電位変化は小さい。

【００４８】次に、時刻ｔ４で、センスイネーブル信号
φＳＥを電源電圧ＶＣＣ（３．３Ｖ）に立ち上げること
により、第１のセンスアンプ（ＳＡ）Ｎを活性化させ
る。その結果、第１のセンスアンプ（ＳＡ）Ｎは、第１
のビット線（ＢＬ）Ｎの電位と、ノード（ＶＲ）Ｎの電
位との電位差をセンスする。ここで、ノード（ＶＲ）Ｎ
は、適当な比較基準電圧ＶＲ、つまり、１データの読み
出された場合のビット線電位と０データが読み出された
場合のビット線電位の、中間程度の電圧値に設定され
る。

【００４９】その結果、第１のセンスアンプ（ＳＡ）Ｎ
には、第１のメモリセル（Ｍ）Ｍ，Ｎに記録されていた
データが、時刻ｔ５までに、センスラッチされ、１デー
タが記録されていた場合、第１のビット線（ＢＬ）Ｎの
電位は電源電圧ＶＣＣ（３．３Ｖ）に設定され、また、
０データが記録されていた場合、第１のビット線（Ｂ
Ｌ）Ｎの電位は接地電圧（０Ｖ）に設定される。

【００５０】また、時刻ｔ４からは、第１の読み出しメ
モリセル（Ｍ）Ｍ，Ｎに対するデータの再書き込みにも
はいる。

【００５１】まず最初に、第１のメモリセル（Ｍ）Ｍ，
Ｎに０データが記録されていた場合、選択プレート電極
線（ＰＬ）Ｍを接地電圧（０Ｖ）に立ち下げる時刻ｔ５
までに、強誘電体キャパシタ（Ｃ）Ｍ，Ｎが図９のヒス
テリシス特性においてＤ点の状態に移動し、０データの
再書き込みが完了する。

【００５２】次に、時刻ｔ５で、選択プレート電極線
（ＰＬ）Ｍを接地電圧（０Ｖ）に立ち下げる。その結
果、第１のメモリセル（Ｍ）Ｍ，Ｎに１データが記録さ
れていた場合、強誘電体キャパシタ（Ｃ）Ｍ，Ｎが、図
９のヒステリシス特性において、Ｃ点の状態に時刻ｔ６
までに移動し、１データの再書き込みが完了する。最後
に時刻ｔ６で、選択する第１のワード線（ＷＬ）Ｍを接
地電圧（０Ｖ）に立ち下げることにより、すべての動作
が終了する。

【００５３】以上説明したように、本第１の実施形態お
ける強誘電体記憶装置によれば、折り返しビット線構造
を有する１ＴＲ−１ＣＡＰ型セルのメモリアレイにおい
て、それぞれのビット線が、交互に隣接配置されるよう
に配線された折り返しビット線に隣接され、さらに、メ
モリセルのデータを読み出す場合には、読み出しビット
線の折り返し方向にあるビット線が一定のシールド電圧
に設定されるため、ビット線間相互のカップリングノイ
ズを完全に回避できる。また、選択するメモリセルに応
じて、折り返しビット線構造に対応した一対のセンスア
ンプのどちらか一方が非活性化されるため、動作時の省
電力化を実現できる。

【００５４】図５は、本発明に係る強誘電体記憶装置の
第２の実施形態を示すメモリアレイ図である。

【００５５】図５に示す第２の実施形態に係るメモリア
レイは、全体として、それぞれ折り返しビッチ線構造を
有し、互いに対となるように配置された第１（Ａ側）メ
モリアレイＭａ−ＡＲＲＡＹと第２（Ｂ側）メモリアレ
イＭｂ−ＡＲＲＡＹの、２個のメモリアレイにより構成
される。

【００５６】Ａ側メモリアレイＭａ−ＡＲＲＡＹにおい
て、（Ｍａ）Ｍ，Ｎ−１、（Ｍａ）Ｍ，Ｎ、（Ｍａ）
Ｍ，Ｎ＋１は、Ｍ番目の第１ａのワード線とそれぞれ
（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第１ａのビ
ット線の各格子位置に配置された１ＴＲ−１ＣＡＰ型の
第１ａのメモリセルである。また、（Ｍａ）Ｍ，Ｎ−
１’、（Ｍａ）Ｍ，Ｎ’、（Ｍａ）Ｍ，Ｎ＋１’は、Ｍ
番目の第２ａのワード線とそれぞれ（Ｎ−１）番目、Ｎ
番目、（Ｎ＋１）番目の第２ａのビット線の各格子位置
に配置された１ＴＲ−１ＣＡＰ型の第２ａのメモリセル
である。

【００５７】（ＲＭａ）Ｎ−１、（ＲＭａ）Ｎ、（ＲＭ
ａ）Ｎ＋１は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ
＋１）番目の第１ａのビット線毎に設けられた１ＴＲ−
１ＣＡＰ型の第１ａの比較セルである。また、（ＲＭ
ａ）Ｎ−１’、（ＲＭａ）Ｎ’、（ＲＭａ）Ｎ＋１’
は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目
の第２ａのビット線毎に設けられた１ＴＲ−１ＣＡＰ型
の第２ａの比較セルである。

【００５８】（ＷＬａ）Ｍは、Ｍ番目の第１ａのワード
線であり、また（ＷＬａ）Ｍ’は、Ｍ番目の第２ａのワ
ード線であり、（ＰＬａ）Ｍは、その共通のプレート電
極線である。ＲＷＬａは、第１ａの比較ワード線であ
り、またＲＷＬａ’は、第２ａの比較ワード線であり、
ＲＰＬａは、その共通のプレート電極線である。（ＢＬ
ａ）Ｎ−１、（ＢＬａ）Ｎ、（ＢＬａ）Ｎ＋１は、それ
ぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第１ａ
のビット線であり、また（ＢＬａ）Ｎ−１’、（ＢＬ
ａ）Ｎ’、（ＢＬａ）Ｎ＋１’は、それぞれその折り返
し方向に隣接配線された第２ａのビット線である。

【００５９】Ｂ側メモリアレイＭｂ−ＡＲＲＡＹにおい
て、（Ｍｂ）Ｍ，Ｎ−１、（Ｍｂ）Ｍ，Ｎ、（Ｍｂ）
Ｍ，Ｎ＋１は、Ｍ番目の第１ｂのワード線とそれぞれ
（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第１ｂのビ
ット線の各格子位置に配置された１ＴＲ−１ＣＡＰ型の
第１ｂのメモリセルである。また、（Ｍｂ）Ｍ，Ｎ−
１’、（Ｍｂ）Ｍ，Ｎ’、（Ｍｂ）Ｍ，Ｎ＋１’は、Ｍ
番目の第２ｂのワード線とそれぞれ（Ｎ−１）番目、Ｎ
番目、（Ｎ＋１）番目の第２ｂのビット線の各格子位置
に配置された１ＴＲ−１ＣＡＰ型の第２ｂのメモリセル
である。

【００６０】（ＲＭｂ）Ｎ−１、（ＲＭｂ）Ｎ、（ＲＭ
ｂ）Ｎ＋１は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ
＋１）番目の第１ｂのビット線毎に設けられた１ＴＲ−
１ＣＡＰ型の第１ｂの比較セルである。また、（ＲＭ
ｂ）Ｎ−１’、（ＲＭｂ）Ｎ’、（ＲＭｂ）Ｎ＋１’
は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目
の第２ｂのビット線毎に設けられた１ＴＲ−１ＣＡＰ型
の第２ｂの比較セルである。

【００６１】（ＷＬｂ）Ｍは、Ｍ番目の第１ｂのワード
線であり、また（ＷＬｂ）Ｍ’は、Ｍ番目の第２ｂのワ
ード線であり、（ＰＬｂ）Ｍは、その共通のプレート電
極線である。ＲＷＬｂは、第１ｂの比較ワード線であ
り、またＲＷＬｂ’は、第２ｂの比較ワード線であり、
ＲＰＬｂは、その共通のプレート電極線である。（ＢＬ
ｂ）Ｎ−１、（ＢＬｂ）Ｎ、（ＢＬｂ）Ｎ＋１は、それ
ぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第１ｂ
のビット線であり、また（ＢＬｂ）Ｎ−１’、（ＢＬ
ｂ）Ｎ’、（ＢＬｂ）Ｎ＋１’は、それぞれその折り返
し方向に隣接配線された第２ｂのビット線である。

【００６２】（ＳＡ）Ｎ−１、（ＳＡ）Ｎ、（ＳＡ）Ｎ
＋１は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）
番目の第１ａのビット線（ＢＬａ）Ｎ−１、（ＢＬａ）
Ｎ、（ＢＬａ）Ｎ＋１と第１ｂのビット線（ＢＬｂ）Ｎ
−１、（ＢＬｂ）Ｎ、（ＢＬｂ）Ｎ＋１毎に対応して設
けられた第１のセンスアンプであり、センスイネーブル
信号φＳＥにより活性化される。また（ＳＡ）Ｎ−
１’、（ＳＡ）Ｎ’、（ＳＡ）Ｎ＋１’は、それぞれ
（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）番目の第２ａのビ
ット線（ＢＬａ）Ｎ−１’、（ＢＬａ）Ｎ’、（ＢＬ
ａ）Ｎ＋１’と第２ｂのビット線（ＢＬｂ）Ｎ−１’、
（ＢＬｂ）Ｎ’、（ＢＬｂ）Ｎ＋１’毎に対応して設け
られた第２のセンスアンプであり、センスイネーブル信
号φＳＥにより活性化される。

【００６３】（Ｔ１）Ｎ−１、（Ｔ１）Ｎ、（Ｔ１）Ｎ
＋１は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）
番目の第１ａのビット線（ＢＬａ）Ｎ−１、（ＢＬａ）
Ｎ、（ＢＬａ）Ｎ＋１に対応して設けられた転送ゲート
であって、制御信号φ１により、それぞれのビット線を
プリチャージ電圧またはシールド電圧ＶＳａに設定す
る。（Ｔ１）Ｎ−１’、（Ｔ１）Ｎ’、（Ｔ１）Ｎ＋
１’は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）
番目の第２ａのビット線（ＢＬａ）Ｎ−１’、（ＢＬ
ａ）Ｎ’、（ＢＬａ）Ｎ＋１’に対応して設けられた転
送ゲートであって、制御信号φ１’により、それぞれの
ビット線をプリチャージ電圧またはシールド電圧ＶＳａ
に設定する。（Ｔ２）Ｎ−１、（Ｔ２）Ｎ、（Ｔ２）Ｎ
＋１は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）
番目の第１ｂのビット線（ＢＬｂ）Ｎ−１、（ＢＬｂ）
Ｎ、（ＢＬｂ）Ｎ＋１に対応して設けられた転送ゲート
であって、制御信号φ２により、それぞれのビット線を
プリチャージ電圧またはシールド電圧ＶＳｂに設定す
る。（Ｔ２）Ｎ−１’、（Ｔ２）Ｎ’、（Ｔ２）Ｎ＋
１’は、それぞれ（Ｎ−１）番目、Ｎ番目、（Ｎ＋１）
番目の第２ｂのビット線（ＢＬｂ）Ｎ−１’、（ＢＬ
ｂ）Ｎ’、（ＢＬｂ）Ｎ＋１’に対応して設けられた転
送ゲートであって、制御信号φ２’により、それぞれの
ビット線をプリチャージ電圧またはシールド電圧ＶＳｂ
に設定する。

【００６４】図６は、図５のメモリアレイにおいて、第
１ａのメモリセルＭａ、第２ａのメモリセルＭａ’、第
１ｂのメモリセルＭｂ、第２ｂのメモリセルＭｂ’の読
み出しを行う場合に、第１ａのビット線ＢＬａ、第２の
ビット線ＢＬａ’、第１ｂのビット線ＢＬｂ、第２ｂの
ビット線ＢＬｂ’がどのように設定されるか、および第
１のセンスアンプＳＡ、第２のセンスアンプＳＡ’のど
ちらが選択されるかを示す図である。なお、図６におい
ては、便宜上、ビット線番号およびワード線番号は省略
して示してある。

【００６５】図６に示すように、第１ａのメモリセルＭ
ａの読み出しを行う場合には、第１ａのビット線ＢＬａ
に第１ａのメモリセルＭａのデータが読み出され、第１
ｂのビット線ＢＬｂに第１ｂの比較セルＲＭｂのデータ
が読み出され、第２ａのビット線ＢＬａ’および第２ｂ
のビット線ＢＬｂ’はシールド電圧に設定され、第１の
センスアンプＳＡは活性化され、第２のセンスアンプＳ
Ａ’は非活性化される。その結果、隣接するシールドビ
ット線にシールドされた状態で、第１ａのメモリセルＭ
ａのデータが読み出しビット線ＢＬａに、第１ｂの比較
セルＲＭｂのデータが比較ビット線ＢＬｂに読み出さ
れ、第１のセンスアンプＳＡで比較の結果、データの判
定が行われる。

【００６６】また、第２ａのメモリセルＭａ’の読み出
しを行う場合には、第２ａのビット線ＢＬａ’に第２ａ
のメモリセルＭａ’のデータが読み出され、第２ｂのビ
ット線ＢＬｂ’に第２ｂの比較セルＲＭｂ’のデータが
読み出され、第１ａのビット線ＢＬａおよび第１ｂのビ
ット線ＢＬｂはシールド電圧に設定され、第１のセンス
アンプＳＡは非活性化され、第２のセンスアンプＳＡ’
は活性化される。その結果、隣接するシールドビット線
にシールドされた状態で、第２ａのメモリセルＭａ’の
データが読み出しビット線ＢＬａ’に、第２ｂの比較セ
ルＲＭｂ’のデータが比較ビット線ＢＬｂ’に読み出さ
れ、第２のセンスアンプＳＡ’で比較の結果、データの
判定が行われる。

【００６７】また、第１ｂのメモリセルＭｂの読み出し
を行う場合には、第１ｂのビット線ＢＬｂに第１ｂのメ
モリセルＭｂのデータが読み出され、第１ａのビット線
ＢＬａに第１ａの比較セルＲＭａのデータが読み出さ
れ、第２ａのビット線ＢＬａ’および第２ｂのビット線
ＢＬｂ’はシールド電圧に設定され、第１のセンプアン
プＳＡは活性化され、第２のセンスアンプＳＡ’は非活
性化される。その結果、隣接するシールドビット線にシ
ールドされた状態で、第１ｂのメモリセルＭｂのデータ
が読み出しビット線ＢＬｂに、第１ａの比較セルＲＭａ
のデータが比較ビット線ＢＬａに読み出され、第１のセ
ンスアンプＳＡで比較の結果、データの判定が行われ
る。

【００６８】また、第２ｂのメモリセルＭｂ’の読み出
しを行う場合には、第２ｂのビット線ＢＬｂ’に第２ｂ
のメモリセルＭｂ’のデータが読み出され、第２ａのビ
ット線ＢＬａ’に第２ａの比較セルＲＭａ’のデータが
読み出され、第１ａのビット線ＢＬａおよび第１ｂのビ
ット線ＢＬｂはシールド電圧に設定され、第１のセンプ
アンプＳＡは非活性化され、第２のセンスアンプＳＡ’
は活性化される。その結果、隣接するシールドビット線
にシールドされた状態で、第２ｂのメモリセルＭｂ’の
データが読み出しビット線ＢＬｂ’に、第２ａの比較セ
ルＲＭａ’のデータが比較ビット線ＢＬａ’に読み出さ
れ、第２のセンスアンプＳＡ’で比較の結果、データの
判定が行われる。

【００６９】図５のメモリアレイ図において、メモリセ
ルに対するデータ書き込みを行う場合は、すでに説明し
た図３のタイミングチャートと同様であり、繰り返して
の説明を省略する。続いて、図５のメモリアレイ図にお
ける、メモリセルに対するデータの読み出しを行う場合
の具体例を、図７のタイミングチャートを参照しながら
順に説明する。

【００７０】図７のタイミングチャートは、Ｍ番目の第
１ａのワード線（ＷＬａ）Ｍ、およびＮ番目の第１ａの
ビット線（ＢＬａ）Ｎを選択して、第１ａのメモリセル
（Ｍａ）Ｍ，Ｎに記録されている１データまたは０デー
タを読み出し、その後、再書き込みを行う場合のタイミ
ング図である。また、メモリセルに対するデータの読み
出しおよび再書き込みは、選択する第１ａのワード線に
連なるすべての第１ａのメモリセル一括に行われる。

【００７１】この場合、メモリセルに対するデータの読
み出しは、当該メモリセルのデータの読み出しを行った
読み出しビット線と、対となる他のメモリアレイの比較
セルの読み出しを行ったビット線との電位差を、センス
アンプで比較して、データの判定を行う。また、メモリ
セルに対するデータの再書き込みは、図３のデータ書き
込み方法の実施例における場合と、同様である。

【００７２】まず、時刻ｔ１で、制御信号φ１、φ１’
およびφ２、φ２’を電源電圧ＶＣＣ（３．３Ｖ）に立
ち上げることにより、時刻ｔ２までに、第１ａのビット
線（ＢＬａ）Ｎ、第２ａのビット線（ＢＬａ）Ｎ’、お
よび第１ｂのビット線（ＢＬｂ）Ｎ、第２ｂのビット線
（ＢＬｂ）Ｎ’を設定電圧ＶＳａまたはＶＳｂ（０Ｖ）
に設定する。

【００７３】次に、時刻ｔ２で、制御信号φ１およびφ
２を０Ｖに立ち下げて第１ａのビット線（ＢＬａ）Ｎ、
および第１ｂのビット線（ＢＬｂ）Ｎをフローティング
状態に設定する。この場合において重要なことは、制御
信号φ１’およびφ２’はハイレベルに保たれたままで
あることから、選択されない側の第２ａのビット線（Ｂ
Ｌａ）Ｎ’および第２ｂのビット線（ＢＬｂ）Ｎ’は、
データ読み出し期間中、設定電圧ＶＳａまたはＶＳｂ
（０Ｖ）にシールドされたままであることである。

【００７４】その結果、メモリセルのデータ読み出しが
行われる第１ａのビット線（ＢＬａ）Ｎ、および比較セ
ルの読み出しが行われる第１ｂのビット線（ＢＬｂ）Ｎ
は、交互に折り返し方向に隣接配線された第２ａのビッ
ト線（ＢＬａ）Ｎ’、および第２ｂのビット線（ＢＬ
ｂ）Ｎ’によりシールドされ、ビット線相互間のカップ
リングノイズの影響を完全に回避できる。

【００７５】次に、時刻ｔ３で、選択する第１ａのワー
ド線（ＷＬａ）Ｍ、および第１ｂの比較ワード線ＲＷＬ
ｂを５Ｖに、および選択するａのプレート電極線（ＰＬ
ａ）Ｍ、およびｂの比較プレート電極線ＲＰＬｂを０Ｖ
から電源電圧ＶＣＣ（３．３Ｖ）に立ち上げる。その結
果、選択する第１ａのワード線（ＷＬａ）Ｍに接続され
たすべてのメモリセル、および第１ｂの比較ワード線Ｒ
ＷＬｂに接続されたすべての比較セルの強誘電体キャパ
シタが、図９のヒステリシス特性において、Ｄ点へ向か
う方向に分極状態が変化する。

【００７６】このため、読み出し前に第１ａのメモリセ
ル（Ｍａ）Ｍ，Ｎに１データが記録されている場合、つ
まり強誘電体キャパシタがＡ点の分極状態にあった場合
には、分極状態が反転し、第１ａのビット線（ＢＬａ）
Ｎの電位変化は大きい。また、読み出し前に第１ａのメ
モリセル（Ｍａ）Ｍ，Ｎに０データが記録されている場
合、つまり強誘電体キャパシタがＢ点の分極状態にあっ
た場合には、分極状態が反転せず、第１ａのビット線
（ＢＬａ）Ｎの電位変化は小さい。また、第１ｂの比較
セル（ＲＭｂ）Ｎは、キャパシタ面積、バイアス設定等
を調節することにより、読み出し時に第１ｂのビット線
（ＢＬｂ）Ｎが、上述した２種類のデータ読み出し時の
ビット線電位の中間値となるように、最適設計されてい
る。

【００７７】次に、時刻ｔ４で、センスイネーブル信号
φＳＥを電源電圧ＶＣＣ（３．３Ｖ）に立ち上げること
により、第１のセンスアンプ（ＳＡ）Ｎを活性化させ
る。その結果、第１のセンスアンプ（ＳＡ）Ｎは、第１
ａのビット線（ＢＬａ）Ｎの電位と、第１ｂのビット線
（ＢＬｂ）Ｎの電位との電位差をセンスする。

【００７８】その結果、第１のセンスアンプ（ＳＡ）Ｎ
には、第１ａのメモリセル（Ｍａ）Ｍ，Ｎに記録されて
いたデータが、時刻ｔ５までに、センスラッチされ、１
データが記録されていた場合、第１ａのビット線（ＢＬ
ａ）Ｎの電位は電源電圧ＶＣＣ（３．３Ｖ）に、第１ｂ
のビット線（ＢＬｂ）Ｎの電位は接地電圧（０Ｖ）に設
定される。また、０データが記録されていた場合、第１
ａのビット線（ＢＬａ）Ｎの電位は接地電圧（０Ｖ）
に、第１ｂのビット線（ＢＬｂ）Ｎの電位は電源電圧Ｖ
ＣＣ（３．３Ｖ）に設定される。

【００７９】また、時刻ｔ４からは、第１ａの読み出し
メモリセル（Ｍａ）Ｍ，Ｎ、および第１ｂの比較セル
（ＲＭｂ）Ｎに対するデータの再書き込みにもはいる。

【００８０】まず最初に、第１ａのメモリセル（Ｍａ）
Ｍ，Ｎまたは第１ｂの比較セル（ＲＭｂ）Ｎに０データ
が記録されていた場合、選択プレート電極線（ＰＬｂ）
Ｍ、ＲＰＬｂを接地電圧（０Ｖ）に立ち下げる時刻ｔ５
までに、強誘電体キャパシタが、図９のヒステリシス特
性においてＤ点の状態に移動し、０データの再書き込み
が完了する。

【００８１】次に時刻ｔ５で、選択プレート電極線（Ｐ
Ｌａ）Ｍ、ＲＰＬｂを接地電圧（０Ｖ）に立ち下げる。
その結果、第１ａのメモリセル（Ｍａ）Ｍ，Ｎまたは第
１ｂの比較セル（ＲＭｂ）Ｎに１データが記録されてい
た場合、強誘電体キャパシタが、図９のヒステリシス特
性において、Ｃ点の状態に時刻ｔ６までに移動し、１デ
ータの再書き込みが完了する。最後の時刻ｔ６で、選択
する第１ａのワード線（ＷＬａ）Ｍ、および第１ｂの比
較ワード線ＲＷＬｂを接地電圧（０Ｖ）に立ち下げるこ
とにより、すべての動作が終了する。

【００８２】図８は、図５のメモリアレイ図において、
センスアンプＳＡＮの具体的な回路の例を示す図であ
り、これはすでに説明した図１のメモリアレイ図の場合
においても同様である。

【００８３】図８のセンスアンプにおいては、ｐチャネ
ルＭＯＳ（以下、ＰＭＯＳという）トランジスタＴＰ
１、ｎチャネルＭＯＳ（以下、ＮＭＯＳという）トラン
ジスタＴＮ１、およびＰＭＯＳトランジスタＴＰ２、Ｎ
ＭＯＳトランジスタＴＮ２により構成される相補のイン
バータ回路により、ラッチ回路を構成する。また、この
ラッチ回路は、ＰＭＯＳトランジスタＴＰ３、ＮＭＯＳ
トランジスタＴＮ３が、センスイネーブル信号φＳＥを
うけて活性化されることにより、ノードＮ１とＮ２との
ノード間電位差を増幅しラッチする。

【００８４】以上説明したように、本第２の実施形態の
強誘電体記憶装置によれば、折り返しビット線構造を有
する１ＴＲ−１ＣＡＰ型セルのメモリアレイＡおよびメ
モリアレイＢにおいて、それぞれのビット線が、交互に
隣接配置されるように配線された折り返しビット線に隣
接され、さらに、メモリセルのデータを読み出す場合に
は、選択メモリアレイにおける読み出しビット線の折り
返し方向にあるビット線、および非選択メモリアレイに
おける比較ビット線の折り返し方向にあるビット線が一
定のシールド電圧に設定されるため、ビット線間相互の
カップリングノイズを完全に回避できる。また、選択す
るメモリセルに応じて、折り返しビット線構造に対応し
た一対のセンスアンプのどちらか一方が非活性化される
ため、動作時の省電力化を実現できる。

【００８５】

【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、１ＴＲ−１ＣＡＰ型セルを有する強
誘電体記憶装置において、ビット線間相互のカップリン
グノイズを完全に回避できる。その結果、読み出し時の
動作マージンが充分確保でき、安定動作が可能な強誘電
体記憶装置を提供することができる。

【００８６】また、選択するメモリセルに応じて、折り
返しビット線構造に対応した一対のセンスアンプのどち
らか一方が非活性化されるため、動作時の省電力化を実
現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る強誘電体記憶装置の第１の実施形
態を示すメモリアレイ図である。

【図２】図１のメモリアレイにおいて、メモリセルの読
み出しを行う場合に、ビット線がどのように設定される
か、およびどちらのセンスアンプが選択されるかを示す
図である。

【図３】図１のメモリアレイにおいてデータの書き込み
を行う場合のタイミングチャートを示す図である。

【図４】図１のメモリアレイにおいてデータの読み出し
を行う場合のタイミングチャートを示す図である。

【図５】本発明に係る強誘電体記憶装置の第２の実施形
態を示すメモリアレイ図である。

【図６】図５のメモリアレイにおいて、メモリセルの読
み出しを行う場合に、ビット線がどのように設定される
か、およびどちらのセンスアンプが選択されるかを示す
図である。

【図７】図５のメモリアレイにおいてデータの読み出し
を行う場合のタイミングチャートを示す図である。

【図８】センスアンプの具体的な回路例を示す図であ
る。

【図９】強誘電体キャパシタのヒステリシス特性、およ
び互いに逆相の第１のデータ、第２のデータが書き込ま
れたキャパシタ状態を示す図である。

【図１０】１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。

【符号の説明】

Ｍａ−ＡＲＲＡＹ … 第１（Ａ側）メ
モリアレイ Ｍａ−ＡＲＲＡＹ … 第２（Ｂ側）メ
モリアレイ （ＷＬ）Ｍ、（ＷＬ）Ｍ’ … 第１、第２のワ
ード線（Ｍ番目） （ＷＬａ）Ｍ、（ＷＬａ）Ｍ’ … 第１ａ、第２ａ
のワード線（Ｍ番目） （ＷＬｂ）Ｍ、（ＷＬｂ）Ｍ’ … 第１ｂ、第２ｂ
のワード線（Ｍ番目） ＲＷＬａ、ＲＷＬａ’ … 第１ａ、第２ａ
の比較ワード線 ＲＷＬｂ、ＲＷＬｂ’ … 第１ｂ、第２ｂ
の比較ワード線 （ＢＬ）Ｎ、（ＢＬ）Ｎ’ … 第１、第２のビ
ット線（Ｎ番目） （ＢＬａ）Ｎ、（ＢＬａ）Ｎ’ … 第１ａ、第２ａ
のビット線（Ｎ番目） （ＢＬｂ）Ｎ、（ＢＬｂ）Ｎ’ … 第１ｂ、第２ｂ
のビット線（Ｎ番目） （ＰＬ）Ｍ … プレート電極線
（Ｍ番目） （ＰＬａ）Ｍ … プレート電極線
（ａ）（Ｍ番目） （ＰＬｂ）Ｍ … プレート電極線
（ｂ）（Ｍ番目） ＲＰＬａ … 比較プレート電
極線（ａ） ＲＰＬｂ … 比較プレート電
極線（ｂ） （Ｍ）Ｍ，Ｎ、（Ｍ）Ｍ，Ｎ’ … 第１、第２のメ
モリセル（Ｍ，Ｎ番目） （Ｍａ）Ｍ，Ｎ、（Ｍａ）Ｍ，Ｎ’… 第１ａ、第２ａ
のメモリセル（Ｍ，Ｎ番目） （Ｍｂ）Ｍ，Ｎ、（Ｍｂ）Ｍ，Ｎ’… 第１ｂ、第２ｂ
のメモリセル（Ｍ，Ｎ番目） （ＲＭａ）Ｎ、（ＲＭａ）Ｎ’ … 第１ａ、第２ａ
の比較セル（Ｎ番目） （ＲＭｂ）Ｎ、（ＲＭｂ）Ｎ’ … 第１ｂ、第２ｂ
の比較セル（Ｎ番目） （Ｔ）Ｍ，Ｎ、（Ｔ）Ｍ，Ｎ’ … 選択トランジス
タ（Ｍ，Ｎ番目） （Ｃ）Ｍ，Ｎ、（Ｃ）Ｍ，Ｎ’ … 強誘電体キャパ
シタ（Ｍ，Ｎ番目） （ＳＡ）Ｎ、（ＳＡ）Ｎ’ … 第１、第２のセ
ンスアンプ（Ｎ番目） φ１、φ１’ … 制御信号（ＶＳ
またはＶＳａプリ設定） φ２、φ２’ … 制御信号（ＶＳ
ｂプリ設定） φ３ … 制御信号（比較
基準電位ＶＲプリ設定） φＳＥ、φＳＥ’ … センスイネーブ
ル信号 （Ｔ１）Ｎ、（Ｔ１）Ｎ’ … 転送ゲート（Ｖ
ＳまたはＶＳａプリ設定（Ｎ番目）） （Ｔ２）Ｎ、（Ｔ２）Ｎ’ … 転送ゲート（Ｖ
Ｓｂプリ設定（Ｎ番目）） （Ｔ３）Ｎ … 転送ゲート（比
較基準電位ＶＲプリ設定（Ｎ番目））

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに折り返しビット線構造を有し列状
   に交互隣接配線された第１のビット線および第２のビッ
   ト線と、 前記折り返しビット線構造に対して行状に配線された第
   １のワード線および第２のワード線と、 １個の強誘電体キャパシタと１個の選択トランジスタよ
   り構成され、前記第１のビット線と第１のワード線が交
   差する格子位置に配置された第１のメモリセルと、 １個の強誘電体キャパシタと１個の選択トランジスタよ
   り構成され、前記第２のビット線と第２のワード線が交
   差する格子位置に配置された第２のメモリセルと、 前記第１のビット線毎に対応して設けられた第１のセン
   スアンプと、 前記第２のビット線毎に対応して設けられた第２のセン
   スアンプとを有し、 前記第１のメモリセルが選択されてデータの読み出しが
   行われる場合には、前記第２のビット線が一定のシール
   ド電圧に設定された状態で、前記第１のメモリセルのデ
   ータ内容が前記第１のビット線に読み出され、前記第１
   のセンスアンプで前記第１のビット線電位と比較基準電
   位との比較結果によりデータの判定が行われ、 前記第２のメモリセルが選択されてデータの読み出しが
   行われる場合には、前記第１のビット線が一定のシール
   ド電圧に設定された状態で、前記第２のメモリセルのデ
   ータ内容が前記第２のビット線に読み出され、前記第２
   のセンスアンプで前記第２のビット線電位と比較基準電
   位との比較結果によりデータの判定が行われる強誘電体
   記憶装置。
2. 【請求項２】 前記第１のメモリセルが選択されてデー
   タ読み出しが行われる場合には、前記第２のセンスアン
   プが非活性化され、 前記第２のメモリセルが選択されてデータ読み出しが行
   われる場合には、前記第１のセンスアンプが非活性化さ
   れる請求項１記載の強誘電体記憶装置。
3. 【請求項３】 互いに折り返しビット線構造を有し列状
   に交互隣接配線された第１ａのビット線および第２ａの
   ビット線と、前記折り返しビット線構造に対応して行状
   に配線された第１ａのワード線および第２ａのワード線
   と、１個の強誘電体キャパシタと１個の選択トランジス
   タより構成され、前記第１ａのビット線と第１ａのワー
   ド線が交差する格子位置に配置された第１ａのメモリセ
   ルと、１個の強誘電体キャパシタと１個の選択トランジ
   スタより構成され、前記第２ａのビット線と第２ａのワ
   ード線が交差する格子位置に配置された第２ａのメモリ
   ーセルと、前記第１ａのビット線毎に設けられた第１ａ
   の比較セルと、前記第２ａのビット線毎に設けられた第
   ２ａの比較セルとを備えた第１のメモリアレイと、 互いに折り返しビット線構造を有し列状に交互隣接配線
   された第１ｂのビット線および第２ｂのビット線と、前
   記折り返しビット線構造に対応して行状に配線された第
   １ｂのワード線および第２ｂのワード線と、１個の強誘
   電体キャパシタと１個の選択トランジスタより構成さ
   れ、前記第１ｂのビット線と第１ｂのワード線が交差す
   る格子位置に配置された第１ｂのメモリセルと、１個の
   強誘電体キャパシタと１個の選択トランジスタより構成
   され、前記第２ｂのビット線と第２ｂのワード線が交差
   する格子位置に配置された第２ｂのメモリセルと、前記
   第１ｂのビット線毎に設けられた第１ｂの比較セルと、
   前記第２ｂのビット線毎に設けられた第２ｂの比較セル
   とを備えた第２のメモリアレイと、 互いに対をなす前記第１のメモリアレイと前記第２のメ
   モリアレイとに接続され、前記第１ａのビット線電位と
   第１ｂのビット線電位との比較読み出しを行う第１のセ
   ンスアンプと、前記２ａのビット線電位と第２ｂのビッ
   ト線電位との比較読み出しを行う第２センスアンプとを
   有する強誘電体記憶装置。
4. 【請求項４】 前記第１ａのメモリセルが選択されてデ
   ータの読み出しが行われる場合には、前記第２ａのビッ
   ト線および第２ｂのビット線が一定のシールド電圧に設
   定された状態で、前記第１ａのメモリセルのデータ内容
   が前記第１ａのビット線に、前記第１ｂの比較セルのデ
   ータが前記第１ｂのビット線に読み出され、前記第１の
   センスアンプで前記第１ａのビット線電位と第１ｂのビ
   ット線電位の比較の結果、読み出しデータが判定され、 前記第２ａのメモリセルが選択されてデータの読み出し
   が行われる場合には、前記第１ａのビット線および第１
   ｂのビット線が一定のシールド電圧に設定された状態
   で、前記第２ａのメモリセルのデータ内容が前記第２ａ
   のビット線に、前記第２ｂの比較セルのデータが前記第
   ２ｂのビット線に読み出され、前記第２のセンスアンプ
   で前記第２ａのビット線電位と第２ｂのビット線電位の
   比較の結果、読み出しデータが判定され、 前記第１ｂのメモリセルが選択されてデータの読み出し
   が行われる場合には、前記第２ａのビット線および第２
   ｂのビット線が一定のシールド電圧に設定された状態
   で、前記第１ｂのメモリセルのデータ内容が前記第１ｂ
   のビット線に、前記第１ａの比較セルのデータが前記第
   １ａのビット線に読み出され、前記第１のセンスアンプ
   で前記第１ａのビット線電位と第１ｂのビット線電位の
   比較の結果、読み出しデータが判定され、 前記第２ｂのメモリセルが選択されてデータの読み出し
   が行われる場合には、前記第１ａのビット線および第１
   ｂのビット線が一定のシールド電圧に設定された状態
   で、前記第２ｂのメモリセルのデータ内容が前記第２ｂ
   のビット線に、前記第２ａの比較セルのデータが前記第
   ２ａのビット線に読み出され、前記第２のセンスアンプ
   で前記第２ａのビット線電位と第２ｂのビット線電位の
   比較の結果、読み出しデータが判定される請求項３記載
   の強誘電体記憶装置。
5. 【請求項５】 前記第１ａのメモリセルまたは第１ｂの
   メモリセルが選択されてデータの読み出しが行われる場
   合には、前記第２のセンスアンプが非活性化され、 前記第２ａのメモリセルまたは第２ｂのメモリセルが選
   択されてデータの読み出しが行われる場合には、前記第
   １のセンスアンプが非活性化される請求項３記載の強誘
   電体記憶装置。