JP2001167571A - 集積メモリ - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 公知のメモリセルとは別の構成を有してい
る、２トランジスタ／２キャパシタ形式のメモリセルを
備えた集積メモリ。 【解決手段】 キャパシタＣ１，Ｃ２の電極が異なった
電極電位ＶＰＬ１，ＶＰＬ２に接続されている。
る、２トランジスタ／２キャパシタ形式のメモリセルを
備えた集積メモリ。 【解決手段】 キャパシタＣ１，Ｃ２の電極が異なった
電極電位ＶＰＬ１，ＶＰＬ２に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、２トランジスタ／
２キャパシタ形式のメモリセルを有する集積メモリに関
する。
２キャパシタ形式のメモリセルを有する集積メモリに関
する。
【０００２】
【従来の技術】ＵＳ５３８１３６４Ａ号には、形式ＦＲ
ＡＭないしＦｅＲＡＭ（Ferroelectric Random Acces M
emory）であるこの形式のメモリセルを備えたメモリが
記載されている。ＦＲＡＭの場合、メモリキャパシタは
強誘電体を有している。それぞれのメモリセルの２つの
メモリキャパシタの一方の電極は所属の選択トランジス
タの制御可能な区間を介してビット線対のそれぞれ１つ
のビット線に接続されている。２つの選択トランジスタ
の制御接続端子は１つの共通のワード線に接続されてい
る。それぞれのメモリセルの２つのメモリキャパシタの
第２の電極は１つの共通の電極線に接続されている。そ
れ故に、メモリキャパシタのこれらの電極にはメモリの
作動期間中常に、同じ電位が加わっている。
ＡＭないしＦｅＲＡＭ（Ferroelectric Random Acces M
emory）であるこの形式のメモリセルを備えたメモリが
記載されている。ＦＲＡＭの場合、メモリキャパシタは
強誘電体を有している。それぞれのメモリセルの２つの
メモリキャパシタの一方の電極は所属の選択トランジス
タの制御可能な区間を介してビット線対のそれぞれ１つ
のビット線に接続されている。２つの選択トランジスタ
の制御接続端子は１つの共通のワード線に接続されてい
る。それぞれのメモリセルの２つのメモリキャパシタの
第２の電極は１つの共通の電極線に接続されている。そ
れ故に、メモリキャパシタのこれらの電極にはメモリの
作動期間中常に、同じ電位が加わっている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、公知
のメモリセルとは別の構成を有している、２トランジス
タ／２キャパシタ形式のメモリセルを備えた集積メモリ
を提供することである。
のメモリセルとは別の構成を有している、２トランジス
タ／２キャパシタ形式のメモリセルを備えた集積メモリ
を提供することである。
【０００４】
【課題を解決するための手段および発明の効果】この課
題は、請求項１に記載の集積メモリによって解決され
る。本発明の有利な実施の形態および改良例は従属請求
項に記載されている。
題は、請求項１に記載の集積メモリによって解決され
る。本発明の有利な実施の形態および改良例は従属請求
項に記載されている。
【０００５】本発明の集積メモリでは、それぞれのメモ
リセルの２つのキャパシタの、トランジスタとは反対側
の電極はメモリセルへのアクセスの期間に、相互に異な
っている電極電位、すなわち第１の電極電位および第２
の電極電位に接続されている。
リセルの２つのキャパシタの、トランジスタとは反対側
の電極はメモリセルへのアクセスの期間に、相互に異な
っている電極電位、すなわち第１の電極電位および第２
の電極電位に接続されている。
【０００６】これにより、メモリセルに接続されている
２つのビット線に対して、第１の電位と第２の電位との
間にあるプリチャージ電位を選択することができる。こ
れに対して、いわゆるＶＤＤ／２コンセプトに従って動
作する従来のＦＲＡＭでは殊に、ビット線のプリチャー
ジ電位の選択は非常に制限されている。この形式のメモ
リでは、メモリキャパシタの、選択トランジスタとは反
対側の電極は給電電位ＶＤＤの１／２に持続的に接続さ
れている。読み出しの際に生じる、ビット線対における
差分電位を申し分なく効果的に評価できるようにするた
めに、２つのビット線を読み出しの前にアースに「プリ
チャージ」もしくは放電することが必要である。従って
これら従来のメモリでは、プリチャージ電位は比較的大
きな値領域において任意に選択することはできない。こ
れに対して本発明では、プリチャージ電位は比較的大き
な領域から選択することができ、それは第１の電極電位
と第２の電極電位との間にありさえすればよい。
２つのビット線に対して、第１の電位と第２の電位との
間にあるプリチャージ電位を選択することができる。こ
れに対して、いわゆるＶＤＤ／２コンセプトに従って動
作する従来のＦＲＡＭでは殊に、ビット線のプリチャー
ジ電位の選択は非常に制限されている。この形式のメモ
リでは、メモリキャパシタの、選択トランジスタとは反
対側の電極は給電電位ＶＤＤの１／２に持続的に接続さ
れている。読み出しの際に生じる、ビット線対における
差分電位を申し分なく効果的に評価できるようにするた
めに、２つのビット線を読み出しの前にアースに「プリ
チャージ」もしくは放電することが必要である。従って
これら従来のメモリでは、プリチャージ電位は比較的大
きな値領域において任意に選択することはできない。こ
れに対して本発明では、プリチャージ電位は比較的大き
な領域から選択することができ、それは第１の電極電位
と第２の電極電位との間にありさえすればよい。
【０００７】本発明では、ビット線のプリチャージ電位
がメモリセルのトランジスタの導通切換の前に第１の電
極電位と第２の電極電位との平均値に相応するようにす
れば、ＶＤＤ／２コンセプトに従って動作するＦＲＡＭ
に対する最良の結果が得られる。その場合読み出しの際
に、ビット線対に最大の差分信号が生じる。
がメモリセルのトランジスタの導通切換の前に第１の電
極電位と第２の電極電位との平均値に相応するようにす
れば、ＶＤＤ／２コンセプトに従って動作するＦＲＡＭ
に対する最良の結果が得られる。その場合読み出しの際
に、ビット線対に最大の差分信号が生じる。
【０００８】
【発明の実施の形態】メモリセルのデータ消失を回避す
るために、本発明の実施の形態によれば、メモリセルに
記憶されている情報の読み出しおよび新たな書き込みが
行われる、メモリのリフレッシュ作動モードを設定する
と有利である。
るために、本発明の実施の形態によれば、メモリセルに
記憶されている情報の読み出しおよび新たな書き込みが
行われる、メモリのリフレッシュ作動モードを設定する
と有利である。
【０００９】リフレッシュ作動モードに対して択一的
に、本発明の別の実施の形態によれば、メモリセルはそ
れぞれ２つの短絡エレメントを有しており、該短絡エレ
メントはそれぞれ、メモリセルの２つのトランジスタが
非道通状態である間、キャパシタの一方を短絡するため
に用いられる。すなわち、強誘電体メモリキャパシタの
場合、キャパシタの２つの電極に同一の電位が加わって
いる、すなわちキャパシタで電圧が降下していない限
り、データ消失は回避される。
に、本発明の別の実施の形態によれば、メモリセルはそ
れぞれ２つの短絡エレメントを有しており、該短絡エレ
メントはそれぞれ、メモリセルの２つのトランジスタが
非道通状態である間、キャパシタの一方を短絡するため
に用いられる。すなわち、強誘電体メモリキャパシタの
場合、キャパシタの２つの電極に同一の電位が加わって
いる、すなわちキャパシタで電圧が降下していない限
り、データ消失は回避される。
【００１０】それぞれのメモリセルの２つのトランジス
タの制御接続端子は共通のワード線に接続されているよ
うにすることもできるし、またはメモリセルへのアクセ
スの際に、トランジスタが同時に活性化ないし非活性化
されることによって、トランジスタの導通および遮断を
同時に作用する異なったワード線に接続されていてもよ
い。
タの制御接続端子は共通のワード線に接続されているよ
うにすることもできるし、またはメモリセルへのアクセ
スの際に、トランジスタが同時に活性化ないし非活性化
されることによって、トランジスタの導通および遮断を
同時に作用する異なったワード線に接続されていてもよ
い。
【００１１】本発明は例えば、例えば、ＦＲＡＭの形式
の強誘電体メモリ、殊にＶＤＤ／２コンセプトに従って
動作するようなものに適している。しかし本発明は、別
のメモリ、例えばメモリキャパシタの、選択トランジス
タとは反対側の電極の電位がメモリアクセスの期間にパ
ルス化されるいわゆる電極電位がパルス化される形式
（パルスド・プレート・コンセプト＝Pulsed-Platte-Ko
nzept）に従って動作する別のメモリ、または２トラン
ジスタ／２キャパシタ形式のメモリセルを有する任意の
別のメモリに適用可能である。
の強誘電体メモリ、殊にＶＤＤ／２コンセプトに従って
動作するようなものに適している。しかし本発明は、別
のメモリ、例えばメモリキャパシタの、選択トランジス
タとは反対側の電極の電位がメモリアクセスの期間にパ
ルス化されるいわゆる電極電位がパルス化される形式
（パルスド・プレート・コンセプト＝Pulsed-Platte-Ko
nzept）に従って動作する別のメモリ、または２トラン
ジスタ／２キャパシタ形式のメモリセルを有する任意の
別のメモリに適用可能である。
【００１２】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１３】図１には、ＦＲＡＭの形式の本発明のメモ
リの２トランジスタ／２キャパシタメモリセルの構成が
示されている。メモリのそれぞれのメモリセルＭＣは２
つの選択トランジスタＴ１，Ｔ２および２つのメモリキ
ャパシタＣ１，Ｃ２を有している。キャパシタＣ１，Ｃ
２は強誘電体を有している。それぞれのキャパシタＣ
１，Ｃ２の一方の電極は所属のトランジスタＴ１，Ｔ２
の制御可能な区間を介してビット線対のそれぞれのビッ
ト線ＢＬ，／ＢＬに接続されている。２つのビット線は
読み出し増幅器ＳＡに接続されている。この増幅器はメ
モリセルＭＣへの読み出しアクセスの際に、ビット線対
に生じる差分信号を増幅するために用いられる。
リの２トランジスタ／２キャパシタメモリセルの構成が
示されている。メモリのそれぞれのメモリセルＭＣは２
つの選択トランジスタＴ１，Ｔ２および２つのメモリキ
ャパシタＣ１，Ｃ２を有している。キャパシタＣ１，Ｃ
２は強誘電体を有している。それぞれのキャパシタＣ
１，Ｃ２の一方の電極は所属のトランジスタＴ１，Ｔ２
の制御可能な区間を介してビット線対のそれぞれのビッ
ト線ＢＬ，／ＢＬに接続されている。２つのビット線は
読み出し増幅器ＳＡに接続されている。この増幅器はメ
モリセルＭＣへの読み出しアクセスの際に、ビット線対
に生じる差分信号を増幅するために用いられる。
【００１４】２つのトランジスタＴ１，Ｔ２の制御接続
端子はワード線ＷＬに接続されている。ワード線ＷＬお
よびビット線ＢＬ，／ＢＬを介して、メモリの所定のメ
モリセルＭＣの選択が行われる。キャパシタＣ１，Ｃ２
の、トランジスタＴ１，Ｔ２とは反対側の電極は２つの
異なっている一定の電極電位ＶＰＬ１＝０ＶおよびＶＰ
Ｌ２＝３Ｖに接続されている。
端子はワード線ＷＬに接続されている。ワード線ＷＬお
よびビット線ＢＬ，／ＢＬを介して、メモリの所定のメ
モリセルＭＣの選択が行われる。キャパシタＣ１，Ｃ２
の、トランジスタＴ１，Ｔ２とは反対側の電極は２つの
異なっている一定の電極電位ＶＰＬ１＝０ＶおよびＶＰ
Ｌ２＝３Ｖに接続されている。
【００１５】図１に図示のメモリセルＭＣは更に、ｎチ
ャネルトランジスタの形の２つの短絡エレメントＳＥを
有している。これらトランジスタの制御可能な区間は２
つのキャパシタＣ１，Ｃ２のそれぞれ１つの２つの電極
を相互に接続している。短絡エレメントＳＥの制御接続
端子は短絡信号ＳＨＴに接続されている。短絡エレメン
トＳＥは、所属のキャパシタＣ１，Ｃ２の２つの電極を
同一の電位にするための用いられ、この間に所属のトラ
ンジスタＴ１，Ｔ２は阻止されている。その時キャパシ
タＣ１，Ｃ２には電圧は加わらないので、キャパシタに
よって蓄積された情報は記憶された状態を持続的に維持
する。
ャネルトランジスタの形の２つの短絡エレメントＳＥを
有している。これらトランジスタの制御可能な区間は２
つのキャパシタＣ１，Ｃ２のそれぞれ１つの２つの電極
を相互に接続している。短絡エレメントＳＥの制御接続
端子は短絡信号ＳＨＴに接続されている。短絡エレメン
トＳＥは、所属のキャパシタＣ１，Ｃ２の２つの電極を
同一の電位にするための用いられ、この間に所属のトラ
ンジスタＴ１，Ｔ２は阻止されている。その時キャパシ
タＣ１，Ｃ２には電圧は加わらないので、キャパシタに
よって蓄積された情報は記憶された状態を持続的に維持
する。
【００１６】メモリセルＭＣの別の実施例において、短
絡エレメントＳＥは省略することもできる。にも拘わら
ずキャパシタＣ１，Ｃ２のデータ消失を回避するため
に、リフレッシュ作動モードを設定して、そこで時々、
それぞれのメモリセルＭＣの内容が読み出されかつ引き
続いて再びメモリセルに再書き込みされるようにする必
要性があることもある。
絡エレメントＳＥは省略することもできる。にも拘わら
ずキャパシタＣ１，Ｃ２のデータ消失を回避するため
に、リフレッシュ作動モードを設定して、そこで時々、
それぞれのメモリセルＭＣの内容が読み出されかつ引き
続いて再びメモリセルに再書き込みされるようにする必
要性があることもある。
【００１７】図２には、図１に図示のメモリセルＭＣに
対する読み出しアクセスの際に生じる信号経過が示され
ている。図２の１番上の波形図には、トランジスタＴ２
に接続されている、第２のキャパシタＣ２の電極の電位
経過が図示されている。図２の真ん中の波形図には、第
１のトランジスタＴ１に接続されている、第１のキャパ
シタＣ１の電極の電位経過が図示されている。一番下の
波形図には、ワード線ＷＬ並びに２つのビット線ＢＬ，
／ＢＬの電位経過が示されている。２つの相前後して実
施される読み出しアクセスの期間の電位経過が図示され
ており、その際メモリセルＭＣには論理「０」が記憶さ
れている。
対する読み出しアクセスの際に生じる信号経過が示され
ている。図２の１番上の波形図には、トランジスタＴ２
に接続されている、第２のキャパシタＣ２の電極の電位
経過が図示されている。図２の真ん中の波形図には、第
１のトランジスタＴ１に接続されている、第１のキャパ
シタＣ１の電極の電位経過が図示されている。一番下の
波形図には、ワード線ＷＬ並びに２つのビット線ＢＬ，
／ＢＬの電位経過が示されている。２つの相前後して実
施される読み出しアクセスの期間の電位経過が図示され
ており、その際メモリセルＭＣには論理「０」が記憶さ
れている。
【００１８】メモリセルＭＣに対する読み出しアクセス
の前に、２つのビット線ＢＬ，／ＢＬは共通のプリチャ
ージ電位Ｖ１＝１．５Ｖにプリチャージされる。この電
位は２つの電極電位ＶＰＬ１＝０ＶおよびＶＰＬ２＝３
Ｖの平均値に相応する。引き続いて、ワード線ＷＬは正
の側縁によってアクティブになる。これにより、トラン
ジスタＴ１，Ｔ２は導通接続されるので、ビット線Ｂ
Ｌ，／ＢＬとキャパシタＣ１，Ｃ２との間で電荷の平衡
状態が生じる。その際論理「０」が記憶されているとい
う考察の例では、第１のビット線ＢＬの電位は僅かに低
減されかつ第２のビット線／ＢＬの電位は僅かに上昇さ
れる。引き続いて、読み出し増幅器ＳＡが活性化され、
その結果ビット線対ＢＬ，／ＢＬにおける差分信号が増
幅される。読み出しアクセスはワード線ＷＬにおける電
位の負の側縁によって終了する。
の前に、２つのビット線ＢＬ，／ＢＬは共通のプリチャ
ージ電位Ｖ１＝１．５Ｖにプリチャージされる。この電
位は２つの電極電位ＶＰＬ１＝０ＶおよびＶＰＬ２＝３
Ｖの平均値に相応する。引き続いて、ワード線ＷＬは正
の側縁によってアクティブになる。これにより、トラン
ジスタＴ１，Ｔ２は導通接続されるので、ビット線Ｂ
Ｌ，／ＢＬとキャパシタＣ１，Ｃ２との間で電荷の平衡
状態が生じる。その際論理「０」が記憶されているとい
う考察の例では、第１のビット線ＢＬの電位は僅かに低
減されかつ第２のビット線／ＢＬの電位は僅かに上昇さ
れる。引き続いて、読み出し増幅器ＳＡが活性化され、
その結果ビット線対ＢＬ，／ＢＬにおける差分信号が増
幅される。読み出しアクセスはワード線ＷＬにおける電
位の負の側縁によって終了する。
【００１９】図３および図４には、それぞれ、図１の図
示の形式のメモリセルＭＣを有している本発明のメモリ
の異なった実施例が拡大図にて示されている。その際第
１の電極電位ＶＰＬ１および第２の電極電位ＶＰＬの供
給は電極線ＰＬｉを用いて行われる。
示の形式のメモリセルＭＣを有している本発明のメモリ
の異なった実施例が拡大図にて示されている。その際第
１の電極電位ＶＰＬ１および第２の電極電位ＶＰＬの供
給は電極線ＰＬｉを用いて行われる。
【００２０】図３に図示のメモリでは、電極線ＰＬｉは
ワード線ＷＬｍに対して平行に延在している。メモリセ
ルＭＣはそれぞれ２つの点および１つの楕円によって示
されている。その際これらの点は、それぞれのメモリセ
ルＭＣに対応付けられているビット線ＢＬｎ，／ＢＬｎ
およびワード線ＷＬｍの交点に存在している。図１のメ
モリセルＭＣとは異なって、図３のメモリセルＭＣにお
けるトランジスタＴ１，Ｔ２の制御接続端子は、それぞ
れの共通のワード線ＷＬに接続されておらず、それぞれ
２つの隣接するワード線ＷＬ１，ＷＬ２；ＷＬ３，ＷＬ
４等（ＷＬ５…と続く）に接続されている。メモリセル
の１つに対するアクセスの際、それぞれ２つの所属のワ
ード線が同時に活性化され、すなわち高いレベルにされ
るので、メモリセルＭＣの２つのトランジスタＴ１，Ｔ
２は同時に導通切換される。
ワード線ＷＬｍに対して平行に延在している。メモリセ
ルＭＣはそれぞれ２つの点および１つの楕円によって示
されている。その際これらの点は、それぞれのメモリセ
ルＭＣに対応付けられているビット線ＢＬｎ，／ＢＬｎ
およびワード線ＷＬｍの交点に存在している。図１のメ
モリセルＭＣとは異なって、図３のメモリセルＭＣにお
けるトランジスタＴ１，Ｔ２の制御接続端子は、それぞ
れの共通のワード線ＷＬに接続されておらず、それぞれ
２つの隣接するワード線ＷＬ１，ＷＬ２；ＷＬ３，ＷＬ
４等（ＷＬ５…と続く）に接続されている。メモリセル
の１つに対するアクセスの際、それぞれ２つの所属のワ
ード線が同時に活性化され、すなわち高いレベルにされ
るので、メモリセルＭＣの２つのトランジスタＴ１，Ｔ
２は同時に導通切換される。
【００２１】図３の電極線ＰＬｉは、これらが、それぞ
れ異なったメモリセルＭＣに配属されているそれぞれ２
つのポリ・シリコンワード線ＷＬ２，ＷＬ３，ＷＬ４，
ＷＬ５等の上方に延在しているように形成されている。
電極線ＰＬｉは第１の電極電位ＶＰＬ１または第２の電
極電位ＶＰＬ２に接続されている。その際２つの電極電
位ＶＰＬ１，ＶＰＬ２は隣接する電極線ＰＬｉにおいて
常に交番的に現れる。このようにして、それぞれのメモ
リセルＭＣのキャパシタＣ１，Ｃ２の、トランジスタＴ
１，Ｔ２とは反対側の電極はそれぞれ異なっている電極
電位ＶＰＬ１，ＶＰＬ２に接続されているようになる。
れ異なったメモリセルＭＣに配属されているそれぞれ２
つのポリ・シリコンワード線ＷＬ２，ＷＬ３，ＷＬ４，
ＷＬ５等の上方に延在しているように形成されている。
電極線ＰＬｉは第１の電極電位ＶＰＬ１または第２の電
極電位ＶＰＬ２に接続されている。その際２つの電極電
位ＶＰＬ１，ＶＰＬ２は隣接する電極線ＰＬｉにおいて
常に交番的に現れる。このようにして、それぞれのメモ
リセルＭＣのキャパシタＣ１，Ｃ２の、トランジスタＴ
１，Ｔ２とは反対側の電極はそれぞれ異なっている電極
電位ＶＰＬ１，ＶＰＬ２に接続されているようになる。
【００２２】図４には、図３に図示のメモリの変形例が
示されているが、ここでは電極線ＰＬｉはワード線ＷＬ
ｍに平行ではなく、ビット線ＢＬｎ，／ＢＬｎに平行に
配置されている。図３では集積メモリのビット線対の２
つだけが図示されている一方、図４では、２つのビット
線対が完全におよび２つの別のビット線のうち、それぞ
れビット線の１つだけが、すなわち／ＢＬ０およびＢＬ
３だけが図示されている。図４の実施例においても、そ
れぞれのメモリセルＭＣのキャパシタＣ１，Ｃ２の、所
属のトランジスタＴ１，Ｔ２とは反対側の電極がそれぞ
れ異なっている電極電位ＶＰＬ１，ＶＰＬ２に接続され
ていることが保証されている。すなわち図４の場合も、
隣接する電極線ＰＬｉはそれぞれ異なっている電極電位
ＶＰＬ１，ＶＰＬ２に接続されている。
示されているが、ここでは電極線ＰＬｉはワード線ＷＬ
ｍに平行ではなく、ビット線ＢＬｎ，／ＢＬｎに平行に
配置されている。図３では集積メモリのビット線対の２
つだけが図示されている一方、図４では、２つのビット
線対が完全におよび２つの別のビット線のうち、それぞ
れビット線の１つだけが、すなわち／ＢＬ０およびＢＬ
３だけが図示されている。図４の実施例においても、そ
れぞれのメモリセルＭＣのキャパシタＣ１，Ｃ２の、所
属のトランジスタＴ１，Ｔ２とは反対側の電極がそれぞ
れ異なっている電極電位ＶＰＬ１，ＶＰＬ２に接続され
ていることが保証されている。すなわち図４の場合も、
隣接する電極線ＰＬｉはそれぞれ異なっている電極電位
ＶＰＬ１，ＶＰＬ２に接続されている。
【図１】本発明のメモリの２トランジスタ／２キャパシ
タメモリセルの回路略図である。
タメモリセルの回路略図である。
【図２】図１のメモリセルの信号経過図である。
【図３】電極線がワード線に平行に延在している、集積
メモリの一部のレイアウトを示す略図である。
メモリの一部のレイアウトを示す略図である。
【図４】ビット線がワード線に平行に延在している、集
積メモリの一部のレイアウトを示す略図である。
積メモリの一部のレイアウトを示す略図である。
ＭＣ メモリセル、 ＳＥ 短絡エレメント、 ＢＬ．
／ＢＬ ビット線、ＷＬ ワード線、 Ｔ１，Ｔ２ ト
ランジスタ、 Ｃ１，Ｃ２ キャパシタ、ＶＰＬ１，Ｖ
ＰＬ２ 電極電位、 ＰＬ 電極線
／ＢＬ ビット線、ＷＬ ワード線、 Ｔ１，Ｔ２ ト
ランジスタ、 Ｃ１，Ｃ２ キャパシタ、ＶＰＬ１，Ｖ
ＰＬ２ 電極電位、 ＰＬ 電極線
Claims (5)
- 【請求項１】 それぞれ２つのトランジスタ（Ｔ１，Ｔ
２）および２つのキャパシタ（Ｃ１，Ｃ２）を有してお
りかつビット線（ＢＬ，／ＢＬ）およびワード線（Ｗ
Ｌ）の交点に配置されているメモリセル（ＭＣ）を備え
た集積メモリであって、該メモリセル（ＭＣ）において
それぞれ第１のキャパシタ（Ｃ１）の第１の電極は第１
のトランジスタ（Ｔ１）の制御可能な区間を介してビッ
ト線の一方（ＢＬ）に接続されており、第１のキャパシ
タ（Ｃ１）の第２の電極はメモリセルへのアクセスの期
間に一定の第１の電極電位（ＶＰＬ１）に接続されてお
り、第２のキャパシタ（Ｃ２）の第１の電極は第２のト
ランジスタ（Ｔ１）の制御可能な区間を介してビット線
の他方（／ＢＬ）に接続されており、第２のキャパシタ
（Ｃ１）の第２の電極はメモリセルへのアクセスの期間
に一定の第２の電極電位（ＶＰＬ２）に接続されてお
り、該電極電位は前記第１の電極電位とは異なってお
り、２つのトランジスタ（Ｔ１，Ｔ２）の制御接続端子
はワード線（ＷＬ）の少なくとも１つに接続されてお
り、該ワード線を介して該トランジスタはメモリセルへ
のアクセスの際に同時に導通切換され、ここでビット線
（ＢＬ，／ＢＬ）の電位はトランジスタ（Ｔ１，Ｔ２）
の導通切換の前にはプリチャージ電位（Ｖ１）であると
いう形式の集積メモリにおいて、前記プリチャージ電位
は前記２つの電極電位（ＶＰＬ１，ＶＰＬ２）の間にあ
りかつ実質的に該２つの電極電位（ＶＰＬ１，ＶＰＬ
２）の平均値であることを特徴とする集積メモリ。 - 【請求項２】 リフレッシュ作動モードにおいて、メモ
リセル（ＭＣ）に記憶されている情報の読み出しおよび
新たな書き込みが行われる請求項１記載の集積メモリ。 - 【請求項３】 メモリセル（ＭＣ）はそれぞれ２つの短
絡エレメント（ＳＥ）を有しており、該短絡エレメント
はそれぞれ、キャパシタ（Ｃ１，Ｃ２）の一方を短絡す
るために用いられ、その間メモリセルの２つのトランジ
スタ（Ｔ１，Ｔ２）は非道通状態である請求項１または
２記載の集積メモリ。 - 【請求項４】 それぞれのメモリセル（ＭＣ）の２つの
トランジスタ（Ｔ１，Ｔ２）の制御接続端子に接続され
ているワード線（ＷＬ）はそれぞれ１つの共通のワード
線によって形成されている請求項１から３までのいずれ
か１項記載の集積メモリ。 - 【請求項５】 メモリは強誘電体メモリでありかつ該メ
モリのキャパシタ（Ｃ１，Ｃ２）は強誘電体を有してい
る請求項１から４までのいずれか１項記載の集積メモ
リ。
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