JPH1116377A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1116377A JPH1116377A JP9168939A JP16893997A JPH1116377A JP H1116377 A JPH1116377 A JP H1116377A JP 9168939 A JP9168939 A JP 9168939A JP 16893997 A JP16893997 A JP 16893997A JP H1116377 A JPH1116377 A JP H1116377A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】強誘電体キャパシタの特性ばらつきに強い強誘
電体メモリ装置を提供する。 【解決手段】２つのダミーメモリセルのキャパシタＤＦ
Ｃ２１，ＤＦＣ４１を用い、キャパシタＤＦＣ２１は強
誘電体キャパシタで常に”０”に相当する電圧を出力
し、キャパシタＤＦＣ４１でセンスアンプの感度分の電
圧を出力し、これをリファレンス電圧発生回路ＤＣ１の
リファレンス電圧とする。
電体メモリ装置を提供する。 【解決手段】２つのダミーメモリセルのキャパシタＤＦ
Ｃ２１，ＤＦＣ４１を用い、キャパシタＤＦＣ２１は強
誘電体キャパシタで常に”０”に相当する電圧を出力
し、キャパシタＤＦＣ４１でセンスアンプの感度分の電
圧を出力し、これをリファレンス電圧発生回路ＤＣ１の
リファレンス電圧とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体を用いた
メモリ装置に関する。
メモリ装置に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＴＺ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。まず、一般的な強誘
電体を用いた不揮発性メモリ装置（以下、強誘電体メモ
リと呼ぶ）の動作について説明する。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。まず、一般的な強誘
電体を用いた不揮発性メモリ装置（以下、強誘電体メモ
リと呼ぶ）の動作について説明する。
【０００３】図９に、１つのトランジスタと１つの強誘
電体キャパシタで構成されるメモリセル回路（以下、１
Ｔ／１Ｃ型メモリセルと呼ぶ）の例を示す。ここで、メ
モリセルＭＣのトランジスタＴＣのゲート端子にはワー
ド線ＷＬ、ソース端子には強誘電体キャパシタＦＣの一
方の端子、ドレイン端子にはビット線ＷＬがそれぞれ接
続され、強誘電体キャパシタＦＣの他方の端子にはプレ
ート線ＰＬが接続されている。ワード線ＷＬの電圧によ
って、トランジスタＴＣの導通または非導通が制御され
ることにより、当該メモリセルの選択または非選択が決
定される。強誘電体キャパシタＦＣには、ビット線を経
由して、データの書き込み／読み出しが行われる。
電体キャパシタで構成されるメモリセル回路（以下、１
Ｔ／１Ｃ型メモリセルと呼ぶ）の例を示す。ここで、メ
モリセルＭＣのトランジスタＴＣのゲート端子にはワー
ド線ＷＬ、ソース端子には強誘電体キャパシタＦＣの一
方の端子、ドレイン端子にはビット線ＷＬがそれぞれ接
続され、強誘電体キャパシタＦＣの他方の端子にはプレ
ート線ＰＬが接続されている。ワード線ＷＬの電圧によ
って、トランジスタＴＣの導通または非導通が制御され
ることにより、当該メモリセルの選択または非選択が決
定される。強誘電体キャパシタＦＣには、ビット線を経
由して、データの書き込み／読み出しが行われる。
【０００４】図１０に、強誘電体キャパシタＦＣの両電
極間の電圧Ｖに対する、自発分極電荷Ｑの関係を示す。
例えば、強誘電体キャパシタＦＣの分極が、それぞれ
Ａ，Ｂの状態にある場合をデータ”１”、データ”０”
というように対応させる。このとき、強誘電体キャパシ
タＦＣの両電極間にＶｅの電圧をかけると、データ”
１”の場合は強誘電体キャパシタＦＣから図１０に示す
Ｑ1の電荷がビット線ＢＬ上に出力される。一方、デー
タ”０”の場合には、強誘電体キャパシタＦＣから図１
０に示すＱ0の電荷がビット線ＢＬ上に出力される。こ
の出力された電荷Ｑ1と電荷Ｑ0の差を判別することによ
り、２値情報の記憶が実現できる。このように、強誘電
体キャパシタを用いたメモリ装置では、強誘電体キャパ
シタ間にかかる外部電圧が０になっても、強誘電体の内
部に生じている分極がデータを保持しているため、電源
が切断されても記憶を保つ、いわゆる不揮発性記憶動作
が可能であるという特徴がある。
極間の電圧Ｖに対する、自発分極電荷Ｑの関係を示す。
例えば、強誘電体キャパシタＦＣの分極が、それぞれ
Ａ，Ｂの状態にある場合をデータ”１”、データ”０”
というように対応させる。このとき、強誘電体キャパシ
タＦＣの両電極間にＶｅの電圧をかけると、データ”
１”の場合は強誘電体キャパシタＦＣから図１０に示す
Ｑ1の電荷がビット線ＢＬ上に出力される。一方、デー
タ”０”の場合には、強誘電体キャパシタＦＣから図１
０に示すＱ0の電荷がビット線ＢＬ上に出力される。こ
の出力された電荷Ｑ1と電荷Ｑ0の差を判別することによ
り、２値情報の記憶が実現できる。このように、強誘電
体キャパシタを用いたメモリ装置では、強誘電体キャパ
シタ間にかかる外部電圧が０になっても、強誘電体の内
部に生じている分極がデータを保持しているため、電源
が切断されても記憶を保つ、いわゆる不揮発性記憶動作
が可能であるという特徴がある。
【０００５】上述の図９に示したような１Ｔ／１Ｃ型メ
モリセルを用いたメモリセルアレイの部分回路列を図１
１に示す。図１１において、ＭＣ１１〜ＭＣｎ１，ＭＣ
１２〜ＭＣｎ２はメモリセル、ＴＣ１１はメモリセルＭ
Ｃ１１に含まれるトランジスタ、ＦＣ１１はメモリセル
ＭＣ１１に含まれる強誘電体キャパシタ、ＰＣ１，ＰＣ
２はビット線プリチャージ回路、ＤＣ１１，ＤＣ２１，
ＤＣ１２，ＤＣ２２はリファレンス電圧発生回路、ＳＡ
ＭＰ２は差動増幅回路であるところのセンスアンプ回路
である。また、ＷＬ１〜ＷＬｎはワード線、ＰＬ１〜Ｐ
Ｌｎはプレート線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２はビット線、ＰＢＬはビット線プリチャージ制御信号
線、ＶＢＰはビットプリチャージ電圧線、ＤＷＬ１，Ｄ
ＷＬ２はリファレンス電圧発生回路制御信号線、ＳＥは
センスアンプ回路制御信号線である。
モリセルを用いたメモリセルアレイの部分回路列を図１
１に示す。図１１において、ＭＣ１１〜ＭＣｎ１，ＭＣ
１２〜ＭＣｎ２はメモリセル、ＴＣ１１はメモリセルＭ
Ｃ１１に含まれるトランジスタ、ＦＣ１１はメモリセル
ＭＣ１１に含まれる強誘電体キャパシタ、ＰＣ１，ＰＣ
２はビット線プリチャージ回路、ＤＣ１１，ＤＣ２１，
ＤＣ１２，ＤＣ２２はリファレンス電圧発生回路、ＳＡ
ＭＰ２は差動増幅回路であるところのセンスアンプ回路
である。また、ＷＬ１〜ＷＬｎはワード線、ＰＬ１〜Ｐ
Ｌｎはプレート線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２はビット線、ＰＢＬはビット線プリチャージ制御信号
線、ＶＢＰはビットプリチャージ電圧線、ＤＷＬ１，Ｄ
ＷＬ２はリファレンス電圧発生回路制御信号線、ＳＥは
センスアンプ回路制御信号線である。
【０００６】メモリセルからの信号電圧は、例えばメモ
リセルＭＣ１１が選択された場合には、ビット線ＢＬ１
１上に現れる。このビット線ＢＬ１１上に現れた信号電
圧が”０”に相当するか”１”に相当するかについて
は、リファレンス電圧となる電圧を、対となるビット線
／ＢＬ１上に発生させることで、センスアンプ回路のよ
うな差動増幅回路で判定することができる。リファレン
ス電圧は、通常、データ”０”に対応する読み出し信号
電圧とデータ”１”に対応する読み出し電圧の中間の電
圧値に設定する。
リセルＭＣ１１が選択された場合には、ビット線ＢＬ１
１上に現れる。このビット線ＢＬ１１上に現れた信号電
圧が”０”に相当するか”１”に相当するかについて
は、リファレンス電圧となる電圧を、対となるビット線
／ＢＬ１上に発生させることで、センスアンプ回路のよ
うな差動増幅回路で判定することができる。リファレン
ス電圧は、通常、データ”０”に対応する読み出し信号
電圧とデータ”１”に対応する読み出し電圧の中間の電
圧値に設定する。
【０００７】図１２に、図１１に示したメモリセルアレ
イの動作タイミングチャートを示す。この動作タイミン
グチャートは、１９９４年２月の固体素子回路国際会議
（International Solid-State Circuits Conference, I
SSCC）予稿集268頁〜269頁に述べられている方式に基づ
いている。以下、図１１および図１２を参照して、ワー
ド線ＷＬ１が選択され、メモリセルＭＣ１１に注目した
場合の、当該強誘電体メモリの読み出し動作および書き
込み動作について説明する。なお、後述する他の図にお
ける動作タイミングチャートにおいて、特にことわりの
ない限り、ハイレベル”Ｈ”に相当するレベルは、メモ
リ装置外部から供給される電源電圧、またはメモリ装置
内部に設けた電圧発生回路で発生される電圧のいずれか
とし、ロウレベル”Ｌ”に相当するレベルは接地電圧と
する。また、参考として、図１２の〜の各期間終了
時点での、強誘電体キャパシタＦＣ１１の分極を同図中
の最下部に示す。
イの動作タイミングチャートを示す。この動作タイミン
グチャートは、１９９４年２月の固体素子回路国際会議
（International Solid-State Circuits Conference, I
SSCC）予稿集268頁〜269頁に述べられている方式に基づ
いている。以下、図１１および図１２を参照して、ワー
ド線ＷＬ１が選択され、メモリセルＭＣ１１に注目した
場合の、当該強誘電体メモリの読み出し動作および書き
込み動作について説明する。なお、後述する他の図にお
ける動作タイミングチャートにおいて、特にことわりの
ない限り、ハイレベル”Ｈ”に相当するレベルは、メモ
リ装置外部から供給される電源電圧、またはメモリ装置
内部に設けた電圧発生回路で発生される電圧のいずれか
とし、ロウレベル”Ｌ”に相当するレベルは接地電圧と
する。また、参考として、図１２の〜の各期間終了
時点での、強誘電体キャパシタＦＣ１１の分極を同図中
の最下部に示す。
【０００８】図１２中、〜の期間はメモリセルから
データを読み出す動作である。まず、の間でビット線
プリチャージ制御信号ＰＢＬをロウレベルにすることに
より、ビット線プリチャージを解除する。ここでは、ビ
ット線プリチャージ電圧ＶＢＰは接地電位としている。
データを読み出す動作である。まず、の間でビット線
プリチャージ制御信号ＰＢＬをロウレベルにすることに
より、ビット線プリチャージを解除する。ここでは、ビ
ット線プリチャージ電圧ＶＢＰは接地電位としている。
【０００９】次に、の間において、ワード線ＷＬ１と
プレート線ＰＬ１をそれぞれハイレベルに上げ、メモリ
セルＭＣ１１からビット線ＢＬ１上にデータを出力す
る。同時に、メモリセルＭＣ１２からはビット線ＢＬ２
上にデータが出力されているが、それはメモリセルＭＣ
１１の動作と同様であるため、ここでは混乱をさけるた
めそちらの動作説明は省略する。このときメモリセルＭ
Ｃ１１から出力されるデータ信号は、強誘電体キャパシ
タＦＣ１１の分極状態に応じてきまり、図１２では一例
としてデータ”１”が読み出される様子が示されてい
る。一方、対となるビット線／ＢＬ１上には、制御信号
ＤＷＬ２により、リファレンス電圧発生回路ＤＣ２１か
ら適性なリファレンス電圧を発生させる。
プレート線ＰＬ１をそれぞれハイレベルに上げ、メモリ
セルＭＣ１１からビット線ＢＬ１上にデータを出力す
る。同時に、メモリセルＭＣ１２からはビット線ＢＬ２
上にデータが出力されているが、それはメモリセルＭＣ
１１の動作と同様であるため、ここでは混乱をさけるた
めそちらの動作説明は省略する。このときメモリセルＭ
Ｃ１１から出力されるデータ信号は、強誘電体キャパシ
タＦＣ１１の分極状態に応じてきまり、図１２では一例
としてデータ”１”が読み出される様子が示されてい
る。一方、対となるビット線／ＢＬ１上には、制御信号
ＤＷＬ２により、リファレンス電圧発生回路ＤＣ２１か
ら適性なリファレンス電圧を発生させる。
【００１０】リファレンス電圧を発生した後、の期間
において、センスアンプ回路制御信号ＳＥを活性化し、
ビット線ＢＬ１とビット線／ＢＬ１との間の差電圧を、
センスアンプ回路ＳＡＭＰ１が差動増幅する。
において、センスアンプ回路制御信号ＳＥを活性化し、
ビット線ＢＬ１とビット線／ＢＬ１との間の差電圧を、
センスアンプ回路ＳＡＭＰ１が差動増幅する。
【００１１】続く〜の間においては、読み出したデ
ータをメモリセルＭＣ１１に再度書き戻す動作が行われ
る。の期間で、強誘電体キャパシタＦＣ１１のデータ
は破壊されているので、このようなデータ再書き込み動
作が必要となる。なお、当該強誘電体メモリ装置外部か
ら入力されるデータをメモリセルに書き込む場合には、
の期間に、ビット線ＢＬ１およびビット線／ＢＬ１上
に、所望のデータに対応する電圧を設定してから、次の
以降の動作を行う。
ータをメモリセルＭＣ１１に再度書き戻す動作が行われ
る。の期間で、強誘電体キャパシタＦＣ１１のデータ
は破壊されているので、このようなデータ再書き込み動
作が必要となる。なお、当該強誘電体メモリ装置外部か
ら入力されるデータをメモリセルに書き込む場合には、
の期間に、ビット線ＢＬ１およびビット線／ＢＬ１上
に、所望のデータに対応する電圧を設定してから、次の
以降の動作を行う。
【００１２】の期間において、プレート線ＰＬ１をロ
ウレベルにする。続くの期間において、センスアンプ
回路制御信号ＳＥをロウレベルとすることにより、セン
スアンプ回路ＳＡＭＰ１を非活性とし、さらにビット線
プリチャージ制御信号ＰＢＬをハイレベルとしてビット
線レベルを接地電位とする。こうすることにより、強誘
電体キャパシタＦＣ１１の分極を、データ読み出し前の
の期間の状態に戻すことができる。最後に、ワード線
Ｗ１をロウレベルに下げ、トランジスタＴＣ１１を非導
通にしてメモリセルＭＣ１１へのアクセス動作を完了す
る。
ウレベルにする。続くの期間において、センスアンプ
回路制御信号ＳＥをロウレベルとすることにより、セン
スアンプ回路ＳＡＭＰ１を非活性とし、さらにビット線
プリチャージ制御信号ＰＢＬをハイレベルとしてビット
線レベルを接地電位とする。こうすることにより、強誘
電体キャパシタＦＣ１１の分極を、データ読み出し前の
の期間の状態に戻すことができる。最後に、ワード線
Ｗ１をロウレベルに下げ、トランジスタＴＣ１１を非導
通にしてメモリセルＭＣ１１へのアクセス動作を完了す
る。
【００１３】ここで、上述の回路動作と、強誘電キャパ
シタの特性との関係について説明する。例えば、図１２
中のの期間で、ワード線ＷＬ１をハイレベルとしてト
ランジスタＴＣ１１を導通させ、プレート線ＰＬ１をハ
イレベルに立ち上げた状態は、図１０における強誘電体
キャパシタに−Ｖｅの電圧をかけた状態に相当する（プ
レート線からビット線への方向を電圧の正の向きとす
る）。このとき、電荷Ｑ 1または電荷Ｑ0がビット線ＢＬ
１上に出力される。ところで、このままの状態では、”
１”，”０”のいずれが記憶されていた場合でも、強誘
電体キャパシタの分極は、図１０に示すｈ点にあっ
て、”１”または”０”の区別ができない。そこで、読
み出された”１”，”０”データに応じて、強誘電体キ
ャパシタにそれぞれ＋Ｖｅ，０ので電圧をかけて、デー
タを書き戻す動作が必要となる。この動作が、図１２の
の期間の動作に相当する。
シタの特性との関係について説明する。例えば、図１２
中のの期間で、ワード線ＷＬ１をハイレベルとしてト
ランジスタＴＣ１１を導通させ、プレート線ＰＬ１をハ
イレベルに立ち上げた状態は、図１０における強誘電体
キャパシタに−Ｖｅの電圧をかけた状態に相当する（プ
レート線からビット線への方向を電圧の正の向きとす
る）。このとき、電荷Ｑ 1または電荷Ｑ0がビット線ＢＬ
１上に出力される。ところで、このままの状態では、”
１”，”０”のいずれが記憶されていた場合でも、強誘
電体キャパシタの分極は、図１０に示すｈ点にあっ
て、”１”または”０”の区別ができない。そこで、読
み出された”１”，”０”データに応じて、強誘電体キ
ャパシタにそれぞれ＋Ｖｅ，０ので電圧をかけて、デー
タを書き戻す動作が必要となる。この動作が、図１２の
の期間の動作に相当する。
【００１４】また、図１１および図１２に示した例で
は、プレート線、ビット線とも、ロウレベルとハイレベ
ルの間で駆動することにより、強誘電体キャパシタの両
電極間に正負両方向の電圧をかけられるようにし、該強
誘電体キャパシタに対し、”０”，”１”いずれのデー
タを書き込むことも可能にしていた。一方、プレート線
をロウレベルとハイレベルの中間電位にし、ビット線を
ロウレベルとハイレベルの間で駆動することで、強誘電
体キャパシタの両電極間に正負両方向の電圧をかけるこ
とを可能にするといった動作方式もある。このような動
作方式の例は、１９９４年２月の固体素子回路国際会議
（International Solid-State Circuits Conference, I
SSCC）予稿集368頁〜369頁に述べられている。図１３に
その動作方式をとる強誘電体メモリセルアレイの部分回
路例を示し、図１４にその動作タイミングチャートを示
す。以降、図面に用いる符号について、同じ構成要素に
ついては特に説明を加える必要がある場合以外はその説
明を省略することとする。
は、プレート線、ビット線とも、ロウレベルとハイレベ
ルの間で駆動することにより、強誘電体キャパシタの両
電極間に正負両方向の電圧をかけられるようにし、該強
誘電体キャパシタに対し、”０”，”１”いずれのデー
タを書き込むことも可能にしていた。一方、プレート線
をロウレベルとハイレベルの中間電位にし、ビット線を
ロウレベルとハイレベルの間で駆動することで、強誘電
体キャパシタの両電極間に正負両方向の電圧をかけるこ
とを可能にするといった動作方式もある。このような動
作方式の例は、１９９４年２月の固体素子回路国際会議
（International Solid-State Circuits Conference, I
SSCC）予稿集368頁〜369頁に述べられている。図１３に
その動作方式をとる強誘電体メモリセルアレイの部分回
路例を示し、図１４にその動作タイミングチャートを示
す。以降、図面に用いる符号について、同じ構成要素に
ついては特に説明を加える必要がある場合以外はその説
明を省略することとする。
【００１５】図１３において、ＥＢ１，ＥＢ２はビット
線バランス制御回路である。また、ＥＢＬはビット線バ
ランス制御信号線である。図１４には、その最下部に、
参考として〜の各期間終了時点での強誘電体キャパ
シタＦＣ１１の分極を示す。以下、図１３および図１４
を参照して図１１および図１２の説明と同様、ワード線
ＷＬ１が選択され、メモリセルＭＣ１１に注目した場合
の、読み出し動作および書き込み動作について説明す
る。
線バランス制御回路である。また、ＥＢＬはビット線バ
ランス制御信号線である。図１４には、その最下部に、
参考として〜の各期間終了時点での強誘電体キャパ
シタＦＣ１１の分極を示す。以下、図１３および図１４
を参照して図１１および図１２の説明と同様、ワード線
ＷＬ１が選択され、メモリセルＭＣ１１に注目した場合
の、読み出し動作および書き込み動作について説明す
る。
【００１６】まず、の期間で、ビット線プリチャージ
制御信号ＰＢＬをロウレベルにすることにより、ビット
線プリチャージを解除する。ここでも、ビット線プリチ
ャージ電圧ＶＢＰは接地電位としている。次に、の間
で、ワード線ＷＬ１をハイレベルに上げ、メモリセルＭ
Ｃ１１からビット線ＢＬ１上にデータを出力する。ここ
で、図１２の場合の動作と異なるところは、プレート線
ＰＬ１が中間電位（以下、Ｖｍとする）に保たれたまま
である点である。ビット線プリチャージレベルが接地電
位、プレート線が中間電位であるため、の期間でトラ
ンジスタＴＣ１１が導通状態となったとき、強誘電体キ
ャパシタＦＣ１１の両電極間には、プレート線からビッ
ト線への方向を電圧の正の向きとして、ほぼ−Ｖｍの電
圧がかかる。すると、強誘電体キャパシタＦＣ１１か
ら、分極の状態に応じた信号電荷が、ビット線ＢＬ１上
に読み出される。同時に、対となるビット線／ＢＬ１上
には、リファレンス電圧発生回路ＤＣ２１によって適性
なリファレンス電圧を発生させる。続くの期間におい
て、センスアンプ回路制御信号ＳＥを活性化し、ビット
線ＢＬ１とビット線／ＢＬ１との間の差電圧をセンスア
ンプ回路ＳＡＭＰ１で差動増幅する。
制御信号ＰＢＬをロウレベルにすることにより、ビット
線プリチャージを解除する。ここでも、ビット線プリチ
ャージ電圧ＶＢＰは接地電位としている。次に、の間
で、ワード線ＷＬ１をハイレベルに上げ、メモリセルＭ
Ｃ１１からビット線ＢＬ１上にデータを出力する。ここ
で、図１２の場合の動作と異なるところは、プレート線
ＰＬ１が中間電位（以下、Ｖｍとする）に保たれたまま
である点である。ビット線プリチャージレベルが接地電
位、プレート線が中間電位であるため、の期間でトラ
ンジスタＴＣ１１が導通状態となったとき、強誘電体キ
ャパシタＦＣ１１の両電極間には、プレート線からビッ
ト線への方向を電圧の正の向きとして、ほぼ−Ｖｍの電
圧がかかる。すると、強誘電体キャパシタＦＣ１１か
ら、分極の状態に応じた信号電荷が、ビット線ＢＬ１上
に読み出される。同時に、対となるビット線／ＢＬ１上
には、リファレンス電圧発生回路ＤＣ２１によって適性
なリファレンス電圧を発生させる。続くの期間におい
て、センスアンプ回路制御信号ＳＥを活性化し、ビット
線ＢＬ１とビット線／ＢＬ１との間の差電圧をセンスア
ンプ回路ＳＡＭＰ１で差動増幅する。
【００１７】メモリ装置外部から入力したデータをメモ
リセルに書き込む場合には、の間において、所望のデ
ータに対応する電圧をビット線ＢＬ１およびビット線／
ＢＬ１に設定してから次の以降の動作に移る。
リセルに書き込む場合には、の間において、所望のデ
ータに対応する電圧をビット線ＢＬ１およびビット線／
ＢＬ１に設定してから次の以降の動作に移る。
【００１８】の間において、センスアンプ回路制御信
号ＳＥをロウレベルとすることによりセンスアンプ回路
ＳＡＭＰ１を非活性とする。されに、ビット線バランス
制御信号ＥＢＬをハイレベルとして、ビット線ＢＬ１を
プレート線ＰＬ１と同じ中間電位とする。こうすること
により、強誘電体キャパシタＦＣ１１の分極を、データ
読み出し前のの間の状態に戻すことができる。
号ＳＥをロウレベルとすることによりセンスアンプ回路
ＳＡＭＰ１を非活性とする。されに、ビット線バランス
制御信号ＥＢＬをハイレベルとして、ビット線ＢＬ１を
プレート線ＰＬ１と同じ中間電位とする。こうすること
により、強誘電体キャパシタＦＣ１１の分極を、データ
読み出し前のの間の状態に戻すことができる。
【００１９】の期間でワード線ＷＬ１をロウレベルに
下げ、トランジスタＦＣ１１を非導通とした後、の期
間でビット線ＢＬ１，／ＢＬ１を接地電位にした状態に
してＭＣ１１へのアクセス動作を完了する。
下げ、トランジスタＦＣ１１を非導通とした後、の期
間でビット線ＢＬ１，／ＢＬ１を接地電位にした状態に
してＭＣ１１へのアクセス動作を完了する。
【００２０】強誘電体キャパシタから読み出される信号
電荷は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電荷も大きい。先に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とビッ
ト線の電圧振幅とに関係する。プレート線設定電圧およ
びビット線の電圧振幅は、強誘電体から読み出される信
号電圧を、センスアンプが正常にデータをセンス増幅で
きる値であるならば、どのように設定してもよい。例え
ば、プレート線の設定電圧を電源電圧の１／２に、ビッ
ト線の振幅を接地電位と電源電圧の間とする方法があ
る。電源電圧は、メモリ装置外部から供給されるもので
もよいし、メモリ装置内部の電圧発生回路で発生された
電圧でもよい。
電荷は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電荷も大きい。先に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とビッ
ト線の電圧振幅とに関係する。プレート線設定電圧およ
びビット線の電圧振幅は、強誘電体から読み出される信
号電圧を、センスアンプが正常にデータをセンス増幅で
きる値であるならば、どのように設定してもよい。例え
ば、プレート線の設定電圧を電源電圧の１／２に、ビッ
ト線の振幅を接地電位と電源電圧の間とする方法があ
る。電源電圧は、メモリ装置外部から供給されるもので
もよいし、メモリ装置内部の電圧発生回路で発生された
電圧でもよい。
【００２１】ここまで述べてきたように、強誘電体メモ
リ装置の動作において、メモリセルから読み出されたデ
ータをセンスアンプ回路で増幅する最には、リファレン
スとなる電圧を発生することが必要である。そのリファ
レンス電圧発生回路の具体例として、前出の文献（１９
９４年２月の固体素子回路国際会議予稿集368頁〜369
頁）に述べられているようなものがある。図１５にその
回路を示し、図１６にその回路の動作タイミングチャー
トを示す。
リ装置の動作において、メモリセルから読み出されたデ
ータをセンスアンプ回路で増幅する最には、リファレン
スとなる電圧を発生することが必要である。そのリファ
レンス電圧発生回路の具体例として、前出の文献（１９
９４年２月の固体素子回路国際会議予稿集368頁〜369
頁）に述べられているようなものがある。図１５にその
回路を示し、図１６にその回路の動作タイミングチャー
トを示す。
【００２２】図１５において、ＤＣ１１とＤＣ２１はリ
ファレンス電圧発生回路で、特にこの場合、１Ｔ／１Ｃ
型メモリセルと同様に、１つのトランジスタと１つの強
誘電体キャパシタとからなる回路を基本に構成されるこ
とから、ダミーメモリセルとも呼ばれている。ＤＴＣ１
１とＤＣＴ２１、ＤＦＣ１１とＤＦＣ２１は、それぞれ
ダミーメモリセル内のトランジスタと強誘電体キャパシ
タである。ＤＴＲ１１とＤＴＲ２１は、ダミーメモリセ
ル内部のトランジスタと強誘電体キャパシタとが互いに
接続されている節点の電位を補償するためのトランジス
タである。ＳＡＭＰ１はＣＭＯＳインバータを交差接続
した形のセンスアンプ回路である。また、ＣＤＷＬはト
ランジスタＤＴＲ１１およびトランジスタＤＴＲ２１を
制御する信号、ＳＡＰ、ＳＡＮはセンスアンプ回路の制
御信号線である。
ファレンス電圧発生回路で、特にこの場合、１Ｔ／１Ｃ
型メモリセルと同様に、１つのトランジスタと１つの強
誘電体キャパシタとからなる回路を基本に構成されるこ
とから、ダミーメモリセルとも呼ばれている。ＤＴＣ１
１とＤＣＴ２１、ＤＦＣ１１とＤＦＣ２１は、それぞれ
ダミーメモリセル内のトランジスタと強誘電体キャパシ
タである。ＤＴＲ１１とＤＴＲ２１は、ダミーメモリセ
ル内部のトランジスタと強誘電体キャパシタとが互いに
接続されている節点の電位を補償するためのトランジス
タである。ＳＡＭＰ１はＣＭＯＳインバータを交差接続
した形のセンスアンプ回路である。また、ＣＤＷＬはト
ランジスタＤＴＲ１１およびトランジスタＤＴＲ２１を
制御する信号、ＳＡＰ、ＳＡＮはセンスアンプ回路の制
御信号線である。
【００２３】図１５に示すダミーメモリセルによるリフ
ァレンス電圧発生方法の要点は、メモリセルの強誘電体
キャパシタＦＣ１１とダミーメモリセルの強誘電体キャ
パシタＤＦＣ１１とのそれぞれのＱ−Ｖヒステリシス特
性の間に、図１７に示すような関係を持たせるように設
定することにある。
ァレンス電圧発生方法の要点は、メモリセルの強誘電体
キャパシタＦＣ１１とダミーメモリセルの強誘電体キャ
パシタＤＦＣ１１とのそれぞれのＱ−Ｖヒステリシス特
性の間に、図１７に示すような関係を持たせるように設
定することにある。
【００２４】図１７において、小さいほうのヒステリシ
ス特性曲線が強誘電体キャパシタＦＣ１１のものであ
る。図１０と同様に、図１７中の−Ｑｒ（cell）点，＋
Ｑｒ（cell）点をそれぞれデータ”０”，”１”に対応
させる。図１５の回路において、プレート線ＰＬ１をロ
ウレベルからハイレベル駆動したとき（図１６のの期
間）、ビット線ＢＬ１上にメモリセルＭＣ１１から出力
される電圧は、強誘電体キャパシタＦＣ１１に”０”が
記憶されていた場合には図１７のＶ0の電圧となり、”
１”が記憶されていた場合には図１７のＶ1の電圧とな
る。ここで、電圧Ｖ0は（−Ｖｃｃ、−Ｑｒ（cell））
を通り、傾きがＣB（ビット線ＢＬ１の寄生容量）の直
線と強誘電体キャパシタＦＣ１１のヒステリシス曲線と
が交わる点の、直線Ｖ＝−Ｖｃｃまでの距離であり、電
圧Ｖ1は、（−Ｖｃｃ、＋Ｑｒ（cell））を通り、傾き
がＣBの直線と強誘電体キャパシタＦＣ１１のヒステリ
シス曲線とが交わる点の、直線Ｖ＝−Ｖｃｃまでの距離
である。一方、ダミーメモリセルのキャパシタＤＦＣ１
１の特性は図１７に示す大きいほうのヒステリス曲線で
表せるものとし、かつキャパシタＤＦＣ１１には常に”
０”が記憶されているとすると、図１５に示すＤＰＬを
ロウレベルからハイレベルに駆動したときにビット線／
ＢＬ１上に出てくる電圧は、上記強誘電体キャパシタＦ
Ｃ１１の場合と同様にして、図１７のＶREFの電圧が出
力される。図１７から分かるように、 Ｖ0＜ＶREF＜Ｖ1 ・・・（１） の関係が満たされている。これにより、センスアンプＳ
ＡＭＰ１でメモリセルＭＣ１１からの読みだしデータ
の”０”／”１”を判別することができる。
ス特性曲線が強誘電体キャパシタＦＣ１１のものであ
る。図１０と同様に、図１７中の−Ｑｒ（cell）点，＋
Ｑｒ（cell）点をそれぞれデータ”０”，”１”に対応
させる。図１５の回路において、プレート線ＰＬ１をロ
ウレベルからハイレベル駆動したとき（図１６のの期
間）、ビット線ＢＬ１上にメモリセルＭＣ１１から出力
される電圧は、強誘電体キャパシタＦＣ１１に”０”が
記憶されていた場合には図１７のＶ0の電圧となり、”
１”が記憶されていた場合には図１７のＶ1の電圧とな
る。ここで、電圧Ｖ0は（−Ｖｃｃ、−Ｑｒ（cell））
を通り、傾きがＣB（ビット線ＢＬ１の寄生容量）の直
線と強誘電体キャパシタＦＣ１１のヒステリシス曲線と
が交わる点の、直線Ｖ＝−Ｖｃｃまでの距離であり、電
圧Ｖ1は、（−Ｖｃｃ、＋Ｑｒ（cell））を通り、傾き
がＣBの直線と強誘電体キャパシタＦＣ１１のヒステリ
シス曲線とが交わる点の、直線Ｖ＝−Ｖｃｃまでの距離
である。一方、ダミーメモリセルのキャパシタＤＦＣ１
１の特性は図１７に示す大きいほうのヒステリス曲線で
表せるものとし、かつキャパシタＤＦＣ１１には常に”
０”が記憶されているとすると、図１５に示すＤＰＬを
ロウレベルからハイレベルに駆動したときにビット線／
ＢＬ１上に出てくる電圧は、上記強誘電体キャパシタＦ
Ｃ１１の場合と同様にして、図１７のＶREFの電圧が出
力される。図１７から分かるように、 Ｖ0＜ＶREF＜Ｖ1 ・・・（１） の関係が満たされている。これにより、センスアンプＳ
ＡＭＰ１でメモリセルＭＣ１１からの読みだしデータ
の”０”／”１”を判別することができる。
【００２５】上記のキャパシタＤＦＣ１１のようなヒス
テリシス特性曲線のかたちの調節は、先に述べた１９９
４年ISSCC予稿集２６８頁には、強誘電体キャパシタの
サイズをかえることによって可能であると記載されてい
る。
テリシス特性曲線のかたちの調節は、先に述べた１９９
４年ISSCC予稿集２６８頁には、強誘電体キャパシタの
サイズをかえることによって可能であると記載されてい
る。
【００２６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の強誘電体メモリのリファレンス電圧発生方式で
は、ダミーメモリセルの強誘電体キャパシタのサイズの
調節によってリファレンス電圧に相当する信号電荷をつ
くるため、このダミーメモリセルの強誘電体キャパシタ
と、メモリセルの強誘電体キャパシタの形状が異なる。
したがって、発生されるリファレンス電圧が、強誘電体
キャパシタの特性ばらつきの影響を受け易いという欠点
がある。例えば、図１７において、製造上のばらつきに
より、強誘電体キャパシタＦＣ１１とキャパシタＤＦＣ
１１のヒステリシス特性の形状がかわり、ＶREFの値が
Ｖ0とＶ1の中間の値にならなくなった場合、正常なリフ
ァレンス電圧が発生できず、誤動作することになる。
た従来の強誘電体メモリのリファレンス電圧発生方式で
は、ダミーメモリセルの強誘電体キャパシタのサイズの
調節によってリファレンス電圧に相当する信号電荷をつ
くるため、このダミーメモリセルの強誘電体キャパシタ
と、メモリセルの強誘電体キャパシタの形状が異なる。
したがって、発生されるリファレンス電圧が、強誘電体
キャパシタの特性ばらつきの影響を受け易いという欠点
がある。例えば、図１７において、製造上のばらつきに
より、強誘電体キャパシタＦＣ１１とキャパシタＤＦＣ
１１のヒステリシス特性の形状がかわり、ＶREFの値が
Ｖ0とＶ1の中間の値にならなくなった場合、正常なリフ
ァレンス電圧が発生できず、誤動作することになる。
【００２７】また、一般に強誘電体は疲労特性と呼ばれ
る特性がある。これは、図１８に示すように、分極反転
を繰り返すうちに、分極反転電荷（図１０のＱ1に相当
する電荷）が減少するという特性である。この疲労特性
により、”１”読み出し／書き込み動作を繰り返すうち
に、Ｖ1の電圧値を下げ、最終的に”１”読み出しマー
ジンを下げるという欠点につながる。
る特性がある。これは、図１８に示すように、分極反転
を繰り返すうちに、分極反転電荷（図１０のＱ1に相当
する電荷）が減少するという特性である。この疲労特性
により、”１”読み出し／書き込み動作を繰り返すうち
に、Ｖ1の電圧値を下げ、最終的に”１”読み出しマー
ジンを下げるという欠点につながる。
【００２８】本発明の目的は、上記各問題点を解決し、
強誘電体キャパシタの特性ばらつきに強い強誘電体メモ
リ装置を提供することにある。
強誘電体キャパシタの特性ばらつきに強い強誘電体メモ
リ装置を提供することにある。
【００２９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリ装置は、電界効果型トラン
ジスタと、強誘電体材料を絶縁体膜として用いた強誘電
体キャパシタとからなり、前記強誘電体キャパシタの自
発分極の方向を記憶情報に対応させて記憶動作が行われ
るメモリセルと、前記メモリセルの強誘電体キャパシタ
の自発分極の方向を反転した状態と非反転状態の２つの
状態における電荷量の差を判別して、前記メモリセルか
らの信号電圧の読み出しを行うセンスアンプ回路と、前
記反転状態と非反転状態の２つの状態における電荷量の
差を判別するためのリファレンス電圧を発生するリファ
レンス電圧発生手段と、を有し、前記リファレンス電圧
発生手段は、前記メモリセルの強誘電体キャパシタの自
発分極の方向が非反転状態のときの該メモリセルに記憶
された信号電荷によって得られる信号電圧に、前記セン
スアンプ回路による該メモリセルからの信号電圧の読み
出しが可能な最小の電圧を上回る電圧を加えた電圧を、
前記リファレンス電圧として発生することを特徴とす
る。
め、本発明の強誘電体メモリ装置は、電界効果型トラン
ジスタと、強誘電体材料を絶縁体膜として用いた強誘電
体キャパシタとからなり、前記強誘電体キャパシタの自
発分極の方向を記憶情報に対応させて記憶動作が行われ
るメモリセルと、前記メモリセルの強誘電体キャパシタ
の自発分極の方向を反転した状態と非反転状態の２つの
状態における電荷量の差を判別して、前記メモリセルか
らの信号電圧の読み出しを行うセンスアンプ回路と、前
記反転状態と非反転状態の２つの状態における電荷量の
差を判別するためのリファレンス電圧を発生するリファ
レンス電圧発生手段と、を有し、前記リファレンス電圧
発生手段は、前記メモリセルの強誘電体キャパシタの自
発分極の方向が非反転状態のときの該メモリセルに記憶
された信号電荷によって得られる信号電圧に、前記セン
スアンプ回路による該メモリセルからの信号電圧の読み
出しが可能な最小の電圧を上回る電圧を加えた電圧を、
前記リファレンス電圧として発生することを特徴とす
る。
【００３０】上記の強誘電体メモリ装置において、前記
メモリセルは、電界効果型トランジスタのソース端子が
強誘電体キャパシタの一方の端子に接続され、ドレイン
端子がビット線に接続され、ゲート端子がワード線に接
続され、強誘電体キャパシタのもう一方の端子がプレー
ト線に接続されており、前記センスアンプ回路は、第１
および第２の端子を備え、前記第１の端子に前記メモリ
セルからの信号電荷が前記ビット線上に読み出されるこ
とによって得られる信号電圧が入力され、前記第２の端
子に前記リファレンス電圧が入力され、第１および第２
の端子間電圧を差動増幅することにより、前記メモリセ
ルから出力される信号電荷の論理値を判別するセンスア
ンプより構成され、前記リファレンス電圧発生手段が、
前記メモリセルの強誘電体キャパシタの自発分極の方向
が非反転状態のときに相当する信号電荷が前記ビット線
上に読み出されることによって得られる信号電圧に、前
記センスアンプが前記メモリセルからの信号電圧の読み
出し信号電圧を増幅することができる最小の電圧である
センスアンプ感度を上回る電圧を加えた電圧を、前記リ
ファレンス電圧として発生するようにしてもよい。
メモリセルは、電界効果型トランジスタのソース端子が
強誘電体キャパシタの一方の端子に接続され、ドレイン
端子がビット線に接続され、ゲート端子がワード線に接
続され、強誘電体キャパシタのもう一方の端子がプレー
ト線に接続されており、前記センスアンプ回路は、第１
および第２の端子を備え、前記第１の端子に前記メモリ
セルからの信号電荷が前記ビット線上に読み出されるこ
とによって得られる信号電圧が入力され、前記第２の端
子に前記リファレンス電圧が入力され、第１および第２
の端子間電圧を差動増幅することにより、前記メモリセ
ルから出力される信号電荷の論理値を判別するセンスア
ンプより構成され、前記リファレンス電圧発生手段が、
前記メモリセルの強誘電体キャパシタの自発分極の方向
が非反転状態のときに相当する信号電荷が前記ビット線
上に読み出されることによって得られる信号電圧に、前
記センスアンプが前記メモリセルからの信号電圧の読み
出し信号電圧を増幅することができる最小の電圧である
センスアンプ感度を上回る電圧を加えた電圧を、前記リ
ファレンス電圧として発生するようにしてもよい。
【００３１】上記の場合、前記リファレンス電圧発生手
段は、第１および第２のダミーメモリセルを有し、前記
第１のダミーメモリセルは、１つのトランジスタと１つ
の強誘電体キャパシタとを備え、該トランジスタのゲー
ト端子が第１のダミーワード線に接続され、ソース端子
が前記センスアンプの第１の端子に直接接続され、もし
くはトランスファゲートを介して電気的に接続され、ド
レイン端子が該強誘電体キャパシタの一方の端子に接続
され、該強誘電体キャパシタのもう一方の端子が第１の
ダミープレート線に接続され、前記第２のダミーメモリ
セルは、１つのトランジスタと１つのキャパシタとを備
え、該トランジスタのゲート端子が第２のダミーワード
線に接続され、ソース端子が前記第１のダミーセルのソ
ース端子に接続され、ドレイン端子が該キャパシタの一
方の端子に接続され、該キャパシタのもう一方の端子が
第２のダミープレート線に接続された構成としてよい。
段は、第１および第２のダミーメモリセルを有し、前記
第１のダミーメモリセルは、１つのトランジスタと１つ
の強誘電体キャパシタとを備え、該トランジスタのゲー
ト端子が第１のダミーワード線に接続され、ソース端子
が前記センスアンプの第１の端子に直接接続され、もし
くはトランスファゲートを介して電気的に接続され、ド
レイン端子が該強誘電体キャパシタの一方の端子に接続
され、該強誘電体キャパシタのもう一方の端子が第１の
ダミープレート線に接続され、前記第２のダミーメモリ
セルは、１つのトランジスタと１つのキャパシタとを備
え、該トランジスタのゲート端子が第２のダミーワード
線に接続され、ソース端子が前記第１のダミーセルのソ
ース端子に接続され、ドレイン端子が該キャパシタの一
方の端子に接続され、該キャパシタのもう一方の端子が
第２のダミープレート線に接続された構成としてよい。
【００３２】さらに、前記第１のダミーメモリセルを、
前記メモリセルと同一のデバイス構造としてもよい。
前記メモリセルと同一のデバイス構造としてもよい。
【００３３】さらに、前記第２のダミーメモリセルのキ
ャパシタを、トランジスタのゲート容量、配線層間容
量、拡散層容量、またはこれらの組み合わせである常誘
電体容量としてもよい。
ャパシタを、トランジスタのゲート容量、配線層間容
量、拡散層容量、またはこれらの組み合わせである常誘
電体容量としてもよい。
【００３４】さらに、前記第２のダミーメモリセルのキ
ャパシタに、強誘電体キャパシタの常誘電体成分を用い
てもよい。
ャパシタに、強誘電体キャパシタの常誘電体成分を用い
てもよい。
【００３５】さらに、前記第１のダミーメモリセルのト
ランジスタと強誘電体キャパシタとを接続する端子に、
該トランジスタと異なる第２のトランジスタのドレイン
端子が接続され、該第２のトランジスタのソース端子に
所定の電圧を与える信号線が接続され、ゲート端子に第
３のダミーワード線が接続されているものとしてもよ
い。この場合、前記第２のトランジスタのソース端子に
接続された信号線に与えられる電圧値によって前記セン
スアンプ感度を上回る電圧が調節されるようにしてもよ
い。
ランジスタと強誘電体キャパシタとを接続する端子に、
該トランジスタと異なる第２のトランジスタのドレイン
端子が接続され、該第２のトランジスタのソース端子に
所定の電圧を与える信号線が接続され、ゲート端子に第
３のダミーワード線が接続されているものとしてもよ
い。この場合、前記第２のトランジスタのソース端子に
接続された信号線に与えられる電圧値によって前記セン
スアンプ感度を上回る電圧が調節されるようにしてもよ
い。
【００３６】さらに、前記第２のダミーメモリセルのト
ランジスタとキャパシタとを接続する端子に、該トラン
ジスタと異なる第３のトランジスタのドレイン端子が接
続され、該第２のトランジスタのソース端子に所定の電
圧を与える第２の信号線が接続され、ゲート端子に第４
のダミーワード線が接続された構成としてもよい。
ランジスタとキャパシタとを接続する端子に、該トラン
ジスタと異なる第３のトランジスタのドレイン端子が接
続され、該第２のトランジスタのソース端子に所定の電
圧を与える第２の信号線が接続され、ゲート端子に第４
のダミーワード線が接続された構成としてもよい。
【００３７】さらに、前記第２のダミーメモリセルのソ
ース端子が前記センスアンプの第１の端子に直接接続さ
れ、もしくはトランスファゲートを介して電気的に接続
された構成としてもよい。
ース端子が前記センスアンプの第１の端子に直接接続さ
れ、もしくはトランスファゲートを介して電気的に接続
された構成としてもよい。
【００３８】さらに、前記メモリセルがマトリクス状に
配設され、メモリセルアレイに対し、前記センスアンプ
が１つまたは複数設けられた回路系を有する構成として
もよい。
配設され、メモリセルアレイに対し、前記センスアンプ
が１つまたは複数設けられた回路系を有する構成として
もよい。
【００３９】さらに、前記第２のダミーメモリセルのキ
ャパシタの常誘電体容量値に応じて前記センスアンプ感
度を上回る電圧が設定されるように構成してもよい。
ャパシタの常誘電体容量値に応じて前記センスアンプ感
度を上回る電圧が設定されるように構成してもよい。
【００４０】さらに、前記第２のダミープレート線の電
圧を第１の電圧レベルから第２の電圧レベルに駆動する
駆動手段を有し、前記第２のダミープレート線が第１の
電圧レベルから第２の電圧レベルに駆動されることによ
って前記センスアンプ感度を上回る電圧を調節するよう
にしてもよい。
圧を第１の電圧レベルから第２の電圧レベルに駆動する
駆動手段を有し、前記第２のダミープレート線が第１の
電圧レベルから第２の電圧レベルに駆動されることによ
って前記センスアンプ感度を上回る電圧を調節するよう
にしてもよい。
【００４１】（作用）上記の通りの本発明においては、
図１８に示した分極非反転電荷量の繰り返し分極反転回
数依存性が小さいことが利用され、リファレンス電圧の
発生に、メモリセルの強誘電体キャパシタの自発分極の
方向が非反転状態のときに相当する信号電荷のみを使用
し、センスアンプ感度、すなわち正常なセンス増幅動作
をするために必要な最小読み出し電圧に相当する電圧を
別途供給するようになっているので、従来のようにメモ
リセルとダミーメモリセルのアクセス頻度の違いによっ
てリファレンス電圧が不正確になる（疲労特性の影響を
受ける）といったことは生じない。
図１８に示した分極非反転電荷量の繰り返し分極反転回
数依存性が小さいことが利用され、リファレンス電圧の
発生に、メモリセルの強誘電体キャパシタの自発分極の
方向が非反転状態のときに相当する信号電荷のみを使用
し、センスアンプ感度、すなわち正常なセンス増幅動作
をするために必要な最小読み出し電圧に相当する電圧を
別途供給するようになっているので、従来のようにメモ
リセルとダミーメモリセルのアクセス頻度の違いによっ
てリファレンス電圧が不正確になる（疲労特性の影響を
受ける）といったことは生じない。
【００４２】また、メモリセルの強誘電体キャパシタと
ダミーメモリセルの強誘電体キャパシタを同じ形状にす
ることができるので、従来のように、製造上のばらつき
により、メモリセルおよびダミーメモリセルの強誘電体
キャパシタのヒステリシス特性の形状がかわるといった
ことは生じない。
ダミーメモリセルの強誘電体キャパシタを同じ形状にす
ることができるので、従来のように、製造上のばらつき
により、メモリセルおよびダミーメモリセルの強誘電体
キャパシタのヒステリシス特性の形状がかわるといった
ことは生じない。
【００４３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００４４】図１は本発明の強誘電体メモリ装置の一実
施形態を示す回路図である。図１において、ＩＯＣ１、
ＩＯＣ２はデータ入出力回路、ＰＣ１、ＰＣ２はビット
線プリチャージ回路、ＤＣ１、ＤＣ２はリファレンス電
圧発生回路、ＤＴＣ１１〜４２はダミーメモリセル選択
トランジスタ、ＤＦＣ１１〜４２はダミーメモリセルキ
ャパシタである。また、ＩＯＮ、ＩＯＴはデータ入出力
信号線、ＹＳＷ１、ＹＳＷ２はカラム選択信号線、ＤＷ
Ｌ１〜４はダミーワード線、ＤＰＬ１〜２はダミープレ
ート線である。図２に、図１に示した回路の動作タイミ
ングチャートを示す。以下、図１および図２を参照し
て、ワード線ＷＬ１が選択され、メモリセルＭＣ１１に
注目した場合の、読み出し動作および書き込み動作につ
いて説明する。
施形態を示す回路図である。図１において、ＩＯＣ１、
ＩＯＣ２はデータ入出力回路、ＰＣ１、ＰＣ２はビット
線プリチャージ回路、ＤＣ１、ＤＣ２はリファレンス電
圧発生回路、ＤＴＣ１１〜４２はダミーメモリセル選択
トランジスタ、ＤＦＣ１１〜４２はダミーメモリセルキ
ャパシタである。また、ＩＯＮ、ＩＯＴはデータ入出力
信号線、ＹＳＷ１、ＹＳＷ２はカラム選択信号線、ＤＷ
Ｌ１〜４はダミーワード線、ＤＰＬ１〜２はダミープレ
ート線である。図２に、図１に示した回路の動作タイミ
ングチャートを示す。以下、図１および図２を参照し
て、ワード線ＷＬ１が選択され、メモリセルＭＣ１１に
注目した場合の、読み出し動作および書き込み動作につ
いて説明する。
【００４５】ダミーメモリセルＤＦＣ１１，ＤＦＣ２
１，ＤＦＣ１２，ＤＦ２２には、データ”０”があらか
じめ書き込まれている。また、ＤＦＣ３１，ＤＦＣ４
１，ＤＦＣ３２，ＤＦＣ４２の両端子間電圧はゼロとす
る。
１，ＤＦＣ１２，ＤＦ２２には、データ”０”があらか
じめ書き込まれている。また、ＤＦＣ３１，ＤＦＣ４
１，ＤＦＣ３２，ＤＦＣ４２の両端子間電圧はゼロとす
る。
【００４６】まず、の期間でビット線プリチャージ制
御信号ＰＢＬをロウレベルにすることにより、ビット線
プリチャージを解除する。ここで、ビット線プリチャー
ジ電圧ＶＢＰは接地電位とされている。次に、の期間
で、ワード線およびプレート線ＰＬ１をハイレベルに上
げ、メモリセルＭＣ１１からビット線ＢＬ１上にデータ
出力する。続いて、の期間で、リファレンス電圧発生
回路ＤＣ１において、ダミーメモリセルのワード線ＤＷ
Ｌ２およびプレート線ＰＬ１をそれぞれハイレベルと
し、ダミーメモリセルからビット線／ＢＬ１にデータ”
０”に対応する信号電荷を出力する。上記の〜の期
間の動作後に、ビット線ＢＬ１に現れる電圧ＶBL1は、
図１７に示される電圧の記号を用いて、 データ”１”の場合 ＶBL1＝Ｖ1 ・・・（２ａ） データ”０”の場合 ＶBL1＝Ｖ0 ・・・（２ｂ） 一方、ビット線／ＢＬ１に現れる電圧Ｖ/BL1は、 Ｖ/BL1＝Ｖ0 ・・・（３） となる。
御信号ＰＢＬをロウレベルにすることにより、ビット線
プリチャージを解除する。ここで、ビット線プリチャー
ジ電圧ＶＢＰは接地電位とされている。次に、の期間
で、ワード線およびプレート線ＰＬ１をハイレベルに上
げ、メモリセルＭＣ１１からビット線ＢＬ１上にデータ
出力する。続いて、の期間で、リファレンス電圧発生
回路ＤＣ１において、ダミーメモリセルのワード線ＤＷ
Ｌ２およびプレート線ＰＬ１をそれぞれハイレベルと
し、ダミーメモリセルからビット線／ＢＬ１にデータ”
０”に対応する信号電荷を出力する。上記の〜の期
間の動作後に、ビット線ＢＬ１に現れる電圧ＶBL1は、
図１７に示される電圧の記号を用いて、 データ”１”の場合 ＶBL1＝Ｖ1 ・・・（２ａ） データ”０”の場合 ＶBL1＝Ｖ0 ・・・（２ｂ） 一方、ビット線／ＢＬ１に現れる電圧Ｖ/BL1は、 Ｖ/BL1＝Ｖ0 ・・・（３） となる。
【００４７】続いて、の期間において、ワード線ＤＷ
Ｌ４をハイレベルとし、さらにプレート線ＤＰＬ２もハ
イレベルとする。これにより、プレート線ＤＰＬ２とビ
ット線／ＢＬ１とがキャパシタＤＦＣ４１を介して容量
結合しているため、ビット線／ＢＬ１の電圧が少し上が
り、 Ｖ/BL1＝Ｖ0 ＋ΔＶ ・・・（４） となる。ΔＶの大きさは、（１）プレート線ＤＰＬ２の
ハイレベルを調節する、あるいは（２）キャパシタＤＦ
Ｃ４１の容量値を調節する、のいずれかの方法により、
センスアンプの感度を上回るように設定しておく。ここ
では、便宜上、ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４を
シーケンシャルに活性化することとしたが、これらの活
性化タイミングは相前後してもよく、特にその順番に限
らなくてよい。
Ｌ４をハイレベルとし、さらにプレート線ＤＰＬ２もハ
イレベルとする。これにより、プレート線ＤＰＬ２とビ
ット線／ＢＬ１とがキャパシタＤＦＣ４１を介して容量
結合しているため、ビット線／ＢＬ１の電圧が少し上が
り、 Ｖ/BL1＝Ｖ0 ＋ΔＶ ・・・（４） となる。ΔＶの大きさは、（１）プレート線ＤＰＬ２の
ハイレベルを調節する、あるいは（２）キャパシタＤＦ
Ｃ４１の容量値を調節する、のいずれかの方法により、
センスアンプの感度を上回るように設定しておく。ここ
では、便宜上、ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４を
シーケンシャルに活性化することとしたが、これらの活
性化タイミングは相前後してもよく、特にその順番に限
らなくてよい。
【００４８】この状態で、ビット線ＢＬ１，／ＢＬ１間
に差電位が生じているので、の期間において、センス
アンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞれハイレベ
ル、ロウレベルとすることにより、ビット線ＢＬ１，／
ＢＬ１間電圧を差動増幅して、メモリセルからの読み出
しデータの”０”／”１”ができる。
に差電位が生じているので、の期間において、センス
アンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞれハイレベ
ル、ロウレベルとすることにより、ビット線ＢＬ１，／
ＢＬ１間電圧を差動増幅して、メモリセルからの読み出
しデータの”０”／”１”ができる。
【００４９】センスアンプ回路で増幅したデータをメモ
リ装置外部に出力するには、カラム選択信号線ＹＳＷ
１，ＹＳＷ２，．．．のうち１つまたは複数を選択して
ハイレベルとして、データ信号線ＩＯＮ，ＩＯＴを経由
して出す。
リ装置外部に出力するには、カラム選択信号線ＹＳＷ
１，ＹＳＷ２，．．．のうち１つまたは複数を選択して
ハイレベルとして、データ信号線ＩＯＮ，ＩＯＴを経由
して出す。
【００５０】一方、メモリ装置外部から入力されるデー
タを、メモリセルに書き込む場合は、の期間におい
て、書き込みデータに対応する所望の電圧をデータ信号
線ＩＯＮ，ＩＯＴを介してビット線ＢＬ１，／ＢＬ１に
設定してから、以降の動作に移る。
タを、メモリセルに書き込む場合は、の期間におい
て、書き込みデータに対応する所望の電圧をデータ信号
線ＩＯＮ，ＩＯＴを介してビット線ＢＬ１，／ＢＬ１に
設定してから、以降の動作に移る。
【００５１】以降は、リセット動作となる。まず、プ
レート線ＰＬ１ロウレベルに戻す。次いで、の期間に
おいて、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそ
れぞれロウレベル、ハイレベルにして、センスアンプＳ
ＡＭＰ１，ＳＡＭＰ２を初期状態に戻し、ビット線プリ
チャージ制御信号ＰＢＬをハイレベルとして、ビット線
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をロウレベルにリ
セットする。続いて、の期間で、プレート線ＤＰＬ，
１ＤＰＬ２をロウレベルに戻す。ここで、の期間のは
じめの時点では、ビット線／ＢＬ１，／ＢＬ２がロウレ
ベル、プレート線ＤＰＬ１がハイレベル、すなわちダミ
ーメモリセルの強誘電体キャパシタＤＦＣ２１，ＤＦＣ
２２に”０”が書き込まれていることになる。最後に、
ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４をロウレベルとし
て、メモリセル、ダミーメモリセルともに非選択状態と
し、１サイクルの読み出しないしは書き込み動作を完了
する。
レート線ＰＬ１ロウレベルに戻す。次いで、の期間に
おいて、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそ
れぞれロウレベル、ハイレベルにして、センスアンプＳ
ＡＭＰ１，ＳＡＭＰ２を初期状態に戻し、ビット線プリ
チャージ制御信号ＰＢＬをハイレベルとして、ビット線
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をロウレベルにリ
セットする。続いて、の期間で、プレート線ＤＰＬ，
１ＤＰＬ２をロウレベルに戻す。ここで、の期間のは
じめの時点では、ビット線／ＢＬ１，／ＢＬ２がロウレ
ベル、プレート線ＤＰＬ１がハイレベル、すなわちダミ
ーメモリセルの強誘電体キャパシタＤＦＣ２１，ＤＦＣ
２２に”０”が書き込まれていることになる。最後に、
ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４をロウレベルとし
て、メモリセル、ダミーメモリセルともに非選択状態と
し、１サイクルの読み出しないしは書き込み動作を完了
する。
【００５２】ここでは、ビット線ＢＬ１につながるメモ
リセルＭＣ１１が選択された場合について説明したが、
ビット線／ＢＬ１につながるメモリセルＭＣ２１が選択
された場合には、上述した動作と異なり、ダミーメモリ
セルは、キャパシタＤＦＣ１１，ＤＦＣ３１のものが選
択される。
リセルＭＣ１１が選択された場合について説明したが、
ビット線／ＢＬ１につながるメモリセルＭＣ２１が選択
された場合には、上述した動作と異なり、ダミーメモリ
セルは、キャパシタＤＦＣ１１，ＤＦＣ３１のものが選
択される。
【００５３】以上説明したように、本形態のメモリ装置
の特徴は、２つのダミーメモリセルのキャパシタＤＦＣ
２１，ＤＦＣ４１を用い、キャパシタＤＦＣ２１は強誘
電体キャパシタで常に”０”に相当する電圧を出力し、
キャパシタＤＦＣ４１でセンスアンプの感度分の電圧を
出力し、これをリファレンス電圧とするところにある。
キャパシタＤＦＣ２１にはメモリセルと同一構造のキャ
パシタを用いることができ、このことにより、製造上の
特性ばらつきが、メモリセルの強誘電体キャパシタとダ
ミーメモリセルの強誘電体キャパシタとの両方に同様に
生じる。また、分極非反転の場合の読み出し電荷量は、
繰り返し分極反転回数への依存性が小さいという条件下
でが、上述の（３）式で与えられるＶ0がメモリセル側
とリファレンス側のビット線で等しく発生できる。さら
に、キャパシタＤＦＣ４１は、ＭＯＳトランジスタのゲ
ート容量など、現状の製造技術によれば、ばらつきが小
さく、上述の（４）式のΔＶが精度良く発生できる。以
上のことから、本形態のメモリ装置には、製造ばらつき
が小さく、長時間使用後においてもリファレンス電圧が
正確に発生できるという利点がある。
の特徴は、２つのダミーメモリセルのキャパシタＤＦＣ
２１，ＤＦＣ４１を用い、キャパシタＤＦＣ２１は強誘
電体キャパシタで常に”０”に相当する電圧を出力し、
キャパシタＤＦＣ４１でセンスアンプの感度分の電圧を
出力し、これをリファレンス電圧とするところにある。
キャパシタＤＦＣ２１にはメモリセルと同一構造のキャ
パシタを用いることができ、このことにより、製造上の
特性ばらつきが、メモリセルの強誘電体キャパシタとダ
ミーメモリセルの強誘電体キャパシタとの両方に同様に
生じる。また、分極非反転の場合の読み出し電荷量は、
繰り返し分極反転回数への依存性が小さいという条件下
でが、上述の（３）式で与えられるＶ0がメモリセル側
とリファレンス側のビット線で等しく発生できる。さら
に、キャパシタＤＦＣ４１は、ＭＯＳトランジスタのゲ
ート容量など、現状の製造技術によれば、ばらつきが小
さく、上述の（４）式のΔＶが精度良く発生できる。以
上のことから、本形態のメモリ装置には、製造ばらつき
が小さく、長時間使用後においてもリファレンス電圧が
正確に発生できるという利点がある。
【００５４】（他の実施形態）本発明の他の実施形態と
して、図１４の従来例で示される強誘電体メモリ装置の
動作に本発明を適用した場合の動作タイミングチャート
を図３に示す。本形態の回路構成には、図１に示した構
成をそのまま適用する。
して、図１４の従来例で示される強誘電体メモリ装置の
動作に本発明を適用した場合の動作タイミングチャート
を図３に示す。本形態の回路構成には、図１に示した構
成をそのまま適用する。
【００５５】図１４の動作の要点は、プレート線を中間
電位に設定し、ビット線を接地電位と電源電位との間で
動作させることにより、強誘電体キャパシタの両電極間
に、正負両方向の電圧をかけ、強誘電体メモリの記憶動
作を可能にしたことにある。ダミーメモリセルについて
も、データ”０”／”１”読み出し動作および書き込み
動作は、メモリセルと同様の方法で行われる。
電位に設定し、ビット線を接地電位と電源電位との間で
動作させることにより、強誘電体キャパシタの両電極間
に、正負両方向の電圧をかけ、強誘電体メモリの記憶動
作を可能にしたことにある。ダミーメモリセルについて
も、データ”０”／”１”読み出し動作および書き込み
動作は、メモリセルと同様の方法で行われる。
【００５６】本形態では、ビット線プリチャージ電圧Ｖ
ＢＰを電源電圧の半分の電位とし、ビット線ＢＬ１，／
ＢＬ１，ＢＬ２，／ＢＬ２を電源電圧の半分の電圧に設
定した状態から、の期間でビット線プリチャージ制御
信号ＰＢＬをロウレベルとしてメモリセルへのアクセス
動作を開始する。図１には、その手段（回路）は示され
ていないが、の期間でビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ２，／ＢＬ２を接地電圧にプリチャージする動作が入
る。次いで、の期間において、ワード線ＷＬ１をハイ
レベルに上げると、ビット線ＢＬ１が接地電圧にプリチ
ャージされ、かつプレート線ＰＬ１が中間電位Ｖmとさ
れていることから、メモリセルＭＣ１１の強誘電体キャ
パシタＦＣ１１には、プレート線からビット線への方向
を電圧の正の向きとして、−Ｖmの電圧がかかる。これ
により、強誘電体キャパシタＦＣ１１からビット線ＢＬ
１上に、記憶されていたデータに応じた信号電荷が出力
される。の期間で、リファレンス電圧発生回路ＤＣ１
において、ダミーメモリセルのワード線ＤＷＬ２をハイ
レベルとすると、ダミーメモリセルからビット線／ＢＬ
１にデータ”０”に対応する信号電圧Ｖ0が出力され
る。続いて、の期間において、ワード線ＤＷＬ４をハ
イレベル、プレート線ＤＰＬ２をハイレベルとすること
により、図２の動作と同様、ビット線／ＢＬ１上にリフ
ァレンス電圧として”０”読み出し電圧とセンスアンプ
かんどに相当する電圧との和の電圧が得られることにな
る。続くからの動作は、図２における動作と同様で
ある。
ＢＰを電源電圧の半分の電位とし、ビット線ＢＬ１，／
ＢＬ１，ＢＬ２，／ＢＬ２を電源電圧の半分の電圧に設
定した状態から、の期間でビット線プリチャージ制御
信号ＰＢＬをロウレベルとしてメモリセルへのアクセス
動作を開始する。図１には、その手段（回路）は示され
ていないが、の期間でビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ２，／ＢＬ２を接地電圧にプリチャージする動作が入
る。次いで、の期間において、ワード線ＷＬ１をハイ
レベルに上げると、ビット線ＢＬ１が接地電圧にプリチ
ャージされ、かつプレート線ＰＬ１が中間電位Ｖmとさ
れていることから、メモリセルＭＣ１１の強誘電体キャ
パシタＦＣ１１には、プレート線からビット線への方向
を電圧の正の向きとして、−Ｖmの電圧がかかる。これ
により、強誘電体キャパシタＦＣ１１からビット線ＢＬ
１上に、記憶されていたデータに応じた信号電荷が出力
される。の期間で、リファレンス電圧発生回路ＤＣ１
において、ダミーメモリセルのワード線ＤＷＬ２をハイ
レベルとすると、ダミーメモリセルからビット線／ＢＬ
１にデータ”０”に対応する信号電圧Ｖ0が出力され
る。続いて、の期間において、ワード線ＤＷＬ４をハ
イレベル、プレート線ＤＰＬ２をハイレベルとすること
により、図２の動作と同様、ビット線／ＢＬ１上にリフ
ァレンス電圧として”０”読み出し電圧とセンスアンプ
かんどに相当する電圧との和の電圧が得られることにな
る。続くからの動作は、図２における動作と同様で
ある。
【００５７】以降のリセット動作では、ビット線プリ
チャージ制御信号ＰＢＬをハイレベルとし、センスアン
プ回路制御信号ＳＡＰ，ＳＡＮ、ビット線ＢＬ１，／Ｂ
Ｌ１，ＢＬ２，／ＢＬ２をそれぞれＶmとする。そし
て、の期間で、ＰＬ１＝ＢＬ１＝電源電圧の半分の電
位、すなわち強誘電体キャパシタＦＣ１１の両電極間に
かかる電圧を０にした状態のまま、ワード線ＷＬ１をロ
ウレベルに戻して、メモリセルを非選択状態とする。そ
して、の期間で、ビット線／ＢＬ１，／ＢＬ２のレベ
ルを一旦接地電圧として、ダミーメモリセルの強誘電体
キャパシタＤＦＣ２１，ＤＦＣ２２に”０”を書き込ん
でから、
チャージ制御信号ＰＢＬをハイレベルとし、センスアン
プ回路制御信号ＳＡＰ，ＳＡＮ、ビット線ＢＬ１，／Ｂ
Ｌ１，ＢＬ２，／ＢＬ２をそれぞれＶmとする。そし
て、の期間で、ＰＬ１＝ＢＬ１＝電源電圧の半分の電
位、すなわち強誘電体キャパシタＦＣ１１の両電極間に
かかる電圧を０にした状態のまま、ワード線ＷＬ１をロ
ウレベルに戻して、メモリセルを非選択状態とする。そ
して、の期間で、ビット線／ＢＬ１，／ＢＬ２のレベ
ルを一旦接地電圧として、ダミーメモリセルの強誘電体
キャパシタＤＦＣ２１，ＤＦＣ２２に”０”を書き込ん
でから、
【００５８】
【外１】 の期間でワード線ＤＷＬ２，ＤＷＬ４をロウレベルに下
げ、１サイクルの読み出しないし書き込み動作を完了す
る。
げ、１サイクルの読み出しないし書き込み動作を完了す
る。
【００５９】以上説明した各実施形態では、待機期間
中、すなわちワード線、ダミーワード線ともにロウレベ
ルの期間に、強誘電体キャパシタとトランジスタとを接
続しているメモリセル内部節点電圧が異常な電圧になる
と、リファレンス電圧が異常となる。そのため、ダミー
メモリセルにおいて、図４に示すように、上記メモリセ
ル内部節点電圧補償トランジスタを設ける方法がある。
図５に、図４に示した回路を用いた場合の動作タイミン
グチャートをしめす。
中、すなわちワード線、ダミーワード線ともにロウレベ
ルの期間に、強誘電体キャパシタとトランジスタとを接
続しているメモリセル内部節点電圧が異常な電圧になる
と、リファレンス電圧が異常となる。そのため、ダミー
メモリセルにおいて、図４に示すように、上記メモリセ
ル内部節点電圧補償トランジスタを設ける方法がある。
図５に、図４に示した回路を用いた場合の動作タイミン
グチャートをしめす。
【００６０】この回路動作は、図３に示した動作とほぼ
同様であるが、メモリセル内部節点電圧補償トランジス
タの制御として、信号ＤＣＮ１〜４の動作が加わってい
る。メモリセル内部節点電圧補償電源線ＶＤＣＮ１，Ｖ
ＤＣＮ２の電圧値を変えることにより、対応するダミー
メモリセルから発生されるリファレンス電圧値を調節す
ることができると同時に、上記の待機時のメモリセル内
部節点がフローティングであるという問題も解決でき
る。
同様であるが、メモリセル内部節点電圧補償トランジス
タの制御として、信号ＤＣＮ１〜４の動作が加わってい
る。メモリセル内部節点電圧補償電源線ＶＤＣＮ１，Ｖ
ＤＣＮ２の電圧値を変えることにより、対応するダミー
メモリセルから発生されるリファレンス電圧値を調節す
ることができると同時に、上記の待機時のメモリセル内
部節点がフローティングであるという問題も解決でき
る。
【００６１】図１、図４のＤＦＣ３１，ＤＦＣ３２，Ｄ
ＦＣ４１，ＤＦＣ４２に相当するキャパシタは、常誘電
体キャパシタでよいが、図６に示すように強誘電体キャ
パシタでもよい。
ＦＣ４１，ＤＦＣ４２に相当するキャパシタは、常誘電
体キャパシタでよいが、図６に示すように強誘電体キャ
パシタでもよい。
【００６２】また、上述した各実施形態では、リファレ
ンス電圧を与える側のビット線に、まずＶ0を出力し、
しかるのちにΔＶを加えるという方式をとっていたが、
一方で、Ｖ0はリファレンス電圧を与える側のビット線
に、ΔＶは選択されたメモリセル側のビット線から引く
ようにしてもよい。この場合の、動作を図７および図８
に示す。図７および図８の動作において、上述の図２等
のタイミングチャートと異なるところは、ΔＶをビット
線ＢＬ１から引いている点である。具体的には、図７に
示すように、プレート線ＤＰＬ２を待機時にハイレベ
ル、活性時にロウレベルというように、図２における動
作とは逆に動作することによって実現できる。または、
図４に示した回路を用いて、図８に示す動作のように、
メモリセル内部節点の電圧を、メモリセル側のビット線
電圧が下がるほうに設定することによっても実現でき
る。
ンス電圧を与える側のビット線に、まずＶ0を出力し、
しかるのちにΔＶを加えるという方式をとっていたが、
一方で、Ｖ0はリファレンス電圧を与える側のビット線
に、ΔＶは選択されたメモリセル側のビット線から引く
ようにしてもよい。この場合の、動作を図７および図８
に示す。図７および図８の動作において、上述の図２等
のタイミングチャートと異なるところは、ΔＶをビット
線ＢＬ１から引いている点である。具体的には、図７に
示すように、プレート線ＤＰＬ２を待機時にハイレベ
ル、活性時にロウレベルというように、図２における動
作とは逆に動作することによって実現できる。または、
図４に示した回路を用いて、図８に示す動作のように、
メモリセル内部節点の電圧を、メモリセル側のビット線
電圧が下がるほうに設定することによっても実現でき
る。
【００６３】以上、様々な形態について説明したが、各
々の実施形態同士を組み合わせてメモリ装置を構成する
ことも可能である。
々の実施形態同士を組み合わせてメモリ装置を構成する
ことも可能である。
【００６４】
【発明の効果】以上述べてきたように、分極非反転時に
強誘電体キャパシタから出力される電荷量が強誘電体が
疲労した後も変わらないという条件のもとでは、本発明
の強誘電体メモリ装置では、メモリセルの強誘電体キャ
パシタと、ダミーメモリセルの強誘電体キャパシタとを
同じ形状にすることができる。このことは、製造時の特
性ばらつき、長時間使用による特性ばらつき、いずれが
あった場合においても、所望のリファレンス電圧を安定
して発生することができる。このように、本発明によれ
ば、正常なリファレンス電圧を安定して発生できるの
で、誤動作することのない、信頼性に優れたメモリ装置
を提供することができるという効果がある。
強誘電体キャパシタから出力される電荷量が強誘電体が
疲労した後も変わらないという条件のもとでは、本発明
の強誘電体メモリ装置では、メモリセルの強誘電体キャ
パシタと、ダミーメモリセルの強誘電体キャパシタとを
同じ形状にすることができる。このことは、製造時の特
性ばらつき、長時間使用による特性ばらつき、いずれが
あった場合においても、所望のリファレンス電圧を安定
して発生することができる。このように、本発明によれ
ば、正常なリファレンス電圧を安定して発生できるの
で、誤動作することのない、信頼性に優れたメモリ装置
を提供することができるという効果がある。
【図１】本発明の一実施形態の強誘電体メモリ装置の、
リファレンス電圧発生回路を含むメモリセルアレイ部の
回路図である。
リファレンス電圧発生回路を含むメモリセルアレイ部の
回路図である。
【図２】図１に示す強誘電体メモリ装置の動作の一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】図１に示す強誘電体メモリ装置の動作の一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】本発明の他の実施形態の強誘電体メモリ装置の
リファレンス電圧発生回路の一構成例を示す回路図であ
る。
リファレンス電圧発生回路の一構成例を示す回路図であ
る。
【図５】図４に示すリファレンス電圧発生回路を含む強
誘電体メモリ装置の動作の一例を示すタイミングチャー
トである。
誘電体メモリ装置の動作の一例を示すタイミングチャー
トである。
【図６】本発明の他の実施形態の強誘電体メモリ装置の
リファレンス電圧発生回路の一構成例を示す回路図であ
る。
リファレンス電圧発生回路の一構成例を示す回路図であ
る。
【図７】図１に示す強誘電体メモリ装置の動作の一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図８】図４に示すリファレンス電圧発生回路を含む強
誘電体メモリ装置の動作の一例を示すタイミングチャー
トである。
誘電体メモリ装置の動作の一例を示すタイミングチャー
トである。
【図９】メモリセル回路の一例を示す回路図である。
【図１０】強誘電体キャパシタの両電極間にかける電圧
Ｖと分極電荷Ｑの関係を示す図である。
Ｖと分極電荷Ｑの関係を示す図である。
【図１１】従来の強誘電体メモリ装置のメモリセルアレ
イ部回路を示す回路図である。
イ部回路を示す回路図である。
【図１２】図１１に示す強誘電体メモリ装置の動作の一
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図１３】従来の強誘電体メモリ装置のメモリセルアレ
イ部回路の他の例を示す回路図である。
イ部回路の他の例を示す回路図である。
【図１４】図１３に示す強誘電体メモリ装置の動作の一
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図１５】従来の強誘電体メモリ装置の、リファレンス
電圧発生回路を含むメモリセルアレイ部の回路図であ
る。
電圧発生回路を含むメモリセルアレイ部の回路図であ
る。
【図１６】図１５に示す強誘電体メモリ装置の動作の一
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図１７】メモリセルの強誘電体キャパシタとダミーメ
モリセルの強誘電体キャパシタのヒステリシス特性の関
係を示す図である。
モリセルの強誘電体キャパシタのヒステリシス特性の関
係を示す図である。
【図１８】強誘電体の疲労特性を示す図である。
ＷＬ，ＷＬ１，ＷＬ２ ワード線 ＢＬ，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２ ビット線 ＰＬ，ＰＬ１，ＰＬ２ プレート線 ＰＢＬ ビット線プリチャージ制御信号線 ＶＢＰ ビット線プリチャージ電源線 ＳＥ，ＳＡＰ，ＳＡＮ センスアンプ制御信号線 ＤＷＬ１，ＤＷＬ２，ＤＷＬ３，ＤＷＬ４ ダミーメモ
リセル用ワード線 ＤＰＬ１，ＤＰＬ２ ダミーメモリセル用プレート線 ＹＳＷ１，ＹＳＷ２ カラム選択信号線 ＩＯＮ，ＩＯＴ データ信号線 ＤＣＮ１，ＤＣＮ２，ＤＣＮ３，ＤＣＮ４ ダミーメモ
リセル内部節点電位補償制御信号線 ＶＤＣＮ１，ＶＤＣん２ ダミーメモリセル内部節点電
位線 ＧＮＤ 接地電位線 ＭＣ，ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ 強誘
電体メモリセル ＴＣ，ＴＣ１１ メモリセルトランジスタ ＦＣ，ＦＣ１１ 強誘電体キャパシタ ＤＣ１，ＤＣ２ ダミーメモリセル ＤＴＣ１１，ＤＴＣ１２，ＤＴＣ２１，ＤＴＣ２２，Ｄ
ＴＣ３１，ＤＴＣ３２ ，ＤＴＣ４１，ＤＴＣ４２ ダミーメモリセルトランジ
スタ ＤＦＣ１１，ＤＦＣ１２，ＤＦＣ２１，ＤＦＣ２２，Ｄ
ＦＣ３１，ＤＦＣ３２ ，ＤＦＣ４１，ＤＦＣ４２ ダミーメモリセルキャパシ
タ ＰＣ１，ＰＣ２ ビット線プリチャージ回路 ＳＡＭＰ１，ＳＡＭＰ２ センスアンプ回路
リセル用ワード線 ＤＰＬ１，ＤＰＬ２ ダミーメモリセル用プレート線 ＹＳＷ１，ＹＳＷ２ カラム選択信号線 ＩＯＮ，ＩＯＴ データ信号線 ＤＣＮ１，ＤＣＮ２，ＤＣＮ３，ＤＣＮ４ ダミーメモ
リセル内部節点電位補償制御信号線 ＶＤＣＮ１，ＶＤＣん２ ダミーメモリセル内部節点電
位線 ＧＮＤ 接地電位線 ＭＣ，ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ 強誘
電体メモリセル ＴＣ，ＴＣ１１ メモリセルトランジスタ ＦＣ，ＦＣ１１ 強誘電体キャパシタ ＤＣ１，ＤＣ２ ダミーメモリセル ＤＴＣ１１，ＤＴＣ１２，ＤＴＣ２１，ＤＴＣ２２，Ｄ
ＴＣ３１，ＤＴＣ３２ ，ＤＴＣ４１，ＤＴＣ４２ ダミーメモリセルトランジ
スタ ＤＦＣ１１，ＤＦＣ１２，ＤＦＣ２１，ＤＦＣ２２，Ｄ
ＦＣ３１，ＤＦＣ３２ ，ＤＦＣ４１，ＤＦＣ４２ ダミーメモリセルキャパシ
タ ＰＣ１，ＰＣ２ ビット線プリチャージ回路 ＳＡＭＰ１，ＳＡＭＰ２ センスアンプ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (13)
- 【請求項１】 電界効果型トランジスタと、強誘電体材
料を絶縁体膜として用いた強誘電体キャパシタとからな
り、前記強誘電体キャパシタの自発分極の方向を記憶情
報に対応させて記憶動作が行われるメモリセルと、 前記メモリセルの強誘電体キャパシタの自発分極の方向
を反転した状態と非反転状態の２つの状態における電荷
量の差を判別して、前記メモリセルからの信号電圧の読
み出しを行うセンスアンプ回路と、 前記反転状態と非反転状態の２つの状態における電荷量
の差を判別するためのリファレンス電圧を発生するリフ
ァレンス電圧発生手段と、を有し、 前記リファレンス電圧発生手段は、前記メモリセルの強
誘電体キャパシタの自発分極の方向が非反転状態のとき
の該メモリセルに記憶された信号電荷によって得られる
信号電圧に、前記センスアンプ回路による該メモリセル
からの信号電圧の読み出しが可能な最小の電圧を上回る
電圧を加えた電圧を、前記リファレンス電圧として発生
することを特徴とする強誘電体メモリ装置。 - 【請求項２】 請求項１に記載の強誘電体メモリ装置に
おいて、 前記メモリセルは、電界効果型トランジスタのソース端
子が強誘電体キャパシタの一方の端子に接続され、ドレ
イン端子がビット線に接続され、ゲート端子がワード線
に接続され、強誘電体キャパシタのもう一方の端子がプ
レート線に接続されており、 前記センスアンプ回路は、第１および第２の端子を備
え、前記第１の端子に前記メモリセルからの信号電荷が
前記ビット線上に読み出されることによって得られる信
号電圧が入力され、前記第２の端子に前記リファレンス
電圧が入力され、第１および第２の端子間電圧を差動増
幅することにより、前記メモリセルから出力される信号
電荷の論理値を判別するセンスアンプより構成され、 前記リファレンス電圧発生手段が、前記メモリセルの強
誘電体キャパシタの自発分極の方向が非反転状態のとき
に相当する信号電荷が前記ビット線上に読み出されるこ
とによって得られる信号電圧に、前記センスアンプが前
記メモリセルからの信号電圧の読み出し信号電圧を増幅
することができる最小の電圧であるセンスアンプ感度を
上回る電圧を加えた電圧を、前記リファレンス電圧とし
て発生することを特徴とする強誘電体メモリ装置。 - 【請求項３】 請求項２に記載の強誘電体メモリ装置に
おいて、 前記リファレンス電圧発生手段は、第１および第２のダ
ミーメモリセルを有し、 前記第１のダミーメモリセルは、１つのトランジスタと
１つの強誘電体キャパシタとを備え、該トランジスタの
ゲート端子が第１のダミーワード線に接続され、ソース
端子が前記センスアンプの第１の端子に直接接続され、
もしくはトランスファゲートを介して電気的に接続さ
れ、ドレイン端子が該強誘電体キャパシタの一方の端子
に接続され、該強誘電体キャパシタのもう一方の端子が
第１のダミープレート線に接続され、 前記第２のダミーメモリセルは、１つのトランジスタと
１つのキャパシタとを備え、該トランジスタのゲート端
子が第２のダミーワード線に接続され、ソース端子が前
記第１のダミーセルのソース端子に接続され、ドレイン
端子が該キャパシタの一方の端子に接続され、該キャパ
シタのもう一方の端子が第２のダミープレート線に接続
されていることを特徴とする強誘電体メモリ装置。 - 【請求項４】 請求項３に記載の強誘電体メモリ装置に
おいて、 前記第１のダミーメモリセルが、前記メモリセルと同一
のデバイス構造であることを特徴とする強誘電体メモリ
装置。 - 【請求項５】 請求項３に記載の強誘電体メモリ装置に
おいて、 前記第２のダミーメモリセルのキャパシタが、トランジ
スタのゲート容量、配線層間容量、拡散層容量、または
これらの組み合わせである常誘電体容量であることを特
徴とする強誘電体メモリ装置。 - 【請求項６】 請求項３に記載の強誘電体メモリ装置に
おいて、 前記第２のダミーメモリセルのキャパシタに、強誘電体
キャパシタの常誘電体成分を用いたことを特徴とする強
誘電体メモリ装置。 - 【請求項７】 請求項３に記載の強誘電体メモリ装置に
おいて、 前記第１のダミーメモリセルのトランジスタと強誘電体
キャパシタとを接続する端子に、該トランジスタと異な
る第２のトランジスタのドレイン端子が接続され、該第
２のトランジスタのソース端子に所定の電圧を与える信
号線が接続され、ゲート端子に第３のダミーワード線が
接続されていることを特徴とする強誘電体メモリ装置。 - 【請求項８】 請求項７に記載の強誘電体メモリ装置に
おいて、 前記第２のトランジスタのソース端子に接続された信号
線に与えられる電圧値によって前記センスアンプ感度を
上回る電圧が調節されることを特徴とする強誘電体メモ
リ装置。 - 【請求項９】 請求項３または請求項７に記載の強誘電
体メモリ装置において、 前記第２のダミーメモリセルのトランジスタとキャパシ
タとを接続する端子に、該トランジスタと異なる第３の
トランジスタのドレイン端子が接続され、該第２のトラ
ンジスタのソース端子に所定の電圧を与える第２の信号
線が接続され、ゲート端子に第４のダミーワード線が接
続されていることを特徴とする強誘電体メモリ装置。 - 【請求項１０】 請求項３に記載の強誘電体メモリ装置
において、 前記第２のダミーメモリセルのソース端子が前記センス
アンプの第１の端子に直接接続され、もしくはトランス
ファゲートを介して電気的に接続されていることを特徴
とする強誘電体メモリ装置。 - 【請求項１１】 請求項３に記載の強誘電体メモリ装置
において、 前記メモリセルがマトリクス状に配設され、メモリセル
アレイに対し、前記センスアンプが１つまたは複数設け
られた回路系を有することを特徴とする強誘電体メモリ
装置。 - 【請求項１２】 請求項３に記載の強誘電体メモリ装置
において、 前記第２のダミーメモリセルのキャパシタの常誘電体容
量値に応じて前記センスアンプ感度を上回る電圧が設定
されることを特徴とする強誘電体メモリ装置。 - 【請求項１３】 請求項３に記載の強誘電体メモリ装置
において、 前記第２のダミープレート線の電圧を第１の電圧レベル
から第２の電圧レベルに駆動する駆動手段を有し、前記
第２のダミープレート線が第１の電圧レベルから第２の
電圧レベルに駆動されることによって前記センスアンプ
感度を上回る電圧を調節することを特徴とする強誘電体
メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168939A JPH1116377A (ja) | 1997-06-25 | 1997-06-25 | 強誘電体メモリ装置 |
| US09/100,594 US5940316A (en) | 1997-06-25 | 1998-06-19 | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168939A JPH1116377A (ja) | 1997-06-25 | 1997-06-25 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116377A true JPH1116377A (ja) | 1999-01-22 |
Family
ID=15877352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168939A Pending JPH1116377A (ja) | 1997-06-25 | 1997-06-25 | 強誘電体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5940316A (ja) |
| JP (1) | JPH1116377A (ja) |
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- 1997-06-25 JP JP9168939A patent/JPH1116377A/ja active Pending
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1998
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