KR101395086B1 - 메모리 셀 및 이를 이용한 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 셀 및 이를 이용한 메모리 장치에 관한 것으로, 특히 저장 수단으로서 강유전체 트랜지스터를 구비한 비휘발성 비파괴 판독형 랜덤 억세스 메모리 셀 및 이를 이용한 메모리 장치에 관한 것이다. 본 발명은 메모리 셀에 있어서, 드레인에 기준 전압이 인가되는 강유전체 트랜지스터; 스캔 신호에 응답하여 상기 강유전체 트랜지스터의 소스를 제1라인에 연결시키는 제1스위치; 및 스캔 신호에 응답하여 상기 강유전체 트랜지스터의 게이트를 제2라인에 연결시키는 제2스위치를 포함한다. 본 발명에 따르면, 랜덤 억세스가 가능하며, 리드 동작시 비파괴형으로 동작하는 메모리 장치를 제공할 수 있다.

Description

메모리 셀 및 이를 이용한 메모리 장치{MEMORY CELL AND MEMORY DEVICE FOR USING THE SAME}
본 발명은 메모리 셀 및 이를 이용한 메모리 장치에 관한 것으로, 특히 저장 수단으로서 강유전체 트랜지스터를 구비한 비휘발성 비파괴 판독형 랜덤 억세스 메모리 셀 및 이를 이용한 메모리 장치에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2006-S-079-04, 과제명:투명전자소자를 이용한 스마트 창].
강유전 물질(ferroelectric material)은 자발 분극 특성(spontaneous polarization charateristic)을 갖고 있으며, 강유전 물질의 자발 분극(또는 잔류 분극) 방향은 전계(electric field)의 방향에 의해 제어된다.
도 1은 강유전 물질의 히스테리시스 특성(hysteresis characteristic)을 나타내는 그래프이다. 도시된 바와 같이, 강유전 물질에 전계(V)를 인가하여 강유전 물질을 분극(P)시킬 수 있다.
이때, 강유전 물질에 인가되는 전계(V)를 순방향으로 증가시키되, 일정 값 이상으로 증가시키면 강유전 물질이 더 이상 분극되지 않고 분극 상태가 일정하게 유지되는 포화 상태(C)에 도달하게 된다.
포화 상태(C)의 강유전 물질에 인가되는 전계를 역방향으로 감소시키면 분극이 점차 감소되는데(C->D), 전계가 0이 되더라도 강유전 물질에는 일정 값의 분극이 잔류(D)하게 된다. 이때 강유전 물질에 잔류하는 분극을 잔류 분극이라 한다.
이어서, 강유전 물질에 인가되는 전계를 역방향으로 증가시키면 분극 상태가 이동되는데(D->E->F), 일정 값 이상으로 증가시키면 강유전 물질이 더 이상 분극되지 않고 분극 상태가 일정하게 유지되는 포화 상태(F)에 도달하게 된다.
이어서, 강유전 물질에 인가되는 전계를 순방향으로 감소시키면 전계의 역방향 증가시와는 상이한 경로로 강유전 물질의 분극이 변동된다. 즉, "F->E"가 아닌 "F->A" 경로로 강유전 물질의 분극이 변동된다. 이때, 전계가 0이 되면 강유전 물질은 일정 값의 잔류 분극(A)을 갖는다.
이어서, 강유전 물질에 인가되는 전계를 순방향으로 증가시키면 분극 상태가 이동되어(A->B->C) 포화 상태(C)에 도달하게 된다.
결과적으로, 강유전 물질에 인가되는 전계를 순방향으로 증가시켜 포화 상태(C)에 도달한 후 전계가 감소하면 "C->D->E->F" 경로로 분극 상태가 변동되고, 강유전 물질에 인가되는 전계를 역방향으로 증가시켜 포화 상태(F)에 도달한 후 전계가 증가하면 "F->A->B->C" 경로로 분극 상태가 변동되는 루프가 형성된다. 이를 히스테리시스 루프라고 한다.
이와 같은 히스테리시스 루프를 통해, 강유전 물질에 인가되는 전계가 제거되더라도 잔류 분극에 의해 강유전 물질은 일정량의 분극 상태(A,D)를 유지하게 됨을 알 수 있다.
한편, 종래기술은 전술한 바와 같은 강유전 물질의 히스테리시스 특성을 이용한 메모리 장치로서 FeRAM(Ferroelectric Random Access Memory) 장치를 제안한다. FeRAM 장치는 히스테리시스 루프에서 전계가 제거된 후의 분극 상태(A,D)를 각각 2진 데이터에 대응시켜 데이터("0"과 "1")를 저장한다.
예를 들어, FeRAM 장치는 'D' 상태를 '1'으로 대응시키고 'A' 상태를 '0'로 대응시켜 데이터를 저장할 수 있다. 이러한 경우, 강유전 물질에 인가되는 전계를 순방향으로 증가시켜 포화 상태(C)에 도달한 후, 전계를 제거하여 잔류 분극 상태(D)를 갖도록 함으로써 "1"을 저장한다. 또는, 강유전 물질에 인가되는 전계를 역방향으로 증가시켜 포화 상태(F)에 도달한 후, 전계를 제거하여 잔류 분극 상태(A)를 갖도록 함으로써 "0"을 저장한다.
도 2는 종래기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터만을 이용한 메모리 장치의 회로도를 나타낸다.
도시된 바와 같이, 종래기술에 따른 메모리 장치는 강유전체 트랜지스터만을 이용하므로, 공간이 절약되고 구조가 간단하므로 메모리 집적도 향상에 유리하다. 그러나, 리드 동작시 인접한 다른 강유전체 트랜지스터가 간섭을 일으키기 때문에, 램덤 억세스가 불가능하다는 단점이 있다.
도 3은 종래기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터 및 유기물 트랜지스터를 구비하는 메모리 장치의 회로도를 나타낸다. 특히, 본 도면에서는 첫번째 행에 "1", "0"을 저장한 후, 두번째 행에 "0", "1"을 저장하는 경우를 나타낸다.
도시된 바와 같이, 종래기술에 따른 메모리 장치는 강유전체 랜덤 억세스 메모리 셀(ferroelectric random access memory cells)의 어레이(array) 내에 강유전체 트랜지스터와 유기물 트랜지스터를 구비한다. 특히, 하나의 메모리 셀에 억세스 트랜지스터, 강유전체 트랜지스터 및 소거 트랜지스터를 구비하며, 이들을 각각 제어하기 위한 3개의 워드라인(WLA,WLM,WLE), 비트라인(BL) 및 접지 라인이 구비된다.
이와 같은 구조에 따르면, 각 행의 강유전체 트랜지스터를 개별적으로 동작시킬 수 있으므로, 리드 동작시 랜덤 억세스가 가능해진다.
그러나, 쓰기 동작이 정확하지 않다는 문제점이 있다. 강유전체 트랜지스터에 데이터를 쓰고자 하는 경우에는 강유전체 물질막에 균일한 전계가 걸리도록 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 동일한 값을 가져야 한다. 그러나, 전술한 바와 같은 구조에 따르면, 강유전체 트랜지스터의 소스 또는 드레인이 접지(ground)되어 전압이 고정되어 있기 때문에, 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 일치하지 않는다. 이러한 경우, 강유전 물질에 균등하게 전계가 걸리지 않기 때문에, 프로그램 동작시 쓰고자하는 데이터가 정확히 쓰여지지 않을 확률이 높다.
한편, 전술한 바와 같은 구조에 따르면, 하나의 메모리 셀에 5개의 배선이 필요하기 때문에 메모리 셀 마다 요구되는 면적이 넓다. 즉, 메모리 장치의 집적도를 향상시키는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 랜덤 억세스가 가능하면서 프로그램시 정확한 데이터 쓰기가 가능하고, 요구되는 배선의 개수를 감소시켜 집적도를 향상시키는데 적합한 메모리 셀 및 이를 이용한 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 메모리 셀에 있어서, 드레인에 기준 전압이 인가되는 강유전체 트랜지스터; 스캔 신호에 응답하여 상기 강유전체 트랜지스터의 소스를 제1라인에 연결시키는 제1스위치; 및 스캔 신호에 응답하여 상기 강유전체 트랜지스터의 게이트를 제2라인에 연결시키는 제2위치를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 메모리 장치에 있어서, 강유전체 트랜지스터, 상기 강유전체 트랜지스터의 소스에 연결된 제1스위치 및 상기 강유전체 트랜지스터의 게이트에 연결된 제2스위치를 포함하며, 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열된 복수의 메모리 셀; 상기 제1방향으로 배열된 메모리 셀들의 상기 제1스위치 및 상기 제2스위치의 게이트에 연결되어 스캔 신호를 인가하는 복수의 스캔 라인; 상기 제2방향으로 배열된 메모리 셀들의 상기 제1스위치에 연결된 복수의 제1라인; 상기 제2방향으로 배열된 메모리 셀들의 상기 제2스위치에 연결된 복수의 제2라인; 및 상기 복수의 메모리 셀들의 상기 강유전체 트랜지스터의 드레인에 연결되면서 상기 제2방향으로 배열된 복수의 기준 라인를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 랜덤 억세스가 가능하며, 리드 동작시 비파괴형으로 동작하는 메모리 장치를 제공할 수 있다. 또한, 프로그램 동작시 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 동일한 값을 갖도록 함으로써, 쓰고자 하는 데이터를 정확하게 쓸 수 있도록 하여 전체적인 메모리 시스템의 안정성을 향상시킬 수 있다. 또한, 하나의 메모리 셀에 요구되는 배선의 개수를 감소시킴으로써, 메모리 장치의 집적도를 향상시킬 수 있다.
도 1은 강유전 물질의 히스테리시스 특성(hysteresis characteristic)을 나타내는 그래프
도 2는 종래기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터만을 이용한 메모리 장치의 회로도
도 3은 종래기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터 및 유기물 트랜지스터를 구비하는 메모리 장치의 회로도
도 4 내지 도 6은 본 발명의 일 실시예에 따른 강유전체 트랜지스터의 구동을 설명하기 위한 도면
도 7은 본 발명의 제1 실시예에 따른 메모리 셀의 구조를 나타내는 회로도
도 8은 본 발명의 제2 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면
도 9는 본 발명의 제3 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면
도 11 및 도 12는 본 발명의 제4 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타낸 회로도
도 13a 내지 도 13c는 본 발명의 제4 실시예에 따른 메모리 장치의 구동을 설명하기 위한 타이밍도
이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성 요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 강유전체 트랜지스터의 구동을 설명하기 위한 도면으로서, 도 4 내지 도 5b는 쓰기 동작의 조건을 나타내고, 도 6은 저장된 데이터를 유지하기 위한 조건을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 강유전체 트랜지스터에 "1"을 쓰기 위한 조건을 나타낸다.
도시된 바와 같이, 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 소정의 양(positive)의 값을 갖고, 소스 드레인 전압(VSD)이 0의 값을 갖도록 함으로써 강유전체 트랜지스터에 데이터 "1"을 저장할 수 있다.
예를 들어, 강유전체 트랜지스터의 게이트에 하이레벨의 프로그램 전압을 인가하고, 소스 및 드레인에 로우레벨의 전압을 인가하는 것이 바람직하며, 본 도면에서는 게이트에 10V 전압을 인가하고, 소스 및 드레인에 0V 전압을 인가하는 경우를 나타내었다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 강유전체 트랜지스터에 "0"을 쓰기 위한 조건을 나타낸다.
도시된 바와 같이, 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 소정의 음(negative)의 값을 갖고, 소스 드레인 전압(VSD)이 0의 값을 갖도록 함으로써 강유전체 트랜지스터에 데이터 "0"을 저장할 수 있다.
일 예로, 강유전체 트랜지스터의 게이트에 음의 프로그램 전압을 인가하고, 소스 및 드레인에 로우레벨의 전압을 인가하는 것이 바람직하다. 여기서, 음의 전압은 로우레벨의 전압보다 낮은 레벨의 전압을 의미한다. 도 5a에서는 게이트에 -10V의 전압을 인가하고, 소스 및 드레인에 0V 전압을 인가하는 경우를 나타내었다.
다른 예로, 강유전체 트랜지스터의 게이트에 로우레벨의 프로그램 전압을 인가하고, 소스 및 드레인에 하이레벨의 전압을 인가하는 것이 바람직하다. 도 5b에서는 게이트에 0V의 전압을 인가하고, 소스 및 드레인에 10V 전압을 인가하는 경우를 나타내었다.
전술한 바와 같은 쓰기 동작에 따르면, 게이트 드레인 전압(VGD)과 게이트 소스 전압(VGS)이 동일한 값을 갖고, 소스 드레인 전압(VSD)이 0의 값을 갖도록 함으로써, 강유전체 트랜지스터의 강유전 물질에 균일하게 전계가 인가되도록 할 수 있다. 따라서, 강유전 물질의 분극 상태를 명확히 조절하여 저장하고자 하는 데이터를 정확히 저장할 수 있다.
도 6은 강유전체 트랜지스터에 저장된 데이터를 유지하기 위한 조건을 나타낸다.
도시된 바와 같이, 게이트 드레인 전압(VGD), 게이트 소스 전압(VGS) 및 소스 드레인 전압(VSD)이 동일한 값을 갖도록 함으로써, 강유전체 트랜지스터의 강유전 물질에 전계가 형성되지 않도록 한다. 이를 통해, 강유전체 트랜지스터에 기 저장된 데이터를 유지시킬 수 있다.
한편, 전술한 바와 같은 조건에서 강유전체 트랜지스터를 구동하기 위해서는 메모리 어레이의 메모리 셀 각각이 독립적으로 구동될 수 있어야 한다. 즉, 강유전체 트랜지스터의 게이트, 소스 및 드레인의 전압을 개별적으로 조절할 수 있어야 한다. 이하, 강유전체 트랜지스터를 개별적으로 구동하기 위한 메모리 장치의 셀 어레이 구조를 살펴보도록 한다.
도 7은 본 발명의 제1 실시예에 따른 메모리 셀의 구조를 나타내는 회로도이다.
도시된 바와 같이, 강유전체 트랜지스터(FT)의 소스, 게이트 및 드레인에 제1 패스트랜지스터(TS), 제2 패스트랜지스터(TG) 및 제3 패스트랜지스터(TD)를 각각 연결시킴으로써, 강유전체 트랜지스터(FT)의 소스, 게이트 및 드레인을 개별적으로 제어할 수 있다.
여기서, "NS -G"는 제1 패스트랜지스터(TS)를 제어하기 위한 신호 라인이고, "NG-G"는 제2 패스트랜지스터(TG)를 제어하기 위한 신호 라인이며, "ND -G"는 제3 패스트랜지스터(TD)를 제어하기 위한 신호 라인이다. 또한, "NG -D"는 프로그램 신호 라인이고, "NS -S"는 아웃 신호 라인이며, "ND -D"는 기준 신호 라인을 나타낸다.
단, 강유전체 트랜지스터(FT)의 소스, 게이트 및 드레인에 각각 패스트랜지스터(TS,TG,TD)를 연결시키는 경우, 메모리 셀 당 차지하는 면적이 증가될 뿐만 아니라, 이들을 제어하기 위한 신호 라인(NS -G, NG -G, ND -G)이 각각 추가되어야 한다.
도 8은 본 발명의 제2 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면이다.
도시된 바와 같이, 제2 실시예에서는 앞서 설명한 제1 실시예에서 강유전체 트랜지스터(FT)의 게이트에 연결된 제2 패스트랜지스터(TG) 및 신호 라인(NG -G)을 생략한 경우를 나타낸다. 이와 같이, 제2 패스트랜지스터(TG)를 생략하여 셀 어레이를 구성하는 경우, 제1 실시예에 비해 메모리 셀의 면적을 감소시킬 수 있다.
단, 신호 라인(NG -D)을 통해 인가되는 프로그램 전압이 해당 열의 강유전체 트랜지스터(FT1~FT4)에 동시에 인가되기 때문에, 제1강유전체 트랜지스터(FT1)에 쓰기 동작을 수행하고자 하는 경우에 해당 열의 나머지 강유전체 트랜지스터(FT2~FT4)에 대해서도 쓰기 동작이 수행된다.
도 9는 본 발명의 제3 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면이다.
도시된 바와 같이, 제3 실시예에서는 앞서 설명한 제1 실시예에서 강유전체 트랜지스터(FT)의 소스 및 드레인에 연결된 제1,제3 패스트랜지스터(TS, TD) 및 신호 라인(NS -G,ND -G)을 생략한 경우를 나타낸다. 이와 같이, 제1,제3 패스트랜지스터(TS, TD) 및 신호 라인(NS -G,ND -G)을 생략하여 셀 어레이를 구성하는 경우, 제1 실시예에 비해 메모리 셀의 면적을 감소시킬 수 있다.
단, 동일한 열에 배열된 강유전체 트랜지스터(FT1, FT2, FT3)들의 소스가 상호 연결되기 때문에, 읽기 동작시 이들의 출력 정보가 동일한 아웃 신호 라인(NS -S)으로 중복되어 출력된다. 따라서, 강유전체 트랜지스터(FT1, FT2, FT3)에 정확한 데이터가 저장되어 있더라고 읽기 동작시 부정확한 데이터가 출력될 수 있어 신뢰도가 낮아진다.
또한, 강유전체 트랜지스터(FT1, FT2, FT3)의 소스와 드레인 전압이 항상 동시에 움직이게 되므로, 플로팅되어있는 강유전체 트랜지스터(FT1, FT2, FT3)의 게이트 전압과 읽기 동작시 인가되는 전압에 의해 저장된 데이터가 파괴(Destructive Read Out;DRO)될 수 있다.
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타내는 도면이다.
앞서 제1 내지 제3 실시예를 통해, 메모리 셀 구조 및 다양한 셀 어레이 구조를 살펴보았으며, 이를 통해, 강유전체 트랜지스터의 게이트, 소스 및 드레인을 개별적으로 제어하고 메모리 셀의 면적을 감소시키면서, 동시에 비파괴형 판독 및 랜덤 억세스가 가능하기 위해 다음의 조건을 만족해야함을 알 수 있다.
첫째, 쓰기 동작시, 선택된 메모리 셀에 한해 프로그램 신호를 인가하기 위해 강유전체 트랜지스터의 게이트와 프로그램 신호 라인의 연결을 제어하기 위한 제2 트랜지스터가 반드시 구비되어야 한다.
둘째, 읽기 동작시, 선택된 메모리 셀에 저장된 데이터만을 리드하고, 저장된 데이터가 파괴되는 것을 방지하기 위하여 강유전체 트랜지스터의 소스와 아웃 신호 라인의 연결을 제어하기 위한 제1 패스트랜지스터 또는 강유전체 트랜지스터의 드레인과 기준 신호 라인의 연결을 제어하기 위한 제3 패스트랜지스터가 반드시 구비되어야 한다. 단, 강유전체 트랜지스터의 소스 전극 또는 드레인 전극을 공통 전극으로 사용하는 것이 가능하므로, 제1 패스트랜지스터와 제3 패스트랜지스터 중 하나만을 구비하는 것이 가능하다.
이와 같은 조건을 만족하는 본 발명의 제4 실시예에 따른 셀 어레이 구조가 도 10a 및 도 10b에 도시되었다. 여기서, 도 10a는 하나의 메모리 셀이 강유전체 트랜지스터(FT1~FT3), 제1 패스트랜지스터(TS1~TS3) 및 제2 패스트랜지스터(TG1~TG3)를 구비하는 경우를 나타낸다. 또한, 도 10b는 하나의 메모리 셀이 강유전체 트랜지스터(FT1~FT3), 제2 패스트랜지스터(TG1~TG3) 및 제3 패스트랜지스터(TD1~TD3)를 구비하는 경우를 나타낸다.
이와 같은 구조에 따르면, 하나의 메모리 셀이 하나의 강유전체 트랜지스터와 두 개의 패스 트랜지스터를 구비하므로, 메모리 셀의 면적을 감소시켜 집적도를 더욱 향상시킬 수 있다.
또한, 쓰기 동작시 선택된 메모리 셀에 한해 강유전체 트랜지스터(FT1)의 게이트와 프로그램 신호 라인(NG -D)을 연결시키고, 그 외의 메모리 셀들은 강유전체 트랜지스터(FT2~FT3)의 게이트와 프로그램 신호 라인(NG -D)의 연결을 끊음으로써 원하는 메모리 셀에 한해 쓰기 동작을 수행할 수 있다.
또한, 읽기 동작시, 선택된 메모리 셀에 한해의 강유전체 트랜지스터(FT1)의 소스와 아웃 신호 라인(NS -S)를 연결시키거나(도 10a의 경우), 선택된 메모리 셀에 한해 강유전체 트랜지스터(FT1)의 드레인과 기준 전압 라인(ND -D)을 연결시킴으로써(도 10b의 경우), 정확한 리드 동작을 수행할 수 있다.
도 11 및 도 12는 본 발명의 제4 실시예에 따른 메모리 장치의 셀 어레이 구조를 나타낸 회로도로서, 도 12는 도 11의 1열 및 2열을 확대하여 도시한 것이다.
도시된 바와 같이, 본 발명의 제4 실시예에 따른 메모리 장치는 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열된 복수의 메모리 셀을 포함하며, 각 메모리 셀은 한 개의 강유전체 트랜지스터(FT11~FTnn) 및 두 개의 스위치(TA11~TAnn,TB11~TBnn)을 포함한다.
예를 들어, 메모리 셀은 강유전체 메모리 트랜지스터(FT11~FTnn), 강유전체 메모리 트랜지스터(FT11~FTnn)의 소스에 연결된 제1스위치(TA11~TAnn) 및 강유전체 메모리 트랜지스터(FT11~FTnn)의 게이트에 연결된 제2스위치(TB11~TBnn)를 포함하도록 구성될 수 있다.
또한, 메모리 장치는 복수의 메모리 셀을 각각 제어하기 위하여 제1,제2스위치(TA11~TAnn,TB11~TBnn)를 제어하는 신호 라인인 스캔 라인(LSCAN)을 포함하며, 기준 라인(LREF), 제1라인(L1[1]~L1[n]) 및 제2라인(L2[1]~L2[n])을 더 포함한다.
복수의 스캔 라인(LSCAN [1]~LSCAN [n])은 제1방향으로 배열된 메모리 셀들의 제1스위치(TA11~TAnn) 및 제2스위치(TB11~TBnn)의 게이트에 연결되어 스캔 신호(VSCAN )를 인가한다.
복수의 제1라인(L1[1]~L1[n])은 제2방향으로 배열된 메모리 셀들의 제1스위치(TA11~TAnn)에 연결되며, 제2방향으로 배열된 복수의 메모리 셀들의 열 마다 구비된다. 제1라인(L1[1]~L1[n])은 쓰기 동작시 강유전체 트랜지스터(FT11~FTnn)에 소스 전압을 인가하고, 리드 동작시 강유전체 트랜지스터(FT11~FTnn)에 저장된 데이터에 따라 전류를 출력한다. 리드 동작 후에는, 제1라인(L1[1]~L1[n])을 로우 레벨로 리셋시키는 것이 바람직하다.
복수의 제2라인(L2[1]~L2[n])은 제2방향으로 배열된 메모리 셀들의 제2스위치(TB11~TBnn)에 연결되며, 제2방향으로 배열된 복수의 메모리 셀들의 열마다 구비된다. 제2라인(L2[1]~L2[n])은 메모리 셀의 구동(쓰기,읽기)에 따라 강유전체 트랜지스터(FT11~FTnn)의 게이트에 적절한 전압을 인가한다.
기준 라인(LREF)은 제2방향으로 배열되며 복수의 메모리 셀들의 강유전체 트랜지스터(FT11~FTnn)의 드레인에 연결되어 기준 전압(VREF)을 인가한다. 여기서, 제2방향으로 배열된 복수의 메모리 셀 열들 중 인접한 메모리 셀 열들은 하나의 기준 라인(LREF)에 공통으로 연결된다. 즉, 본 도면에 도시된 바와 같이, 메모리 셀 제1열과 제2열 사이에 한 개의 기준 라인(LREF)이 구비되며, 제1열과 제2열의 메모리 셀들은 그들 사이에 구비된 기준 라인(LREF)에 공통으로 연결된다.
이와 같은 구조에 따르면, 강유전체 트랜지스터(FT11~FTnn)는 드레인에 기준 전압(Vref)이 인가된다. 제1스위치(TA11~TAnn)는 스캔 신호(VSCAN)에 응답하여 강유전체 트랜지스터(FT11~FTnn)의 소스를 제1라인(L1[1]~L1[n])에 연결시킨다. 또한, 제2스위치(TB11~TBnn)는 강유전체 트랜지스터(FT11~FTnn)의 게이트에 연결되며, 스캔 신호에 응답하여 상기 강유전체 트랜지스터(FT11~FTnn)의 게이트를 제2라인(L2[1]~L2[n])에 연결시킨다.
또한, 하나의 메모리 셀에 대해 3.5개의 배선이 요구된다. 즉, 각 메모리 셀은 스캔 라인(VSCAN), 제1라인(L1), 제2라인(L2)을 구비하며, 이웃한 열과 공유하는 기준 라인(VREF)을 구비하게 된다. 따라서, 종래에 비해 배선의 개수를 줄여 메모리 집적도를 향상시킬 수 있다.
본 발명의 제4 실시예에 따른 메모리 장치는 크게 두가지 방법으로 구동될 수 있다.
첫번째 방법으로, 메모리 장치는 쓰기 동작 및 읽기 동작으로 구동될 수 있다.
이러한 경우, 메모리 장치는 쓰기 동작시 선택된 메모리 셀에 "1" 또는 "0"의 데이터를 저장하고, 선택되지 않은 메모리 셀은 기 저장된 데이터를 유지하도록 한다. 또한, 메모리 장치는 읽기 동작시 선택된 메모리 셀에 저장된 데이터를 리드한다.
이와 같은 구동 방법에 따르면, 두가지 동작(읽기, 쓰기)으로 메모리 장치를 구동하므로, 고속으로 메모리 장치를 구동할 수 있다. 단, 프로그램 신호와 스캔 신호가 양(positive) 전압부터 음(negative) 전압까지 큰 폭으로 스윙(swing)해야하기 때문에 회로 구동시 소비 전력이 크다는 단점이 있다.
두번째 방법으로, 메모리 장치는 프로그램 동작, 소거 동작 및 읽기 동작으로 구동될 수 있다.
이러한 경우, 앞서 첫번째 방법의 쓰기 동작에서 "0"의 데이터를 저장하는 경우를 소거 동작으로 수행하고, "1"의 데이터를 저장하는 경우를 프로그램 동작으로 수행하게 된다. 물론, 이는 설정에 따라 변동될 수 있으며, "0"의 데이터를 저장하는 경우를 프로그램 동작으로 수행하고, "1"의 데이터를 저장하는 경우를 소거 동작으로 수행할 수도 있다.
먼저, 복수의 메모리 셀 전체에 소거 동작을 수행한 후("0"의 데이터를 저장한 후), 선택된 메모리 셀에 대해 프로그램 동작을 수행한다("1"의 데이터를 저장한다.). 이때, 선택되지 않은 메모리 셀에 대해서는 기 저장된 데이터("0")를 유지하도록 한다. 또한, 메모리 장치는 읽기 동작시 선택된 메모리 셀에 저장된 데이터를 리드한다.
소거 동작은 메모리 셀 전체에 대해 수행되는 것이 바람직하지만, 경우에 따라, 메모리 셀을 블록 등의 단위로 나누어 소거 동작을 수행할 수도 있다.
이와 같은 구동 방법에 따르면, 데이터 저장을 위해 소거 동작 및 프로그램 동작을 수행해야하므로, 첫번째 방법에 비해 구동 속도가 다소 느려진다. 그러나, 앞서 도 5b에서 설명한 조건으로 소거 동작을 수행하면, 게이트에 인가되는 소거 전압이 음의 전압까지 내려가지 않고, 0에서 양의 전압으로 스윙하게 되므로, 첫번째 방법에 비해 소비 전력을 감소시킬 수 있다.
전술한 바와 같은, 메모리 장치의 구동 방법은 본 회로가 적용되는 장치에 따라 적절하게 선택되는 것이 바람직하다. 읽기 동작의 경우에는 첫번째와 두번째 방법 간에 차이가 없고 매우 빠른 속도로 읽기 동작을 수행 할 수 있다. 다만, 첫번째와 두번째 방법 간에 쓰기 동작(프로그램, 소거 동작)에서 속도의 차이가 있으므로, 고속의 쓰기 동작이 요구되는 장치에서는 첫번째 방법을 적용하는 것이 바람직하고, 속도에 크게 의존성이 없는 장치에서는 두번째 방법을 적용하는 것이 바람직하다.
도 13a 내지 도 13c는 본 발명의 제4 실시예에 따른 메모리 장치의 구동을 설명하기 위한 타이밍도로서, 도 13a는 쓰기 동작을 나타내고, 13b는 읽기 동작을 나타내며, 13c는 소거 동작을 나타낸다.
도 13a는 본 발명의 제4 실시예에 따른 메모리 장치의 쓰기 동작을 나타낸다.
먼저, 데이터 "1"을 저장하고자 하는 경우를 살펴보도록 한다.
스캔 라인(LSCAN)에 스캔 신호(VSCAN)가 펄스(pulse)신호로 인가된다. 이때, 선택된 메모리 셀에 연결된 스캔 라인(LSCAN)에 인가되는 스캔 신호가 활성화되어 제1스위치(TA) 및 제2스위치(TB)가 턴 온된다. 반면에, 선택되지 않은 메모리 셀에 연결된 스캔 라인(LSCAN)에 인가되는 스캔 신호는 비활성화되어 제1스위치(TA) 및 제2스위치(TB)가 턴 오프된 상태를 유지한다.
스캔 신호가 활성화되면, 제1라인(L1)에 로우레벨의 소스 전압이 인가되어 턴온된 제1스위치(TA)를 통해 강유전체 트랜지스터(FT)의 소스에 인가된다. 또한, 기준 라인(LREF)에 로우 레벨의 기준 전압이 인가되어 강유전체 트랜지스터(FT)의 드레인에 인가된다. 또한, 제2라인(L2)에 하이레벨의 쓰기 전압이 인가되어 강유전체 트랜지스터(FT)의 제2스위치(TB)를 통해 강유전체 트랜지스터(FT)의 게이트에 인가된다. 이로써, 선택된 메모리 셀에 데이터 "1"이 저장된다.
반면에, 선택되지 않은 메모리 셀은 제1스위치(TA) 및 제2스위치(TB)가 턴오프된 상태를 유지하므로, 기 저장된 데이터가 유지된다.
다음으로, 데이터 "0"을 저장하고자 하는 경우를 살펴보도록 한다.
스캔 라인(LSCAN)에 스캔 신호가 펄스(pulse)신호로 인가된다. 이때, 선택된 메모리 셀에 연결된 스캔 라인(LSCAN)에 인가되는 스캔 신호가 활성화되어 제1스위치(TA) 및 제2스위치(TB)가 턴 온된다. 반면에, 선택되지 않은 메모리 셀에 연결된 스캔 라인(LSCAN)에 인가되는 스캔 신호는 비활성화되어 제1스위치(TA) 및 제2스위치(TB)가 턴 오프된 상태를 유지한다.
여기서, 도 5a에서 설명한 방법에 따라 데이터 "0"을 저장하는 경우, 스캔 신호가 활성화되면, 제2라인(L2)에 음의 쓰기 전압이 인가되어 턴온된 제2스위치(TB)를 통해 강유전체 트랜지스터(FT)의 게이트에 인가된다. 또한, 기준 라인(LREF)에 음의 기준 전압이 인가되어 강유전체 트랜지스터(FT)의 드레인에 인가된다. 또한, 제1라인(L1)에 로우 레벨의 쓰기 전압이 인가되어 제1스위치(TA)를 통해 강유전체 트랜지스터(FT)의 소스에 인가된다. 이로써, 선택된 메모리 셀에 데이터 "0"이 저장된다.
도 5b에서 설명한 방법에 따라 데이터 "0"을 저장하는 경우, 스캔 신호가 활성화되면, 제2라인(L2)에 로우레벨의 쓰기 전압이 인가되어 턴온된 제2스위치(TB)를 통해 강유전체 트랜지스터(FT)의 게이트에 인가된다. 또한, 기준 라인(LREF)에 하이레벨의 기준 전압이 인가되어 강유전체 트랜지스터(FT)의 드레인에 인가된다. 또한, 제1라인(L1)에 로우레벨의 소스 전압아 인가되어 제1스위치(TA)를 통해 강유전체 트랜지스터(FT)의 소스에 인가된다. 이로써, 선택된 메모리 셀에 데이터 "0"이 저장된다.
반면에, 선택되지 않은 메모리 셀은 제1스위치(TA) 및 제2스위치(TB)가 턴오프된 상태를 유지하므로, 기 저장된 데이터가 유지된다.
이와 같은 쓰기 동작에 따르면, 복수의 메모리 셀들은 행별로 쓰기 동작을 수행하게 된다. 예를 들어, 하나의 행에 인가되는 스캔 신호가 활성화되면 그외 다른 행들은 스캔 신호가 비활성화된다. 이어서, 다음 행에 인가되는 스캔 신호가 활성화되면, 이전 행을 포함한 다른 행들에 인가되는 스캔 신호가 비활성화되도록 한다. 따라서, 쓰기 전압을 한번에 한 행씩 차례로 인가시켜 전체 행에 대해 쓰기 동작을 완료함으로써, 전체 메모리 셀 어레이에 개별적으로 원하는 데이터를 저장시킬 수 있다.
도 13b는 본 발명의 제4 실시예에 따른 메모리 장치의 읽기 동작을 나타낸다.
먼저, 제2라인(L2)에 로우레벨의 리드 전압을 인가하고, 기준 라인(LREF)에 하이레벨의 기준 전압을 인가한다. 이어서, 선택된 메모리 셀의 스캔 라인(LSCAN)에 인가되는 스캔 신호를 활성화하면, 강유전체 트랜지스터(FT)에 전류가 흐르게 되고, 전류의 흐름이 제1라인(L1)에 전압으로 표현된다.
이때, 강유전체 트랜지스터(FT)의 특성상, 데이터 "1"이 저장되어 있으면 데이터 "0"이 저장되어 있을때보다 상대적으로 많은 양의 전류가 흐르게 된다. 따라서, 제1라인(L1)의 전압을 리드하여 해당 메모리 셀에 저장된 데이터를 리드할 수 있다.
이어서, 읽기 동작이 완료된 후에는 제1라인(L1)을 접지 전압으로 리셋하는 것이 바람직하다. 제1라인(L1)을 리셋하지 않을 경우, 제1라인(L1)에 이전 행의 리드 정보가 유지되기 때문에, 다음 행의 읽기 동작 수행시 리드 오류가 발생할 수 있다.
도 13c는 본 발명의 제4 실시예에 따른 메모리 장치의 소거 동작을 나타낸다.
도 5a에서 설명한 방법에 따라 데이터 "0"을 저장하여 소거 동작을 수행하는 경우(<1>), 메모리 셀 어레이 전체의 스캔 라인(LSCAN [1]~LSCAN [n])에 인가되는 스캔 신호를 활성화시킨다. 물론, 복수의 스캔 라인(LSCAN [1]~LSCAN [n])에 인가되는 스캔 신호를 순차적으로 활성화시키는 것 또한 가능하다.
이때, 제2라인(L2[1]~L2[n])에 음의 소거 전압이 인가되고, 기준 라인(LREF)에 음의 로우 레벨의 기준 전압이 인가되며, 제2라인(L2[1]~L2[n])에 로우 레벨의 소스 전압이 인가된다.
도 5b에서 설명한 방법에 따라 데이터 "0"을 저장하여 소거 동작을 수행하는 경우(<2>), 메모리 셀 어레이 전체의 스캔 라인(LSCAN [1]~LSCAN [n])에 인가되는 스캔 신호를 활성화시킨다. 물론, 스캔 라인(LSCAN [1]~LSCAN [n])에 인가되는 스캔 신호를 순차적으로 활성화시키는 것 또한 가능하다.
이때, 제1라인(L1[1]~L1[n])에 하이레벨의 소스 전압이 인가되고, 기준 라인(LREF)에 하이레벨의 기준 전압이 인가되며, 제2라인(L2[1]~L2[n])에 로우레벨의 소거 전압이 인가된다. 이로써, 복수의 메모리 셀에 데이터 "0"이 저장되어 소거 동작이 완료된다.
본 명세서에서는 도면에 도시된 바에 따라 소스, 드레인을 지칭하였으나 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 소스, 드레인은 전압 관계에 의해 결정되는 상대적인 개념이므로, 본 명세서에 기재된 소스는 드레인으로, 드레인은 소스로도 해석될 수 있음이 자명하다.
상술한 본 발명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형을 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것들에 의해 정해져야 한다.
FT: 강유전체 트랜지스터
TA: 제1스위치 TB: 제2스위치
LSCAN: 스캔 라인 LREF: 기준 라인
L1: 제1라인 L2: 제2라인

Claims (13)

  1. 복수의 강유전체 트랜지스터들;
    상기 복수의 강유전체 트랜지스터들의 소스들에 각각 연결되고, 스캔 신호에 응답하여 상기 복수의 강유전체 트랜지스터들의 소스들을 제1라인에 연결시키는 복수의 제1스위치들; 및
    상기 복수의 강유전체 트랜지스터들의 게이트들에 각각 연결되고, 상기 스캔 신호에 응답하여 상기 복수의 강유전체 트랜지스터들의 게이트들을 제2라인에 연결시키는 복수의 제2스위치들
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 제1스위치들 및 상기 복수의 제2스위치들의 게이트에 각각 연결되어 상기 스캔 신호를 인가하는 복수의 스캔 라인들;
    상기 복수의 강유전체 트랜지스터들의 드레인들에 공통으로 연결되어 기준 전압을 인가하는 기준 라인;
    상기 복수의 제1스위치들에 연결된 제1라인; 및
    상기 복수의 제2스위치들에 연결된 제2라인
    을 더 포함하는 메모리 장치.
  3. 제1항에 있어서,
    쓰기 동작시,
    상기 제1라인에 로우 레벨의 소스 전압이 인가되고, 상기 제2라인에 하이 레벨의 쓰기 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 로우 레벨의 기준 전압이 인가되는
    메모리 장치.
  4. 제1항에 있어서,
    소거 동작시,
    상기 제1라인에 로우 레벨의 소스 전압이 인가되고, 상기 제2라인에 음의 소거 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 로우 레벨의 기준 전압이 인가되는
    메모리 장치.
  5. 제1항에 있어서,
    소거 동작시,
    상기 제1라인에 하이 레벨의 소스 전압이 인가되고, 상기 제2라인에 로우 레벨의 소거 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 하이 레벨의 기준 전압이 인가되는
    메모리 장치.
  6. 제1항에 있어서,
    리드 동작시,
    상기 제2라인에 로우 레벨의 리드 전압이 인가되고, 상기 복수의 강유전체 트랜지스터의 드레인에 하이 레벨의 기준 전압이 인가되어, 상기 제1라인으로 출력되는 전류가 리드되는
    메모리 장치.
  7. 제6항에 있어서,
    리드 동작 후, 상기 제1라인은 로우 레벨로 리셋되는
    메모리 장치.
  8. 복수의 강유전체 트랜지스터들, 상기 복수의 강유전체 트랜지스터들의 소스들에 각각 연결된 복수의 제1스위치들 및 상기 복수의 강유전체 트랜지스터들의 게이트들에 각각 연결된 복수의 제2스위치들을 포함하며, 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열된 복수의 메모리 셀;
    상기 제1방향으로 배열된 메모리 셀들의 상기 제1스위치들 및 상기 제2스위치들의 게이트들에 연결되어 스캔 신호를 인가하는 복수의 스캔 라인들;
    상기 제2방향으로 배열된 메모리 셀들의 상기 제1스위치들에 연결된 복수의 제1라인들;
    상기 제2방향으로 배열된 메모리 셀들의 상기 제2스위치들에 연결된 복수의 제2라인; 및
    상기 복수의 메모리 셀들의 상기 복수의 강유전체 트랜지스터들의 드레인들에 연결되면서 상기 제2방향으로 배열된 복수의 기준 라인들
    을 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 제1라인들은 상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열 마다 구비된
    메모리 장치.
  10. 제8항에 있어서,
    상기 복수의 제2라인은 상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열 마다 구비된
    메모리 장치.
  11. 제8항에 있어서,
    상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열들 중 인접한 메모리 셀 열들은 하나의 기준 라인에 공통으로 연결된
    메모리 장치.
  12. 제8항에 있어서,
    프로그램 또는 리드 동작시, 상기 복수의 스캔 라인들은 차례로 활성화되는
    메모리 장치.
  13. 제8항에 있어서,
    상기 복수의 메모리 셀들의 소거 동작시, 상기 복수의 스캔 라인들은 동시에 활성화되는
    메모리 장치.
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