JP2000057782A - 不揮発性半導体記憶装置とその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース分割なくブロック消去およびビット消
去を可能とすることを目的としている。 【解決手段】 ブロック消去されるメモリセルをＭ
（ｉ，１）（ｉ＝１〜３）としたときに、ドレインを開
放し、消去セルを有するワード線ＷＬ１をグランドレベ
ルにし、非消去セルのワード線ＷＬｉ（ｉ＝２〜３）を
高電圧にし、ソース線Ｓ０が高電圧にすると、メモリセ
ルＭ（ｉ，１）（ｉ＝１〜３）のみがゲート、ソース間
に電位差を生じて消去動作が実施され、その他のメモリ
セルＭ（ｉ，ｊ）（ｉ＝１〜３，ｊ＝２〜３）は、消去
されない。これにより、消去ブロックをソース線で分割
することなく、ブロック消去が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の中でも電気的にデータ書き換えが可能なフラッ
シュ型ＥＥＰ−ＲＯＭに関するものである。

【０００２】

【従来の技術】近年、フラッシュ型ＥＥＰ−ＲＯＭにお
いては、プログラムのデバッグ用や、開発効率の向上の
ためにブロック消去機能を有するものが望まれている。

【０００３】ブロック消去の従来例を説明する。図６は
一般的なフラッシュＥＥＰＲＯＭを示す。メモリセルＭ
（ｉ，ｊ）（ｉ＝１〜３，ｊ＝１〜３）は、フローティ
ングゲートを有する二重ゲートトランジスタで形成さ
れ、３行３列のマトリックス状にアレー配置されてい
る。

【０００４】各メモリセルＭ（ｉ，ｊ）のコントロール
ゲートはＸデコーダ８の出力であるワード線ＷＬｉ（ｉ
＝１〜３）に接続され、前記各メモリセルＭ（ｉ，ｊ）
のドレインはビット線ＢＬｊ（ｊ＝１〜３）に接続され
ている。

【０００５】メモリセルＭ（ｉ，ｊ）のソースの内のメ
モリセルＭ（１，ｊ）（ｊ＝１〜３）のソースは、ソー
ス制御回路９の出力であるソース線Ｓ１，Ｓ２のＳ１に
接続され、その他のメモリセルＭ（ｉ，ｊ）（ｉ＝２〜
３，ｊ＝１〜３）のソースは、Ｓ２に接続されている。

【０００６】前記各ビット線ＢＬｊ（ｊ＝１〜３）は、
ＹゲートＭＹｊ（ｊ＝１〜３）のソースにそれぞれ接続
されている。ＹゲートＭＹｊのゲートは、Ｙデコーダ２
の出力であるデコード信号線ＹＧｉ（ｉ＝１〜３）に接
続されている。ＹゲートＭＹｊのドレインは共通に接続
されてセンスアンプ回路４および書込み回路５に接続さ
れている。

【０００７】フラッシュＥＥＰ−ＲＯＭのＲＯＭデータ
は、その”１” ”０”に応じて、メモリセルＭ（ｉ，
ｊ）の閾値電圧：Ｖｔを、例えばＲＯＭデータ”１”の
場合は、０ボルト ＜ Ｖｔ ＜ １ボルト、ＲＯＭデ
ータ”０”の場合は Ｖｔ ＞ 電源電圧のように設定
され、ワード線ＷＬｉが”Ｈ”レベル（電源電圧）入力
時、ＲＯＭデータ”１”の場合はメモリセルＭ（ｉ，
ｊ）はオンし、またＲＯＭデータ”０”の場合はメモリ
セルＭ（ｉ，ｊ）はオフ状態のままとなる。

【０００８】フラッシュＥＥＰ−ＲＯＭにおいて、メモ
リセルのデータ書き込みと消去動作を用いて説明する。
図７はメモリセルＭ（ｉ，ｊ）の閾値電圧：Ｖｔを表わ
すものであり、横軸はゲート電圧、縦軸はメモリセルの
ドレイン電流を表わす。

【０００９】メモリセルにデータを書き込む際は、例え
ばソースをグランドレベルにしておき、コントロールゲ
ートとドレインに電圧をかけるとフローティングゲート
にエレクトロンのアバランシェ現象が生じてフローティ
ングゲートに電荷が溜まり、メモリセルの閾値電圧：Ｖ
ｔが高くなってソース−ドレイン間を遮断状態にするこ
とができる（図７の書き込み状態）。

【００１０】データを消去する際は、例えばコントロー
ルゲートをグランドレベルにしておき、ドレインを開放
し、ソースに電圧をかけると、フローティングゲートに
溜まった電荷がソース側へ抜けていき、メモリセルの閾
値電圧：Ｖｔが低くなって、メモリセルのトランジスタ
をもとの状態に戻すことができる（図７の消去状態）。

【００１１】ブロック消去動作をメモリセルＭ（１，
ｊ）（ｊ＝１〜３）に実施する場合の具体的な動作につ
いて説明する。Ｘデコーダ８によりワード線ＷＬｉ（１
〜３）をグランドレベルにする。

【００１２】Ｙデコーダ２によりＹＧｊ（ｊ＝１〜３）
を全てグランドレベルにしてＹゲートＭＹｊ（ｊ＝１〜
３）をＯＦＦし、メモリセルＭ（１，３）〜（３，３）
のドレインを開放する。

【００１３】ソース制御回路９により、ブロックアドレ
ス信号ＡＤＢに選択されたメモリセルＭ（１，ｊ）（ｊ
＝１〜３）に接続されるソース線Ｓ１が高電圧になり、
非選択ソース線Ｓ２はグランドレベルになる。

【００１４】以上の動作により、メモリセルＭ（１，
ｊ）（ｊ＝１〜３）のみが消去され、その他のメモリセ
ルＭ（ｉ，ｊ）（ｉ＝２〜３，ｊ＝１〜３）は消去され
ずにデータが保持される。

【００１５】また、近年、フラッシュ型ＥＥＰ−ＲＯＭ
においては、マスクＲＯＭの置き換えとしての用途が増
えつつある。データの読み出しの時には、メモリセルの
コントロールゲートには５ボルト、ドレインには１ボル
ト、ソースにはグランドレベルが印加される。

【００１６】

【発明が解決しようとする課題】しかしながら、ブロッ
ク消去を可能にするには、ソース線をこの図６に示した
場合にはＳ１とＳ２に分割することが必要であり、あら
かじめソース分割された単位での消去しかできない。ま
た、分割ブロックの増加は、レイアウト面積増加を伴
う。

【００１７】また、マスクＲＯＭの置き換えとしてフラ
ッシュ型ＥＥＰ−ＲＯＭが使用した状況においては、デ
ータ保持寿命が最も大きな問題となる。具体的には、メ
モリセルのコントロールゲートに５ボルト、ドレインに
１ボルト、ソースをグランドレベルにしたデータの読み
出しの時には、消去セルに対しては、ゲート−基盤間の
電位差により、少しずつ書き込みが生じる（ゲートディ
スターブ）。よって、長期間読み出し動作を続けると、
誤ったデータが出力される。

【００１８】本発明は上記課題を解決するもので、各メ
モリセルのソース線を分割しなくともブロック消去が可
能でレイアウト面積増加がない不揮発性半導体記憶装置
を提供することを目的とする。

【００１９】また、マスクＲＯＭの置き換えとして使用
した状況において長期間読み出し動作を続けてもデータ
保持寿命が良好で正しいデータを出力できる不揮発性半
導体記憶装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、メモリセルアレーとＸデコーダとＹデコー
ダと、メモリセル列のドレイン側に直列につながり、Ｙ
デコーダの出力信号で制御されるＹゲートを備えたもの
において、Ｘデコーダを、Ｘアドレス信号と消去ブロッ
クアドレス信号を入力とし前記メモリセルアレーの行お
よび消去ブロック単位の複数行を選択するよう構成し、
ソース制御回路を、メモリセルアレーの各ソースを共通
に入力しソース電圧を制御するよう構成したことを特徴
とする。

【００２１】この本発明によると、各メモリセルのソー
ス線を分割しなくともブロック消去が可能でレイアウト
面積増加がない不揮発性半導体記憶装置を実現できる。

【００２２】

【発明の実施の形態】請求項１記載の不揮発性半導体記
憶装置は、電気的にデータの書き換えが可能なメモリセ
ルが行方向および列方向にマトリックス状に配置された
メモリセルアレーと、Ｘアドレス信号と消去ブロックア
ドレス信号を入力とし前記メモリセルアレーの行および
消去ブロック単位の複数行を選択するＸデコーダと、Ｙ
アドレス信号を入力とし前記メモリセルアレーの列を選
択するＹデコーダと、メモリセル列のドレイン側に直列
につながり前記Ｙデコーダの出力信号で制御されるＹゲ
ートと、メモリセルアレーの各ソースを共通に入力しソ
ース電圧を制御するソース制御回路とを備え、消去動作
では、Ｙデコーダによって消去メモリアレイーのドレイ
ンを開放し、Ｘデコーダによって消去メモリアレイーの
ワード線をローレベル、非消去メモリアレイーのワード
線を高電圧とした状態でソース制御回路によってメモリ
アレイーのソースを高電圧にすることを特徴とする。

【００２３】請求項２記載の不揮発性半導体記憶装置
は、請求項１において、Ｙゲートのソース側につながり
メモリセルデータの読み出しを行うセンスアンプ回路
と、センスアンプ回路の出力を入力として読み出したデ
ータのラッチを行うよう１行に有するメモリセルと同数
のラッチが可能なラッチ回路と、Ｙゲートのソース側に
つながり前記ラッチ回路の出力を入力とし、メモリセル
データの書き込みを行う書込み回路を備えたことを特徴
とする。

【００２４】請求項３記載の不揮発性半導体記憶装置の
制御方法は、書き込まれたデータをリフレッシュするに
際し、Ｘアドレスを固定しＹアドレスをインクリメント
して読み出し動作を行いワード線１本分のメモリセルデ
ータをラッチ回路にラッチし、次に消去ブロックアドレ
スを前記ラッチを行ったメモリセルのみ消去するようワ
ード線を選択して前記ラッチを行ったメモリセルのみ消
去し、次にＸアドレスを固定し、Ｙアドレスをインクリ
メントして書き込み動作を行って前記データラッチ回路
にラッチされたデータを前記消去されたメモリセルに書
き込んでデータをリフレッシュすることを特徴とする。

【００２５】以下、本発明の各実施の形態を図１〜図５
に基づいて説明する。なお、従来例を示す図６と同様の
作用をなすものには同一の符号を付けて説明する。

【００２６】（実施の形態１）図１と図２は本発明によ
るフラッシュＥＥＰ−ＲＯＭを示す。従来例を示す図６
と同一部分には同一符号を付け、異なる部分についての
み構成を説明する。

【００２７】メモリセルＭ（ｉ，ｊ）（ｉ＝１〜３，ｊ
＝１〜３）のソースは、Ｓ０に接続され、ソース制御回
路３に接続されている。図２（ａ）（ｂ）はセンスアン
プ回路４，書込み回路５の具体例を示している。

【００２８】書き込み動作は次のように行われる。ここ
ではメモリセルＭ（１，２）にデータを書き込む場合を
例に挙げて説明する。

【００２９】Ｙデコーダ２によりデコード信号線ＹＧ１
を電源電圧，ＹＧ２とＹＧ３をグランドレベルにしてＹ
ゲートＭＹ１をオン，ＭＹ２とＭＹ３をオフにする。書
き込みデータとして書込み回路５によりビット線ＢＬ１
が電源電圧になる。

【００３０】Ｘデコーダ１によりワード線ＷＬ１とＷＬ
３をグランドレベル，ＷＬ２を高電圧にする。ソース制
御回路３によりソース線Ｓ０をグランドレベルにするこ
とによってメモリセルＭ（１，２）への書き込みが完了
する。

【００３１】読み出し動作は次のように行われる。ここ
ではメモリセルＭ（１，２）のデータを読み出す場合を
例に挙げて説明する。

【００３２】Ｙデコーダによりデコード信号線ＹＧ１を
電源電圧，ＹＧ２とＹＧ３をグランドレベルにしてＹゲ
ートＭＹ１をオン，ＭＹ２とＭＹ３をオフにする。セン
スアンプ回路４によりビット線ＢＬ１が約１ボルトにな
る。Ｘデコーダ１によりワード線ＷＬ１とＷＬ３をグラ
ンドレベル，ＷＬ２を電源電圧にする。ソース制御回路
によりソース線Ｓ０をグランドレベルにすることによっ
てメモリセルＭ（１，２）の読み出しが完了する。

【００３３】消去動作は次のように行われる。従来例の
Ｘデコーダ８はブロック消去時にワード線ＷＬ１，ＷＬ
２，ＷＬ３をグランドレベルにし、Ｙデコーダ２はブロ
ック消去時にデコード信号線ＹＧ１，ＹＧ２，ＹＧ３を
全てグランドレベルにし、ソース制御回路９はブロック
消去時にブロックアドレス信号ＡＤＢに選択されたソー
ス線Ｓ１が高電圧になり、非選択ソース線Ｓ２はグラン
ドレベルになったが、この（実施の形態１）では、ワー
ド線ＷＬ１，ＷＬ２，ＷＬ３を管理しているＸデコーダ
１は、ブロックアドレス信号ＡＤＢによってブロック選
択されたワード線をグランドレベルに設定し、非選択さ
れたワード線を高電圧に設定するよう構成されている。
ソース制御回路３はブロック消去時にソース線Ｓ０が高
電圧になる。

【００３４】ブロック消去されるメモリセルをＭ（ｉ，
１）（ｉ＝１〜３）とする。まずＹデコーダ２により、
ＹＧｊ（ｊ＝１〜３）を全てグランドレベルにしてＹゲ
ートＭＹｊ（ｊ＝１〜３）をＯＦＦし、ドレインを開放
する。次にＸデコーダ１により、消去セルを有するワー
ド線ＷＬ１をグランドレベルにし、非消去セルのワード
線ＷＬｉ（ｉ＝２〜３）を高電圧にする。次にソース制
御回路３により、ソース線Ｓ０が高電圧になる。

【００３５】以上の動作により、メモリセルＭ（ｉ，
１）（ｉ＝１〜３）のみがゲート、ソース間に電位差を
生じて消去動作が実施され、その他のメモリセルＭ
（ｉ，ｊ）（ｉ＝１〜３，ｊ＝２〜３）は消去されな
い。その際、すでに消去されている非消去セルに書き込
みされないように、非消去セルのワード線ＷＬｉ（ｉ＝
２〜３）は、ソース線Ｓ０より低い電圧に設定してお
く。例えば、Ｓ０を１２ボルト、ＷＬｉ（ｉ＝２〜３）
を６ボルトに設定する。

【００３６】これにより、消去ブロックをソース線で分
割することなく、ブロック消去が可能になる。また、ソ
ース線分割のように、あらかじめブロック設定をする必
要がなく、任意のブロックを消去可能である。

【００３７】（実施の形態２）図３〜図５は（実施の形
態２）を示す。図３において、図１と同一部分には同一
符号を付け、異なる部分についてのみ構成を説明する。

【００３８】ラッチ回路６はワード線１本分のデータラ
ッチができる構成であり、リセット信号ＲＳＴ、センス
アンプ回路４の出力ＳＯＵＴとラッチ信号ＬＡＴ、およ
びＹアドレスＡＤＹを入力とし、ラッチ出力ＬＯＵＴを
アンド素子７に出力している。アンド素子７はＬＯＵＴ
と書き込みデータＰＤ０を入力とし、出力ＰＤ１を書込
み回路５に入力している。

【００３９】図４はラッチ回路６の具体的な構成を示
す。ラッチ回路６には、ＹゲートＭＹ１〜ＭＹ３を制御
するデコード信号線ＹＧ１，ＹＧ２，ＹＧ３に接続され
たＹデコーダ２とは別に同じ構造のＹデコーダ２ａと、
このＹデコーダ２ａの出力のデコード信号線ＹＧ１，Ｙ
Ｇ２，ＹＧ３に接続されたラッチ１０ａ，１０ｂ，１０
ｃで構成されている。図５はタイミングチャートを示
す。

【００４０】以上のように構成されたフラッシュＥＥＰ
ＲＯＭにおいて、ビット消去は次のように行われる。消
去されるビットをＭ（２，１）とする。

【００４１】初期状態でのラッチデータは、全て”１”
である。まず消去されるビットを含むワード線上のメモ
リセルＭ（ｉ，１）（ｉ＝１〜３）の非消去ビットのデ
ータを読み出し、ＹアドレスＡＤＹに応じたラッチ回路
にデータをラッチする。

【００４２】すなわち、ラッチデータは消去ビットの
み”１”になり、その他は消去ワード線上のデータと同
じになる。次にＹデコーダ２により、ＹＧｊ（ｊ＝１〜
３）を全てグランドレベルにしてＹゲートＭＹｊ（ｊ＝
１〜３）をオフし、ドレインを開放する。次にＸデコー
ダ１により、消去ビットを有するワード線ＷＬ１をグラ
ンドレベルにし、非消去ビットのワード線ＷＬｉ（ｉ＝
２〜３）を高電圧にする。次にソース制御回路３によ
り、ソース線Ｓ０が高電圧にする。

【００４３】以上の動作により、メモリセルＭ（ｉ，
１）（ｉ＝１〜３）のみがゲート、ソース間に電位差を
生じて消去動作が実施され、その他のメモリセルＭ
（ｉ，ｊ）（ｉ＝１〜３，ｊ＝２〜３）は、消去されな
い。その際、すでに消去されている非消去セルに書き込
みされないように、非消去セルのワード線ＷＬｉ（ｉ＝
２〜３）は、ソース線Ｓ０より低い電圧に設定してお
く。例えば、Ｓ０を１２ボルト、ＷＬｉ（ｉ＝２〜３）
を６ボルトに設定した。

【００４４】次に、消去されるビットを含むワード線上
のメモリセルＭ（ｉ，１）（ｉ＝１〜３）に書き込み動
作を行う。このとき、書き込みデータＰＤ０はデータ”
１”に固定し、書き込みデータＰＤ１はラッチデータＬ
ＯＵＴを有効にする。消去ビットはデータが”１”にな
っているので書き込まれず、その他のビットは消去前の
データが再現される。

【００４５】最後にリセット信号ＲＳＴを入力し、ラッ
チデータを全て”１”にする。以上の動作により、任意
のビットのみ消去することが可能になる。 （実施の形態３）この（実施の形態３）の回路構成は、
図３に示した（実施の形態２）のそれと同じであって、
異なる部分について説明する。

【００４６】（実施の形態２）と同様に構成されたフラ
ッシュＥＥＰ−ＲＯＭにおいて、この（実施の形態３）
ではメモリセルデータのリフレッシュが次のような手順
で実行される。

【００４７】まず、ワード線ＷＬ１に接続されているメ
モリセルＭ（ｉ，１）（ｉ＝１〜３）をリフレッシュす
る。これは全メモリセルＭ（ｉ，１）（ｉ＝１〜３）の
データを読み出し、ＹアドレスＡＤＹに応じたラッチ回
路６にデータをラッチする。すなわち、ラッチデータ
は、消去ワード線上のデータと同じになる。

【００４８】次にＹデコーダ２により、ＹＧｊ（ｊ＝１
〜３）を全てグランドレベルにしてＹゲートＭＹｊ（ｊ
＝１〜３）をＯＦＦし、ドレインを開放する。次にＸデ
コーダ１により、消去ビットを有するワード線ＷＬ１を
グランドレベルにし、非消去ビットのワード線ＷＬｉ
（ｉ＝２〜３）を高電圧にする。

【００４９】次にソース制御回路３により、ソース線Ｓ
０が高電圧になる。以上の動作により、メモリセルＭ
（ｉ，１）（ｉ＝１〜３）のみがゲート、ソース間に電
位差を生じて消去動作が実施され、その他のメモリセル
Ｍ（ｉ，ｊ）（ｉ＝１〜３，ｊ＝２〜３）は、消去され
ない。その際、すでに消去されている非消去セルに書き
込みされないように、非消去セルのワード線ＷＬｉ（ｉ
＝２〜３）は、ソース線Ｓ０より低い電圧に設定してお
く。例えば、Ｓ０を１２ボルト、ＷＬｉ（ｉ＝２〜３）
を６ボルトに設定しておく。

【００５０】次に、消去されるビットを含むワード線上
のメモリセルＭ（ｉ，１）（ｉ＝１〜３）に書き込み動
作を行う。このとき書き込みデータＰＤ０はデータ”
１”に固定し、書き込みデータＰＤ１はラッチデータＬ
ＯＵＴを有効にする。消去されたメモリセルＭ（ｉ，
１）（ｉ＝１〜３）のデータは、消去前のデータが再現
される。最後にリセット信号ＲＳＴを入力し、ラッチデ
ータを全て”１”にする。以上の動作を全ワード線ＷＬ
ｉ（ｉ＝１〜３）に対して実施すれば、、メモリセルデ
ータのリフレッシュが可能になる。

【００５１】

【発明の効果】以上のように本発明の半導体不揮発性半
導体記憶装置は、電気的にデータの書き換えが可能なメ
モリセルが行方向（Ｘ）および列方向（Ｙ）にマトリッ
クス状に配置されたメモリセルアレーと、Ｘアドレス信
号と消去ブロックアドレス信号を入力とし前記メモリセ
ルアレーの行および消去ブロック単位の複数行を選択す
るＸデコーダと、Ｙアドレス信号を入力とし前記メモリ
セルアレーの列を選択するＹデコーダと、メモリセル列
のドレイン側に直列につながり前記Ｙデコーダの出力信
号で制御されるＹゲートと、メモリセルアレーの各ソー
スを共通に入力しソース電圧を制御するソース制御回路
とを備えたため、Ｙデコーダによって消去メモリアレイ
ーのドレインを開放し、Ｘデコーダによって消去メモリ
アレイーのワード線をローレベル、非消去メモリアレイ
ーのワード線を高電圧とした状態でソース制御回路によ
ってメモリアレイーのソースを高電圧にすることによっ
て、ブロック分割なしにブロック消去および、ビット消
去が可能になり、レイアウト面積増加もない良好な記憶
装置を実現できる。

【００５２】また、Ｙゲートのソース側につながりメモ
リセルデータの読み出しを行うセンスアンプ回路と、セ
ンスアンプ回路の出力を入力として読み出したデータの
ラッチを行うよう１行に有するメモリセルと同数のラッ
チが可能なラッチ回路と、Ｙゲートのソース側につなが
り前記ラッチ回路の出力を入力とし、メモリセルデータ
の書き込みを行う書込み回路とを追加した回路構成とす
ることによって、メモリセルデータのリフレッシュが可
能で、マスクＲＯＭの置き換えとして使用した状況にお
いて長期間読み出し動作を続けてもデータ保持寿命が良
好で正しいデータを出力できる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）におけるフラッシュ
ＥＥＰ−ＲＯＭの回路図

【図２】同実施の形態のセンスアンプと書込み回路の構
成図

【図３】本発明の（実施の形態２）におけるフラッシュ
ＥＥＰ−ＲＯＭの回路図

【図４】同実施の形態のラッチ回路の構成図

【図５】同実施の形態のタイミング図

【図６】従来のフラッシュＥＥＰ−ＲＯＭの回路図

【図７】同従来例の書き込み、消去におけるメモリセル
の状態を示す説明図

【符号の説明】

１ Ｘデコーダ ２ Ｙデコーダ ２ａ Ｙデコーダ ３ ソース制御回路 ４ センスアンプ回路 ５ 書込み回路 ６ ラッチ回路 Ｍ（１，１）〜Ｍ（３，３） メモリセルアレー Ｘ 行方向 Ｙ 列方向 ＡＤＢ 消去ブロックアドレス信号 ＡＤＸ Ｘアドレス信号 ＡＤＹ Ｙアドレス信号 ＭＹ１〜ＭＹ３ Ｙゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的にデータの書き換えが可能なメモ
   リセルが行方向（Ｘ）および列方向（Ｙ）にマトリック
   ス状に配置されたメモリセルアレーＭ（ｉ，ｊ）と、 Ｘアドレス信号（ＡＤＸ）と消去ブロックアドレス信号
   （ＡＤＢ）を入力とし前記メモリセルアレーの行および
   消去ブロック単位の複数行を選択するＸデコーダ（１）
   と、 Ｙアドレス信号（ＡＤＹ）を入力とし前記メモリセルア
   レーの列を選択するＹデコーダ（２）と、 メモリセル列のドレイン側に直列につながり前記Ｙデコ
   ーダの出力信号で制御されるＹゲート（ＭＹ１〜ＭＹ
   ｊ）と、 メモリセルアレーの各ソースを共通に入力しソース電圧
   を制御するソース制御回路（３）とを備え、 書き込み動作では、Ｘデコーダ（１）とＹデコーダ
   （２）によって書き込みメモリアレイーを選択するとと
   もに書き込みメモリアレイーのソースをソース制御回路
   （３）によってローレベルにした状態で書き込みメモリ
   アレイーのドレインにハイレベルを印加してデータを書
   き込み、 読み出し動作では、Ｘデコーダ（１）とＹデコーダ
   （２）によって読み出しメモリアレイーを選択するとと
   もに読み出しメモリアレイーのソースをソース制御回路
   （３）によってローレベルにした状態で読み出しメモリ
   アレイーのドレインのレベルをデータとして読み出し、 消去動作では、Ｙデコーダ（２）によって消去メモリア
   レイーのドレインを開放し、Ｘデコーダ（１）によって
   消去メモリアレイーのワード線をローレベル、非消去メ
   モリアレイーのワード線を高電圧とした状態でソース制
   御回路（３）によってメモリアレイーのソースを高電圧
   にする不揮発性半導体記憶装置。
2. 【請求項２】 Ｙゲートのソース側につながりメモリセ
   ルデータの読み出しを行うセンスアンプ回路（４）と、 センスアンプ回路の出力を入力として読み出したデータ
   のラッチを行うよう１行に有するメモリセルと同数のラ
   ッチが可能なラッチ回路（６）と、 Ｙゲートのソース側につながり前記ラッチ回路の出力を
   入力とし、メモリセルデータの書き込みを行う書込み回
   路（５）とを備えた請求項１記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 請求項２に記載の不揮発性半導体記憶装
   置に書き込まれたデータをリフレッシュするに際し、 Ｘアドレスを固定しＹアドレスをインクリメントして読
   み出し動作を行いワード線１本分のメモリセルデータを
   ラッチ回路にラッチし、 次に消去ブロックアドレスを前記ラッチを行ったメモリ
   セルのみ消去するようワード線を選択して前記ラッチを
   行ったメモリセルのみ消去し、 次にＸアドレスを固定し、Ｙアドレスをインクリメント
   して書き込み動作を行って前記データラッチ回路にラッ
   チされたデータを前記消去されたメモリセルに書き込ん
   でデータをリフレッシュする不揮発性半導体記憶装置の
   制御方法。