JP2000048582A

JP2000048582A - 半導体記憶装置

Info

Publication number: JP2000048582A
Application number: JP10212968A
Authority: JP
Inventors: Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-07-28
Filing date: 1998-07-28
Publication date: 2000-02-18
Also published as: TW440846B

Abstract

(57)【要約】【課題】書込み速度の速いメモリセルが存在しても、書
込みベリファイ読出し時におけるメモリセルの共通ソー
ス線の電位の浮き上がりの変動を考慮して書込みを行
い、書込み不良の発生を防止する。【解決手段】書込み動作（Ｓ１２）および書込みベリフ
ァイ読出し動作（Ｓ１３）のサイクルを経て書込みが行
われるべきメモリセルが十分書込まれたことが判定され
た後（Ｓ１４）、センスアンプの論理が通常の読出し動
作とは反転するとともに、ワード線の電位が通常の読出
し動作時の電圧以上、書込みベリファイ読出し動作時の
電圧未満に設定される逆読出し動作を行い（Ｓ１６）、
センスアンプ回路のデータを一旦ロードデータの通りリ
セットしたうえで、再度書込みベリファイ読出し動作を
行う（Ｓ１７）。このため、メモリセルの共通ソース線
の電位の浮きに起因する書込み不良を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に電気的に書換え可能な半導体記憶装置、書込
み後のベリファイ読出し制御方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き換えを可能としたＥＥＰＲＯＭが知られてい
る。ＥＥＰＲＯＭにおいては、１つ、あるいは複数のメ
モリセルからなるメモリセルユニット（ＮＡＮＤ型メモ
リセルユニット、ＮＯＲ型メモリセルユニット、ＡＮＤ
型メモリセルユニット、ＤＩＮＯＲ型メモリセルユニッ
ト等）が複数配列され、メモリセルアレイを構成してい
る。この中でも、メモリセルを複数個直列接続してＮＡ
ＮＤ型メモリセルユニットを構成するＮＡＮＤ型セル型
ＥＥＰＲＯＭは、高集積化ができるものとして注目され
ている。

【０００３】ＮＡＮＤ型セル型ＥＥＰＲＯＭの１つのメ
モリセルユニットは、半導体基板上に絶縁膜を介して浮
遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥ
ＴＭＯＳ構造を有し、複数個のメモリセルが隣接するも
の同士でソース・ドレインを共有する形で直列接続され
てＮＡＮＤ型メモリセルユニットを構成する。このよう
なＮＡＮＤ型メモリセルユニットがマトリックス配列さ
れてメモリセルアレイが構成される。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
型メモリセルユニットの一端側のドレインは、それぞれ
選択ゲートトランジスタを介してビット線に共通接続さ
れ、他端側ソースはやはり選択ゲートトランジスタを介
して共通ソース線に接続されている。メモリセルトラン
ジスタの制御ゲート線及び選択ゲートトランジスタのゲ
ート電極は、メモリセルアレイの行方向にそれぞれワー
ド線（制御ゲート線）、選択ゲート線として共通接続さ
れている。

【０００５】このようなＮＡＮＤ型セル型ＥＥＰＲＯＭ
は、K.-D. Suh et al., "A 3.3Ｖ 32Mb NAND Flash Mem
ory with Incremental Step Pulse Programming Schem
e," IEEE J. Solid-State Circuits, vol.30, pp.1149-
1156, Nov. 1995. （文献１）、Y. Iwata et al., "A 3
5ns Cycle Time 3.3 Ｖ Only 32Mb NAND Flash EEPRO
M," IEEE J. Sold-State Circuits, vol.30, pp.1157-1
164, Nov. 1995.（文献２）等に発表されている。

【０００６】以下、文献１に開示されている従来例のＮ
ＡＮＤ型セル型ＥＥＰＲＯＭについて、図７（文献１の
FIG.1 ）および図８（文献１のFIG.3 ）を参照しながら
紹介する。

【０００７】図７は、従来例のＮＡＮＤ型セル型ＥＥＰ
ＲＯＭのメモリセルアレイの構成を示すブロック図であ
る。図７において、１０はＮＡＮＤ型セルユニット、BS
ELはブロック選択信号、ＣＧ₀ 〜ＣＧ₁₅は共通ゲート
線、ＷＬ₀ 〜ＷＬ₁₅はワード線、ＢＬ₀ 〜ＢＬ₄₂₄₃はビ
ット線、SSL はビット線側の選択ゲート線、GSL はソー
ス線側の選択ゲート線、Ｓ／Ａはページバッファの一部
（センスアンプ回路部）を示す。

【０００８】図８（ａ）は、図７中のＮＡＮＤ型メモリ
セルの構成、図８（ｂ）はその消去動作、読出し動作、
書込み(program) 動作のバイアス状態を示す図である。
図８（ｂ）において、Bulkはｎ型半導体基板内に形成さ
れたｐウエル、Ｆはフローティング状態を示している。

【０００９】図７、図８において、ＮＡＮＤ型セルユニ
ット１０は、浮遊ゲートと制御ゲートを有するＮチャネ
ルのＭＯＳＦＥＴからなる複数個のセルトランジスタが
直列に接続され、一端側のドレインが選択ゲート用のＮ
ＭＯＳトランジスタを介してビット線ＢＬに、他端側の
ソースが選択ゲート用のＮＭＯＳトランジスタを介して
共通ソース線に接続されている。

【００１０】各トランジスタは同一のウェル基板上に形
成されており、メモリセルの制御電極は行方向に連続的
に配設されたワード線ＷＬ₀ 〜ＷＬ₁₅に接続されてお
り、ビット線側の選択トランジスタの制御電極は選択ゲ
ート線ＳＳＬに、ソース線側の選択トランジスタの制御
電極は選択ゲート線ＧＳＬに接続されている。

【００１１】セルトランジスタは、それぞれ保持するデ
ータに応じた閾値を持っている。ＮＡＮＤ型フラッシュ
メモリの場合は、通常、セルトランジスタがディプレッ
ション型（Ｄタイプ）になっている状態を“１”データ
の保持状態（消去状態）、セルトランジスタがエンハン
スメント型（Ｅタイプ）になっている状態を“０”デー
タの保持状態（書込み状態）と定義している。また、
“１”データが保持されているセルトランジスタの閾値
を正方向にシフトさせ、“０”データを保持するように
することを書込み動作と呼び、“０”データが保持され
ているセルトランジスタの閾値を負方向にシフトさせ
“１”データを保持するようにすることを消去動作と呼
ぶ。

【００１２】消去動作時には、共通ゲート線ＣＧ０〜Ｃ
Ｇ１５は接地される。選択ブロックのブロック選択信号
ＢＳＥＬは論理レベルが“Ｈ”（電源電圧）となり、非
選択ブロックのブロック選択信号は論理レベルが“Ｌ”
（接地電位）を維持する。従って、選択ブロックのワー
ド線は接地電位となり、非選択ブロックのワード線はフ
ローティング状態になる。

【００１３】次に、２１Ｖ、３ｍｓの消去パルスがバル
ク（セルトランジスタのＰウェル）に印加される。その
結果、選択ブロックでは、バルクとワード線との間に消
去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子がＦＮ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によ
り、セルのＰウェル中に抜け、セルの閾値電圧はほぼ−
３Ｖとなる。ＮＡＮＤ型フラッシュでは過消去が問題と
ならないので、セルは１回の消去パルスで−３Ｖ程度に
深く消去される。

【００１４】一方、非選択ブロックでは、フローティン
グ状態のワード線とセルのＰウェルとの容量カップリン
グにより、消去パルスの影響を受けない。フローティン
グ状態のワード線には、ブロック選択信号ＢＳＥＬが入
力するトランジスタのソース、そのソースとポリシリコ
ンのワード線との間の金属配線およびポリシリコンのワ
ード線が接続されている。このワード線とチャネル間の
容量結合比（カップリング比）は、フローティング状態
のワード線に接続される容量から計算される。

【００１５】この容量としては、トランジスタのソース
接合容量、ソースとゲートのオーバラップ容量、ポリシ
リコンと金属配線のフィールド上の容量、ポリシリコン
のワード線とセルのウェル領域（Ｐウェル）との容量等
があるが、ワード線とセルのＰウェルとの容量が全容量
に対して支配的に大きい。このため、実測結果から求め
たカップリング比は約０．９と大きく、ＦＮトンネル電
流が流れるのを防ぐことができる。

【００１６】次に、消去ベリファイ読出し動作では、選
択ブロック内の全てのセルの閾値電圧が−１Ｖ以下にな
ったかどうかが判定される。読出し動作では、１ページ
分のセルデータが同時にページバッファ（以下、センス
アンプ回路と称する）のラッチ回路に転送され、連続的
に読み出される。

【００１７】図９（文献１のFIG.4 ）は、図７のＥＥＰ
ＲＯＭにおける読出し時の主要信号の動作波形図であ
る。１ページ分のセルデータをセンスする際、センスア
ンプ回路は最初“０”状態（“Ｌ”レベル、消去セルか
らデータを読出した状態）に初期化されており、時刻ｔ
１ではビット線は０Ｖに、選択ゲート線ＳＳＬ、ＧＳＬ
は４．５Ｖになる。

【００１８】その後、時刻ｔ２では、選択ブロック（Ｎ
ＡＮＤ列）内の選択ワード線ＷＬ_iには０Ｖが、選択ブ
ロック内の非選択ワード線ＷＬ_i にはパス電圧である
４．５Ｖが入力される。非選択ワード線に入力する４．
５Ｖは、書込み動作後および消去後のそれぞれのセルの
閾値電圧よりも高いので、全ての非選択セルはパス・ト
ランジスタとして働く。

【００１９】一方、０Ｖが印加される選択ワード線によ
り、消去後のセルトランジスタのみが導通する。従っ
て、消去後のセルが読み出されたＮＡＮＤ列はビット線
ＢＬを接地するパスとなり、書込み動作後のセルが読み
出されたＮＡＮＤ列はビット線ＢＬを開放状態（オープ
ン状態）にする。

【００２０】時刻ｔ３では、ビット線からラッチ回路へ
の直接のセンス経路は、図７中の制御信号ＰＧＭを
“Ｌ”にすることにより遮断されており、ラッチデータ
はセンス用トランジスタを通してのみ決定される。基準
電圧Ｖref によってＰＭＯＳカレント・ミラー回路の負
荷（Current LOAD）トランジスタが活性化され、この負
荷トランジスタから２μＡの負荷電流がビット線に供給
される。消去後のセルを読出しているビット線では、負
荷電流が垂れ流され、“Ｌ”レベルを維持し、書込み動
作後のセルを読出しているビット線は“Ｈ”レベルとな
る。

【００２１】時刻ｔ４では書込み動作後のセルを読出し
ているビット線はセンス用トランジスタを導通させ、ラ
ッチデータを“１”に反転させる。このようにして、書
込み動作後のセルを読出したラッチ回路は“１”、消去
後のセルを読出したラッチ回路は“０”を保存する。こ
れらのラッチデータは読出し回路を経た後、正規の論理
レベルに変換される。従って、１ページ分の全ラッチ回
路は同時にセットされた後、連続的な読出しを可能とす
る。

【００２２】次に、書込み動作では、最初、連続的にセ
ンスアンプ回路に書込みデータがロードされる。“０”
は書込みを行なうセルデータであり、“１”は書込み禁
止のセルデータである。書込みサイクルは全ての“０”
ラッチデータに対応するカラムのセルが書き込まれるま
で繰り返される。

【００２３】各書込みサイクルは、書込みパルスの印加
と、“０”ラッチのセルの過書込みを防止するための書
込みベリファイ読出し動作とで構成されている。さらに
具体的には、４０μｓの書込みサイクルは以下のステッ
プで構成される。

【００２４】（１）ビット線セットアップ（８μｓ）：
センスアンプ回路のラッチ回路内の書込みデータに従っ
てビット線のレベルを書込みは０Ｖに、書込み禁止はＶ
ccに設定する。

【００２５】（２）書込み（２０μｓ）：選択ワード線
に書込み電圧を短いパルス幅のパルスとして入力する。（３）ワード線放電（４μｓ）：選択ワード線の高電位
は放電され、次の低いベリファイ電位の入力に備える。

【００２６】（４）書込みベリファイ（８μｓ）：書込
みセルの閾値電圧が目標値以上に書き込まれた否かをチ
ェックする。書込みベリファイ読出し動作では、十分に書込みが行わ
れたセルのラッチ回路は“０”から“１”へと変わり、
これ以上書き込まれることを防ぐ。書込みベリファイ読
出し動作時のバイアス条件は読出し動作時のそれとほぼ
同じであるが、ラッチ回路には書込み状態のデータが保
持され、０Ｖとは異なる０．７Ｖが選択ワード線に入力
される。

【００２７】この条件のもとで、書込みセルの閾値電圧
が０．７Ｖを越えた時、即ち、十分に書込みが行われた
時に、ラッチ回路内のデータは“０”から“１”へと変
化する。“１”データの入ったラッチ回路は、ベリファ
イ読出し動作ではラッチ回路は“０”から“１”へのみ
変化するので、影響を受けない。

【００２８】書込みサイクルはページバッファのラッチ
回路が全て“１”を保持するまで、もしくは１０サイク
ルの最大書込み時間に達するまで繰り返される。図１０
（文献１のｆｉｇ．５）は、選択セルのチャネルに供給
する書込み禁止電圧のバイアス条件を示している。

【００２９】ビット線側の選択ゲート線ＳＳＬのトラン
ジスタは導通状態で、かつ、ソース線側の選択ゲート線
ＧＳＬのトランジスタは非導通状態で、書き込むセルの
ビット線は０Ｖに、書込み禁止セルのビット線はＶccに
する。ＮＡＮＤ列のチャネルは、０Ｖのビット線により
接地電位となる。

【００３０】選択セルは、そのゲートに書込み電圧が入
力すると、浮遊ゲートとチャネル間に大きなポテンシャ
ルの差が生じ、浮遊ゲートにＦＮトンネル電流で電子が
注入され、セルが書き込まれる。

【００３１】書込み禁止セルにおいては、Ｖccのビット
線により選択ＮＡＮＤ列のチャネルが予備充電される。
選択ＮＡＮＤ列のワード線、即ち、書込み電圧が入力さ
れる選択ワード線とパス電圧が入力される非選択ワード
線が立ち上がると、ワード線、浮遊ゲート、チャネル、
セルのＰウェルのそれぞれを介した直列容量の結合によ
り、チャネル容量は自動的に昇圧される。

【００３２】このように選択ブロック内の書込み禁止の
ＮＡＮＤ列のチャネル電位はワード線とチャネルとの容
量結合によって決定される。従って、書込み禁止電位を
十分に高くするためには、チャネルの初期充電を十分に
行なうこと、また、ワード線とチャネル間の容量カップ
リング比を大きくすることが重要となる。

【００３３】ワード線とチャネル間のカップリング比Ｂ
は以下のように算出される。Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはセルトランジスタのソースおよびドレ
インの接合容量の総和である。また、ＮＡＮＤ列のチャ
ネル容量とは、これらゲート容量の総和Ｃｏｘと接合容
量の総和Ｃｊの合計となる。さらに、その他の容量であ
る選択ゲートとソースのオーバラップ容量や、ビット線
とソースおよびドレインとの容量等は全チャネル容量に
比べて非常に小さいので、ここでは無視している。

【００３４】図１１は、センスアンプ回路周辺のコア回
路の例を示しており、図１２はその書込み動作および書
込みベリファイ読出し動作のタイミングチャートを示し
ている。

【００３５】なお、図１１、図１２において、LOAD、SB
L 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ
回路Ｓ／Ａに供給される制御信号であり、Ｎsense はビ
ット線電位センスノードである。

【００３６】図１１において、センスアンプ回路Ｓ／Ａ
は、プリチャージ制御信号LOAD（図７中のカレントミラ
ー回路の出力ＣＭout に相当する）に基づいてビット線
ＢＬを所定期間に充電するための定電流源用のＰチャネ
ルトランジスタＭ２と、ビット線ＢＬに直列に挿入さ
れ、ゲートに制御電圧BLSHF が与えられるビット線電位
クランプ用のＮチャネルトランジスタＭ１と、Ｐチャネ
ルトランジスタＭ２とＮチャネルトランジスタＭ１との
間のセンスノードＮsense に読み出されたメモリセルデ
ータをラッチするラッチ回路ＬＴと、センスノードＮse
nse の電荷をディスチャージ制御信号DCB に基づいて所
定期間に放電するためのＮチャネルトランジスタＭ３
と、センスノードＮsense とラッチ回路ＬＴの第２の記
憶ノードＱとの間に挿入され、制御信号SBL によりゲー
ト駆動されるセンスアンプ回路リセット用およびトラン
スファーゲート用のＮＭＯＳトランジスタＭ４と、ラッ
チ回路ＬＴの第１の記憶ノード／Ｑ（以下、本明細書で
は“／”は反転を示す）と接地ノードとの間に接続さ
れ、ゲートに所定期間印加される第１のデータラッチ制
御信号φlatch1によりオン状態に制御されるラッチ回路
強制反転制御用のＮＭＯＳトランジスタＭ５と、ラッチ
回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間で
ＮＭＯＳトランジスタＭ５に直列に接続され、ゲートが
センスノードＮsense に接続されたセンス用のＮＭＯＳ
トランジスタＭ７と、ラッチ回路ＬＴの第２の記憶ノー
ドＱと接地ノードとの間でＮＭＯＳトランジスタＭ７に
直列に接続され、ゲートに所定期間印加される第２のデ
ータラッチ制御信号（逆読出し動作ラッチ制御信号）φ
latch2によりオン状態に制御される逆読出し動作ラッチ
制御用のＮＭＯＳトランジスタＭ６とを具備する。

【００３７】ラッチ回路ＬＴは、２個のＣＭＯＳインバ
ータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノー
ドが交差接続された（逆並列接続された）フリップフロ
ップ回路からなる。

【００３８】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制
反転入力ノードである。また、第２のＣＭＯＳインバー
タ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデ
ータバスを介して入／出力回路Ｉ／Ｏに接続されてお
り、リセットノードとなる。

【００３９】次に、図１１のセンスアンプ回路の読出し
動作、消去動作、書込み動作を説明する。ＥＥＰＲＯＭ
の通常の読出し時には、まず、トランジスタＭ３とＭ４
を所定期間オンさせてラッチ回路ＬＴをリセットし、ノ
ードＱを“Ｌ”、ノード／Ｑを“Ｈ”にする。この後、
トランジスタＭ２による定電流でビット線ＢＬを充電
し、定電流を流したまま、セルトランジスタの閾値状態
によって生じるセル電流ＩCellでビット線を放電させ、
所定時間後にトランジスタＭ５をオンさせる。

【００４０】この場合、ビット線ＢＬにＮＡＮＤ型メモ
リセルユニットから“１”データが読み出された時に
は、セル電流が流れるのでビット線電位が低下し、トラ
ンジスタＭ７はオフであり、ノード／Ｑはラッチ回路Ｌ
Ｔのリセット状態の“Ｈ”のままとなる。逆に、ビット
線ＢＬにＮＡＮＤ型メモリセルユニットから“０”デー
タが読み出された時には、セル電流は流れないのでビッ
ト線電位は“Ｈ”に保たれ、トランジスタＭ７がオンに
なり、ラッチ回路ＬＴの記憶データが強制反転され、ノ
ード／Ｑは“Ｌ”、ノードＱは“Ｈ”になる。選択され
たカラムに対応するラッチ回路ＬＴのノードＱのデータ
は、データバスを介して入／出力回路Ｉ／Ｏに読み出さ
れる。

【００４１】ＥＥＰＲＯＭの消去時には、センスアンプ
回路は消去ベリファイ読出し動作時に使用される。この
時、センスアンプ回路は通常の読出し動作時と同じ順序
で動作し、セルトランジスタが消去されていれば
（“１”データの場合）、ノード／Ｑは“Ｈ”、ノード
Ｑは“Ｌ”となる。逆に、セルトランジスタが消去でき
ていなければ（“０”データの場合）、ノード／Ｑは
“Ｌ”、ノードＱは“Ｈ”となる。このデータをもと
に、同時に動作している全てのセンスアンプ回路Ｓ／Ａ
のノードＱが１つでも“Ｈ”となると消去不完全である
ので、再度消去に入るための信号を出し再度消去する。

【００４２】ＥＥＰＲＯＭの書込み時には、書込み／非
書込みのデータを入力することにより、選択されたカラ
ムに対応するラッチ回路ＬＴのノードＱにデータバスか
らデータが入力される。もし、“０”データ入力であれ
ばノードＱには“Ｌ”、“１”データ入力であればノー
ドＱには“Ｈ”が入る。トランジスタＭ４がオン状態に
制御されると、ノードＱのデータがトランジスタＭ４を
通じてビット線ＢＬに転送される。書込み動作時には選
択ＮＡＮＤ型メモリセルユニット内のチャネルは中間電
位にブートされているので、ビット線ＢＬに“Ｌ”デー
タが印加された場合には書き込まれるが、“Ｈ”データ
が印加された場合には書込みがされない。

【００４３】なお、ＥＥＰＲＯＭは、高速動作および高
信頼性を得るために、書込み動作終了後のセルトランジ
スタの閾値分布を狭く制御する必要があり、前述したよ
うに書込み動作を行う度に書き込まれた内容を読出し
（書込みベリファイ読出し動作）、書き込むべき内容と
比較し、書き込まれた内容が不十分であればさらに書込
み動作を実行し、書き込まれた内容が書き込むべき内容
と一致したことを確認すれば書込みを終了する。

【００４４】このような書込みベリファイ読出し動作に
際して、従来はラッチ回路ＬＴのリセット動作を行なわ
ず、書込みデータをセンスアンプ回路Ｓ／Ａに残したま
ま読出しを行なう。この読出し動作は、リセット動作が
ないこと以外は通常の読出し動作と同じである。

【００４５】従って、消去状態を保つ書き込まないセ
ル、および消去状態から書込み状態に変化する書き込ま
れたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”
になり、書込みが完了していないセルに対応するラッチ
回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱ
のデータをそのまま用いて再度書込み動作を行なうこと
により、書込み未完了のセルのみを書き込むことができ
る。

【００４６】また、通常の読出し動作時には選択ワード
線に０Ｖを印加するのに対して、書込みベリファイ読出
し動作時には選択ワード線にベリファイ電圧（参照電
圧）Ｖref （＞０Ｖ）を印加する。このため、０Ｖから
Ｖref の間の閾値となるセルトランジスタをさらに再書
込みし、書込み閾値分布の最小値がベリファイ電圧Ｖre
f 以上となるまで書き込むことにより、読出し電圧に対
する書込みばらつきのマージンをとっている。

【００４７】しかし、図１１に示したセンスアンプ回路
は、拡散層などを用いた共通ソース線の抵抗成分の電圧
降下によりソース側電位（例えば接地電位）の浮きに起
因して発生する問題があり、これについて以下に詳しく
説明する。

【００４８】即ち、ＥＥＰＲＯＭは、ＤＲＡＭなどと比
べて書込み／消去などの動作が遅いので、高速な書込み
／読出しを行うためにページ書込み方式やページ読出し
方式を採用することが多い。ページ書込み方式は、同一
行線に接続されている複数のメモリセルのそれぞれに同
時に複数の列線から書込みデータを書込む（ページ単位
で書込む）方式である。また、ページ読出し方式は、同
一行線に接続されている複数のメモリセルからそれぞれ
の記憶データを同時に複数の列線に読出してセンス増幅
する（ページ単位で読みだす）方式である。

【００４９】このようなＥＥＰＲＯＭにおいて、ページ
書込みを行う際の書込みベリファイ読出し動作を説明す
る。いま、ページサイズが例えば５１２カラムの場合
に、書込み前の全てのセルが消去状態にあるとし、１つ
だけ非常に書込み速度の速いセルトランジスタが存在し
たと仮定する。１回目の書込み動作で書込み速度の速い
セルが０Ｖ〜１Ｖ程度書込みされ、他のセルの閾値は０
Ｖ以下の状態となったとする。

【００５０】この状態でベリファイを行なうと、書込み
の速いセル以外の５１１カラムのセルはセル電流を流す
状態であるから、ＮＡＮＤ型メモリセルユニットのソー
ス側の配線（拡散層など）の寄生抵抗成分により電圧降
下が生じ、接地電位が浮き上がる。

【００５１】この状態での書込みの速いセルは、接地電
位の浮きによってセル電流は減少する（さらに、接地電
位の浮きによるバックバイアス効果も加わり、セルの見
かけ上の閾値が高くなる）ので、十分に書き込まれてい
なくても十分に書き込まれた（つまり、閾値電圧が実際
の閾値電圧よりも高くなった）ように見えてしまう。こ
の結果、書込みの速いセルはベリファイ読出し動作で書
込み完了と誤って判断される。

【００５２】しかし、全てのセルの書込みが完了した後
のページ読出しに際して、殆んどのセルは書き込まれて
いるのでセル電流を流さなくなっており、接地電位の浮
きがない状態になる。

【００５３】従って、この接地電位の浮きがない状態で
の読出しでは、書込みの速いセルは１回目の書込み動作
後のベリファイ読出し動作時よりもセル電流が流れ易く
見えるので、書込みの速いセルは上述したように書込み
完了と判断されたにも拘らず書込みが不十分であり、書
込み不良となってしまうおそれがある。

【００５４】以下、問題点について詳細に説明する。ま
ず、最初に、チップ外部から書込みを指示するコマンド
が入力されると、書込みが開始され、制御信号BLSHF, D
CBがＶccとなり、ビット線ＢＬが接地される（ビット線
電位がリセットされる）。その後、書込みデータをセン
スアンプ回路へロードする前に、制御信号LOADがＶss
に、制御信号φlatch1がＶccになり、センスアンプ回路
のデータがプリセットされる。即ち、全ての１ページ分
のセンスアンプ回路のラッチ回路ＬＴでは、ノードＱが
Ｖccに、ノード／ＱがＶssにセットされる。

【００５５】次に、入出力回路Ｉ／Ｏからデータバスを
介して書込みデータがロードされ、各センスアンプ回路
のラッチ回路ＬＴにデータがラッチされ、ノードＱ、／
Ｑはデータに応じてＶcc、Ｖssの一方に設定される。こ
の際、メモリセルに書込みを行なうセンスアンプ回路で
はノードＱはＶssとなり、書込みを行なわないセンスア
ンプ回路ではノードＱはＶccとなる。

【００５６】次に、ラッチ回路ＬＴにラッチされたデー
タに基づき、ビット線ＢＬの充電が始まる。即ち、書込
みを行なうビット線ＢＬはＶssの接地状態を保ち、書込
みを行なわないビット線ＢＬはＶccに充電される。ワー
ド線ＷＬ₀ 〜ＷＬ₁₅のいずれかが選択され、例えばワー
ド線ＷＬ₂ に関して書込みが行われる場合、このワード
線ＷＬ₂ が書込み電圧Ｖpgm （２０Ｖ程度）に上がり、
その他のワード線は電圧Ｖpass（１０Ｖ程度）になる。
この動作によって、前述したようにメモリセルCell₂ へ
の書込みが行われる。

【００５７】書込み動作終了後、書込みベリファイ読出
し動作が開始される。即ち、書込みを行なったワード線
ＷＬ２はベリファイ電位（参照電位）Ｖref （０．５Ｖ
程度）になり、その他のワード線は読出し電圧Ｖread
（４．５Ｖ程度）になる。

【００５８】この際、負荷トランジスタＭ２のゲートに
印加される制御信号LOADを１．８Ｖ程度に制御して負荷
電流をメモリセル電流とバランスさせることにより、読
出しを行なっている。例えば、消去されたメモリセルの
セル電流は最悪でも２μＡ程度であるので、この場合
は、負荷トランジスタの電流は１．５μＡ程度になるよ
うにセル電流に合わせて設定される。

【００５９】従って、書込みが行われたメモリセル、即
ち、その閾値電圧がベリファイ電位（参照電位）Ｖref
（０．５Ｖ程度）よりも高いメモリセルでは、セル電流
を流さないのでビット線ＢＬの電位は上昇する。この
際、ビット線ＢＬをＶccまで充電すると読出し時間が長
くなるので、高耐圧ＭＯＳトランジスタＭ１のゲートに
印加される制御信号BLSHF を例えば１．８Ｖにクランプ
させている。これにより、ビット線ＢＬの電位が、例え
ば０．９Ｖまで上昇すると、トランジスタＭ１がカット
オフ状態となり、センスノードＮsense がＶccとなる。

【００６０】次に、センスノードＮsense がＶccになっ
たのを見計らってデータラッチ信号φlatch1がＶccにな
る。この時、センスノードＮsense がＶccの場合、即
ち、その閾値電圧がベリファイ電位Ｖref よりも高いと
判断されたセルが読み出された場合、センスノードＮse
nse はＶccであるので、ノード／ＱはＶssに、ノードＱ
はＶccになる。

【００６１】書込みを行なわないセンスアンプ回路では
ノードＱは予めＶccになっているので、１ページ分の全
てのセンスアンプ回路においてノードＱの電位がＶccに
なった場合には書込みが終了する。

【００６２】しかし、書込みを行なうセンスアンプ回路
においてメモリセルへの書込みが不十分な場合には、セ
ンスノードＮsense がＶssのままであるので、ラッチ回
路ＬＴの反転は起らず、ノードＱはＶssを保つ。

【００６３】次に、上述した従来の書込み動作および書
込みベリファイ読出し動作における問題点について図１
３、図１４を参照しながら説明する。図１３において、
例えばワード線ＷＬ₁₅に関して書込みが行われた場合を
考える。また、メモリセルCell_i1からCell_i5まで全て、
それらの閾値電圧を高くするべく、書込みが行われる場
合を想定する。

【００６４】この際、プロセス的な製造上のバラツキが
あり、メモリセルのカップリング比等が異なっているの
で、例えばメモリセルCell_i5は、その他のメモリセルと
比較してカップリング比が大きく、速く書き込まれるメ
モリセルであると仮定する。

【００６５】書込み動作後のベリファイ読出しでは、そ
の他のメモリセルが消去状態であるので、メモリセル電
流とソース線の抵抗成分Ｒ₀ 、Ｒ_i1、Ｒ_i2、…によっ
て、メモリセルCell_i5のソースノードＳ_i5の電位が浮き
上る。浮き上るレベルは、セル電流Ｉ_Celli1〜Ｉ_Celli4
と抵抗成分に依存し、Ｉ_Celli1×Ｒ₀ ＋Ｉ_Celli2×（Ｒ
₀ ＋Ｒ_i1）＋Ｉ_Celli3×（Ｒ₀ ＋Ｒ_i1＋Ｒ_i2）＋Ｉ
_Celli4×（Ｒ₀ ＋Ｒ_i1＋Ｒ_i2＋Ｒ_i3）である。

【００６６】この結果、ベリファイ電位Ｖref ＝０．５
Ｖとしても、仮にCell_i5のソースノードＳ_i5の電位が
０．５Ｖ程度になっていると、Cell_i5の閾値電圧がほぼ
０Ｖでもベリファイ読出しで書き込まれたものと判断さ
れる。

【００６７】他のメモリセルと比較して速く書き込まれ
るメモリセルCell_i5の書込みが終了した後、メモリセル
Cell_i1からCell_i4の書込みが行われた場合、メモリセル
Cell_i1からCell_i4の閾値電圧は正になる。

【００６８】従って、その後の読出し時には、メモリセ
ルCell_i5のソースノードＳ_i5の電位は、最初のメモリセ
ルCell_i5だけが書き込まれたように、Ｉ_Celli1×Ｒ₀ ＋
Ｉ_Celli2×（Ｒ₀ ＋Ｒ_i1）＋Ｉ_Celli3×（Ｒ₀ ＋Ｒ_i1＋
Ｒ_i2）＋Ｉ_Celli4×（Ｒ₀ ＋Ｒ_i1＋Ｒ_i2＋Ｒ_i3）までは
上がらないのである。

【００６９】この結果、メモリセルCell_i5の閾値電圧は
Ｖref 以下に読み出されるので、図１４に示したよう
に、書込み動作後の閾値電圧の分布は斜線を施したよう
にベリファイ電位（参照電位）Ｖref よりも低い閾値電
圧の分布（distribution foot）が生じてしまうことに
なる。書込みが不十分であると、これらのメモリセルは
その後の読出し動作で消去セルとして判断されることも
有り、信頼性を欠く問題となる。

【００７０】このようなソース線の抵抗成分による影響
を減少させるために、拡散層ソース線の途中で金属ソー
ス配線とのコンタクトをとり、コンタクト箇所を増やす
方法が知られているが、これに伴うパターン面積の増大
が無視できなくなる。

【００７１】これらの問題は、回路にその原因がある。
即ち、図１１に示した回路において、一度書込みが十分
に行われたと判断されたセンスアンプ回路では、次のサ
イクルでは、書込みベリファイの判定がされないためで
ある。即ち、書込みベリファイの判定結果が更新されな
いのである。

【００７２】この問題を回避する１つの方法として、書
込みデータを蓄えておくストア回路と、書込みベリファ
イ読出し結果の出力データを蓄えておくストア回路と、
さらにそれらを比較するための回路を用いることが提案
されている。

【００７３】しかし、上述したような２個のストア回路
と比較回路をチップ内部に設けると、チップ面積が増大
し、チップコストが高くなる問題に繋がる。また、上述
したような２個のストア回路と比較回路をチップ外部に
設ける場合には、チップ外のシステム側へ負担を掛ける
だけではなく、チップの内外での比較データのやり取り
を行なうために、書込み時間の高速化が図れない問題と
なる。

【００７４】ここで、上述したように２個のストア回路
と比較回路をチップ内部に設けた従来のＥＥＰＲＯＭに
おけるカラム系回路について、図１５を参照しながら簡
単に説明する。

【００７５】図１５において、REG-NTOGL は書込みデー
タがストアされているレジスタ（図示せず）からの出力
データであり、Outputは書込みベリファイ読出し結果の
出力データであり、N-Input はREG-NTOGL とOutputとの
比較結果データである。

【００７６】最初に、書込みデータがストアされている
レジスタからの出力データREG-NTOGL は、データREG-NQ
としてレジスタ（図示せず）にストアされるとともに比
較結果データN-Input となり、トランジスタＴ１５のゲ
ートに入力する。比較結果データN-Input は、書込みを
行う場合には“Ｌ”レベルになり、消去状態を保つ場合
には“Ｈ”レベルになる。

【００７７】書込みを行うビット線ＢＬの場合には、比
較結果データN-Input は“Ｌ”レベルであるので、トラ
ンジスタＴ１３、Ｔ１４、Ｔ１５で構成されるインバー
タの出力Ｔ５は“Ｈ”レベルになる。このインバータの
出力Ｔ５はインバータＴ６に入力し、このインバータＴ
６の出力Ｔ４はビット線書込み用のノア回路Ｔ３に入力
し、このノア回路Ｔ３の出力によりビット線書込み用の
トランジスタＴ１が駆動され、書込みを行うべきビット
線は書込み電圧Ｖpp−Ｖthが印加される。ここで、Ｖth
はトランジスタＴ１のゲート閾値電圧である。

【００７８】一方、書込みを行わないビット線ＢＬの場
合には、比較結果データN-Input は“Ｈ”レベルである
ので、ビット線書込み用のトランジスタＴ１が駆動され
ず、接地レベルを保つので、書込みは行われない。

【００７９】書込み動作後、ベリファイ読出しが行わ
れ、書き込まれたメモリセルを読出したビット線は
“Ｈ”レベル、消去状態にあるメモリセルを読出したビ
ット線ＢＬは“Ｌ”レベルになる。

【００８０】従って、書込みベリファイ読出し結果の出
力データOutputは、上記とは逆に書き込まれたメモリセ
ルを読出したビット線ＢＬは“Ｌ”レベル、消去状態に
あるメモリセルを読出したビット線ＢＬは“Ｈ”レベル
になる。

【００８１】次に、書込み結果の出力データOutputと書
込みデータがストアされているレジスタからの出力デー
タREG-NTOGL とが比較され、比較結果データN-Input が
更新され、上記の書込み動作、書込みベリファイ読出し
比較動作が繰り返される。

【００８２】しかし、上述したような回路では、センス
アンプ回路のほかに、書込みデータをストアしておくレ
ジスタ、比較結果データをストアしておくレジスタが必
要であり、チップ面積が増大する。特に、ＮＡＮＤ型Ｅ
ＥＰＲＯＭでは、１ページ５２８バイト分のセンスアン
プ回路の全てにこのようなレジスタを２個ずつ余分に設
けることは、チップ面積が増大し、チップコストが高く
なるという問題が生じる。

【００８３】上述したように従来のＮＡＮＤ型ＥＥＰＲ
ＯＭは、複数のメモリセルの一部に書込み速度の速いメ
モリセルが存在した場合に書込み動作後のベリファイ読
出し動作時やページの分割書込み動作時に複数のメモリ
セルの共通ソース線の電位が浮き上がり、かつ書込み動
作後のベリファイ読出し動作時と通常の読出し動作時と
ではその共通ソース線の電位の浮きの程度が異なるた
め、書込み不良が発生するという問題があった。

【００８４】

【発明が解決しようとする課題】このように従来の半導
体記憶装置では、複数のメモリセルの一部に書込み速度
の速いメモリセルが存在した場合等に、誤書込みが発生
することがあるという問題があった。

【００８５】本発明は上述した事情に対処すべくなされ
たもので、その目的は、複数のメモリセルの一部に書込
み速度の速いメモリセルが存在した場合でも、書込み動
作後のベリファイ読出し動作時における複数のメモリセ
ルの共通ソース線の電位の浮き上がりの変動を考慮して
書込みを行うことで書込み不良の発生を防止でき、書込
みベリファイ読出し動作の信頼性の向上を図り得る半導
体記憶装置を提供することである。

【００８６】

【課題を解決するための手段】前記課題を解決し目的を
達成するために、本発明は以下に示す手段を用いてい
る。（１）本発明による半導体記憶装置は、複数本ずつの互
いに交差するデータ線とワード線、及びこれらのデータ
線とワード線の交差部に配置された電気的書き換え可能
な不揮発性メモリセルを有するメモリセルアレイと、前
記データ線に接続され、前記メモリセルアレイからの読
出しデータをセンスノードを介して読出してラッチする
機能及びメモリセルアレイへの書込みデータをロードし
てラッチする機能を有する複数のセンスアンプ回路とを
具備し、書込み動作および書込みベリファイ読出し動作
のサイクルを経て書込みが行われるべきメモリセルに書
込み動作が十分行われたことが判定された後、センスア
ンプ回路の論理が通常の読出し動作とは反転するととも
に、ワード線の電位が通常の読出し動作時の電圧以上、
書込みベリファイ読出し動作時の電圧未満に設定される
逆読出し動作を行い、センスアンプ回路のデータを一旦
ロードデータの通りリセットしたうえで、再度書込みベ
リファイ読出し動作を行うものである。（２）本発明の第２の半導体記憶装置は、複数本ずつの
互いに交差するデータ線とワード線、及びこれらのデー
タ線とワード線の交差部に配置された電気的書き換え可
能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路と
を具備し、書込み動作と書込みベリファイ読出し動作の
間に、センスアンプ回路の論理が通常の読出し動作とは
反転するとともに、ワード線の電位が通常の読出し動作
時の電圧以上、書込みベリファイ読出し動作時の電圧未
満に設定される逆読出し動作を行い、センスアンプ回路
のデータを一旦ロードデータの通りリセットするもので
ある。

【００８７】

【発明の実施の形態】以下、図面を参照して本発明によ
る半導体記憶装置の実施形態を説明する。（第１実施形態）図１は、本発明の半導体記憶装置の第
１の実施形態に係るページ書込み／読出し機能、分割書
込み機能を有する一括消去可能なＮＡＮＤ型セル型ＥＥ
ＰＲＯＭの全体構成を示す。

【００８８】このＥＥＰＲＯＭは、複数のＮＡＮＤ型メ
モリセルがマトリクス状に配設され、縦方向にデータ線
としてのビット線ＢＬが多数本、横方向にワード線ＷＬ
が多数本配列されているメモリセルアレイ１１と、外部
から入力されたアドレスに基いて上記メモリセルアレイ
１１のワード線を選択駆動するロウデコーダ１２と、上
記メモリセルアレイ１１のビット線に接続されているビ
ット線制御回路（センスアンプ回路および書込みデータ
ラッチ回路）１３と、このビット線制御回路１３に接続
されているカラムゲート（カラム選択スイッチ）１５
と、外部から入力されたアドレスに基き上記カラムゲー
ト１５を制御し、対応するビット線およびセンス回路を
選択するカラムデコーダ１４と、カラムゲート１５に接
続されているデータ入／出力（Ｉ／Ｏ）バッファ１８
と、書込み動作や消去動作に必要な高電圧を供給するた
めの昇圧回路１６と、チップ内部を制御するとともに外
部とのインターフェースをとるための制御回路１７とを
具備している。

【００８９】ロウデコーダ１２は、データの書込み時、
消去時およびデータの読出し時にそれぞれアドレス信号
に基づいて複数のワード線ＷＬを選択駆動するものであ
り、そのワード線ドライバには、所要の電圧が供給され
る。

【００９０】また、ビット線制御回路１３は、データの
書込み、消去、データの読出しに際して、ビット線ＢＬ
に対して所要の電圧をそれぞれ選択的に供給するビット
線ドライバが設けられている。

【００９１】制御回路１７には、ＮＡＮＤ型メモリセル
に対する消去／消去ベリファイ／書込み／書込みベリフ
ァイ／読出し動作などを制御するためのシーケンス制御
手段（例えばプログラマブルロジックアレイ）が含まれ
ている。

【００９２】図１のＥＥＰＲＯＭにおけるメモリセルア
レイ１１は、図１３にその一部を示したものと同じであ
る。即ち、このＮＡＮＤ型メモリセルは、浮遊ゲートと
制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる
複数個のセルトランジスタCell₀ 〜Cell₁₅が直列に接続
され、一端側のドレインが選択ゲート用のＮＭＯＳトラ
ンジスタを介してビット線ＢＬに、他端側のソースが選
択ゲート用のＮＭＯＳトランジスタを介して共通ソース
線に接続されている。上記各トランジスタは同一のウェ
ル上に形成されており、メモリセルCell₀ 〜Cell₁₅の制
御電極は行方向に連続的に配設されたワード線ＷＬ₀ 〜
ＷＬ₁₅に接続されており、ビット線側の選択トランジス
タの制御電極は選択ゲート線ＳＳＬに、ソース線側の選
択トランジスタの制御電極は選択ゲート線ＧＳＬに接続
されている。

【００９３】図１のＥＥＰＲＯＭにおけるセンスアンプ
回路周りのコア回路は図１１に示した例と同じである。
即ち、センスアンプ回路Ｓ／Ａは、図１１を参照して前
述したセンスアンプ回路Ｓ／Ａと同じである。具体的に
は、このセンスアンプ回路Ｓ／Ａは、ビット線ＢＬに直
列に挿入され、ゲートに制御電圧BLSHF が与えられるビ
ット線電位クランプ用のＮチャネルトランジスタＭ１
と、トランジスタＭ１の一端のビット線電位センスノー
ドＮsense をプリチャージ制御信号LOADに基づいて所定
期間に充電するための定電流源用のＰチャネルトランジ
スタＭ２と、センスノードＮsense に読み出されたメモ
リセルデータをラッチするラッチ回路ＬＴと、センスノ
ードＮsense の電荷をディスチャージ制御信号DCB に基
づいて所定期間に放電するためのＮチャネルトランジス
タＭ３と、センスノードＮsense とラッチ回路ＬＴの第
２の記憶ノードＱとの間に挿入され、制御信号SBL によ
りゲート駆動されるセンスアンプ回路リセット用および
トランスファーゲート用のＮＭＯＳトランジスタＭ４
と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノー
ドとの間に接続され、ゲートに所定期間印加される第１
のデータラッチ制御信号φlatch1によりオン状態に制御
されるラッチ回路強制反転制御用のＮＭＯＳトランジス
タＭ５と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接
地ノードとの間でＮＭＯＳトランジスタＭ５に直列に接
続され、ゲートがセンスノードＮsense に接続されたセ
ンス用のＮＭＯＳトランジスタＭ７と、ラッチ回路ＬＴ
の第２の記憶ノードＱと接地ノードとの間でＮＭＯＳト
ランジスタＭ７に直列に接続され、ゲートに所定期間印
加される第２のデータラッチ制御信号（逆読出し動作ラ
ッチ制御信号）φlatch2によりオン状態に制御される逆
読出し動作ラッチ制御用のＮＭＯＳトランジスタＭ６と
を具備する。

【００９４】ラッチ回路ＬＴは、２個のＣＭＯＳインバ
ータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノー
ドが交差接続された（逆並列接続された）フリップフロ
ップ回路からなる。

【００９５】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制
反転入力ノードである。また、第２のＣＭＯＳインバー
タ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデ
ータバスを介して入／出力回路Ｉ／Ｏが接続されてお
り、リセットノードである。

【００９６】前述したように、ＮＡＮＤ型ＥＥＰＲＯＭ
ではロードデータにより書込みを指示されたセンスアン
プ回路におけるラッチ回路のデータは、書込みベリファ
イ読出し動作によりベリファイパスする毎に書込み禁止
を指示する状態に反転される（書替えられる）。そし
て、１ページ分の全てのラッチ回路が書込み禁止を指示
する状態になった時に、書込み動作の終了を判断してい
た。しかし、この方法だと早期にベリファイパスしたメ
モリセルの書込み量が十分に保証されないという問題点
があった。

【００９７】このため、本実施形態は、書込み動作後に
メモリセルのデータをラッチ回路ＬＴに書き戻し、その
後の書込みベリファイ読出し動作で書込み不十分と判断
されたメモリセルに追加の書込み動作を行うことによっ
て、全てのメモリセルの十分な書込みを保証しようとい
うものである。書込みが行われるべきメモリセルのう
ち、書込み動作後に閾値がＶref 未満のものにのみ追加
書込みを行えばよいことを考慮すると、センスアンプ回
路のラッチ回路ＬＴにこのような書込み不十分のセルの
データを読み出せばよい。

【００９８】ベリファイパスした（ベリファイ結果がＯ
Ｋとなった）セルは、その後の他のセルへの書込み動作
に伴い閾値が低く見えるようになるものの、消去状態を
保持するセルの閾値よりは高くなっている。そこで、書
込みベリファイレベルＶｒｅｆよりも低く、通常の読出
しレベル（Ｖｓｓ）以上の第２のベリファイレベルを設
定し、この第２のベリファイレベルを選択ワード線に与
え、逆読出し動作を行なうことにより、このワード線に
接続された１ページ分のメモリセルに書き込まれるべき
データパターンをメモリセルからラッチ回路ＬＴに再ロ
ードすることができる。閾値の高いメモリセルは読出し
動作により“Ｈ”レベルがセンスノードＮsense に読み
出されるから、φlatch2をハイレベルにすれば、ノード
Ｑが低レベル（Ｖss）となり、つまりラッチ回路ＬＴは
最初のロードデータの通りにリセットされた状態とな
る。

【００９９】このような原理に基づく第１実施形態の書
込み動作及び書込みベリファイ読出し動作に関するシー
ケンス制御手段による制御の基本的な流れを図２に示
す。書込みが開始されると、ステップＳ１で、書込みデ
ータをセンスアンプ回路のラッチ回路ＬＴにロードす
る。

【０１００】ステップＳ２で、ワード線を書込みベリフ
ァイレベルＶref よりも低いレベル、例えばＶssに設定
し、逆読出し動作を行なう。これにより、既に書込みが
十分行われたと判定され、ノードＱがＶcc、ノード／Ｑ
がＶssとなっているラッチ回路ＬＴが反転し、データを
書き込むべきセルに関するセンスアンプ回路はロードデ
ータの通りリセットされた状態となる。ここでは、ワー
ド線電圧をＶref よりも低いレベルＶssとして読出しを
行なうので、他のセルの状態により閾値がＶref よりも
下がってみえてしまうメモリセルでもＯＦＦ状態となる
ので、“０”データを書き込んだセルとして読み出すこ
とができる。

【０１０１】ステップＳ３で、書込みベリファイ読出し
動作を行う。この時、ワード線はＶref とする。すなわ
ち、十分に書込みの行なわれているメモリセルに追加書
込みを行なうと好ましくないので、書込みベリファイ電
圧Ｖref で読出し動作（φlatch1をハイレベルとして）
を行なうことにより、閾値電圧がＶref 以上のメモリセ
ルと対応したセンスアンプ回路におけるラッチ回路を再
度反転させる。これにより書込みが十分行なわれている
セルに対応するラッチ回路はノードＱがＶcc、ノード／
ＱがＶssとなる。また、消去状態のメモリセルについて
は、上述したような逆読出し動作、および読出し動作を
通してラッチ回路の反転は起こらず、ノードＱがＶcc、
ノード／ＱがＶssを保つ。

【０１０２】ステップＳ４で、１ページ分の全てのセン
スアンプ回路Ｓ／Ａのデータが全て書込み完了状態にな
ったか否かを判定し、完了の場合には書込み動作を終了
し、未完了の場合にはステップＳ５で書込み動作を行っ
てから、ステップＳ２に戻る。

【０１０３】なお、ステップＳ５で第１回目の書込みを
行う前は、ステップＳ２、Ｓ３、Ｓ４は省略してもよ
い。何故ならば、１回目の書込みの前には、メモリセル
は消去状態になっているので、ステップＳ４の判定は必
ずＮＯとなり、ステップＳ５が実行されるからである。

【０１０４】第１実施形態によれば、Ｖssで逆読出し動
作を行い、Ｖref でベリファイ読出しを行うと、センス
アンプ回路が逆読出し動作時に最初のロードデータの通
りリセットされたのと等価の状態となり、このようなセ
ンスアンプ回路について次のベリファイ読出しにより毎
回書込みが十分に行われたか否か判定されることにな
り、Ｖref 未満の閾値のセルのみが追加書込みされる。
すなわち、同一ワード線中のデータパターンが変化する
ことにより、書込みパス後、閾値が十分でなくなったセ
ルを検知し、最初のロードデータをセンスアンプ回路に
読み出させることができ、これを利用して追加再書込み
動作を行うことにより、書込み動作後のメモリセルの閾
値分布を図３に示すように狭くすることができる。図３
は、書込み動作後のメモリセルの閾値電圧の分布を示す
が、ベリファイ電位（参照電位）Ｖref 以下の閾値電圧
分布は無くなり、書込み動作後のデータの信頼性が高く
なることがわかる。また、メモリセルの信頼性、及び読
み出し性能も向上する。

【０１０５】次に本発明の他の実施形態を説明する。以
下の実施形態で第１実施形態と対応する部分は同一参照
数字を付して詳細な説明は省略する。（第２実施形態）図２に示した第１実施形態のフローチ
ャートは図４のように書込みステップＳ５の実行タイミ
ングを変える、すなわちデータロード（ステップＳ１）
と逆読出し（ステップＳ２）との間に実行するように変
形することもできる。（第３実施形態）上述の説明では、１回の書込みサイク
ル毎に逆読出し動作、書込みベリファイ読出し動作を行
ったが、逆読出し動作は、１ページ分のセンスアンプ回
路Ｓ／Ａのデータが全て書込み完了状態になったことが
検出されてから１回だけ行ってもよい。この場合のフロ
ーチャートを図５、図６に示す。

【０１０６】ステップＳ１１で、書込みを開始するため
に、書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回
路ＬＴにロードする。ステップＳ１２で、書込み動作を
行い、ステップＳ１３で、書込みベリファイ読出し動作
を行い、ステップＳ１４で、１ページ分の全てのセンス
アンプ回路Ｓ／Ａのデータが書込み完了状態になったか
否かを判定し、全て完了の場合には、第１回の書込みベ
リファイパスとなる（ステップＳ１５）。未完了の場合
にはステップＳ１２に戻り、書込み動作を続ける。

【０１０７】第１回の書込みベリファイパスとなると、
ステップＳ１６で、ワード線を書込みベリファイレベル
Ｖref よりも低いレベル、例えばＶssに設定し、逆読出
し動作を行なう。これにより、既に書込みが十分行われ
たと判定され、ノードＱがＶcc、ノード／ＱがＶssとな
っているラッチ回路ＬＴが反転し、データを書き込むべ
きセルに関するセンスアンプ回路はロードデータの通り
リセットされた状態となる。この後、ステップＳ１７、
Ｓ１８で書込みベリファイ読出し動作、及び書込み判定
を行い、書込みが不十分と判定された場合は、さらに書
込み動作（ステップＳ１９）と書込みベリファイ読出し
動作（ステップＳ１７）を繰り返し行って、１ページ分
の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了
状態になったと判定されると、第２回の書込みベリファ
イパスとなる（ステップＳ７０）。

【０１０８】第３実施形態によっても、第１実施形態と
同様な効果を得ることができる。本発明は上述した実施
形態に限定されず、種々変形して実施可能である。例え
ば、上記実施形態では、シーケンス制御部をメモリと同
一チップ上に形成しているが、本発明は、メモリ外部か
ら前記したように書込み制御を行う場合にも適用可能で
ある。

【０１０９】さらに、前記各実施形態では、ＮＡＮＤ型
ＥＥＰＲＯＭを例にとり説明してきたが、本発明はこれ
に限られるものではなく、メモリセルユニットとして、
電気的書き換え可能な不揮発性メモリセルを複数個直列
接続してなるＮＡＮＤ型メモリセルユニット、または不
揮発性メモリセルを複数個並列接続してなるＡＮＤ型セ
ルもしくはＤＩＮＯＲ型セルユニットで構成することが
できる。

【０１１０】また、ビット毎ベリファイ機能を有するＮ
ＯＲ型セルユニットの場合にも、本発明は有効である。
また、前記各実施形態では、セルデータを読み出す際に
ビット線に負荷電流を流しながらセルデータに対応した
ビット線電位を検知する方式（電流検知方式、電流垂れ
流し方式）のスタティック型のセンスアンプ回路Ｓ／Ａ
に記憶回路を付加した例を説明したが、本発明はこれに
限らず、セルデータを読み出す際にセルデータに対応し
たビット線電荷の放電によるビット線電位の低下を検知
する方式のダイナミック型のセンスアンプ回路Ｓ／Ａに
記憶回路を付加する場合にも適用可能である。

【０１１１】

【発明の効果】以上説明したように本発明によれば、ロ
ードデータにより書込みを行なうことが指示されたセン
スアンプ回路では、書込みベリファイ読み出しの前にセ
ンスアンプ回路のデータがリセットされるので、一旦書
込みパスしたメモリセルでも、その後の書込みベリファ
イ読出し動作で書込み不十分と判定されたメモリセルは
追加書込みが行われるので、書込みデータの信頼性の向
上を図ることができる。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭを示すブロック図。

【図２】第１実施形態のＮＡＮＤ型メモリセルの書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の基本的な流れを示すフローチ
ャート。

【図３】第１実施形態の効果を説明するためにセルトラ
ンジスタの閾値分布を示す図。

【図４】第２実施形態のＮＡＮＤ型メモリセルの書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の基本的な流れを示すフローチ
ャート。

【図５】第３実施形態のＮＡＮＤ型メモリセルの書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の基本的な流れを示すフローチ
ャート（前半）。

【図６】第３実施形態のＮＡＮＤ型メモリセルの書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の基本的な流れを示すフローチ
ャート（後半）。

【図７】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおける
メモリセルアレイの全体的な構成を概略的に示すブロッ
ク図。

【図８】図７のＥＥＰＲＯＭのメモリセルアレイの構成
と、消去動作、読出し動作、書込み動作時のバイアス状
態を示す図。

【図９】図７のＥＥＰＲＯＭにおける読出し動作時の主
要信号を示す波形図。

【図１０】図７のＥＥＰＲＯＭにおける選択セルのチャ
ネルに供給する書込み禁止電圧のバイアス条件を説明す
るために示す図。

【図１１】ＥＥＰＲＯＭにおけるセンスアンプ回路周辺
のコア回路図。

【図１２】図１１の回路における書込み動作、書込みベ
リファイ読出し動作の一例を示すタイミングチャート。

【図１３】ＥＥＰＲＯＭにおけるメモリセルアレイの一
部を示す回路図。

【図１４】従来の書込みおよび書込みベリファイによる
問題点を説明するためにセルトランジスタの閾値分布を
示す図。

【図１５】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおけ
るセンスアンプ回路の例を示す回路図。

【符号の説明】

１０…ＮＡＮＤ型セルユニット１１…メモリセルアレイ１２…ロウデコーダ１３…ビット線制御回路１４…カラムデコーダ１５…カラムゲート１６…昇圧回路１７…制御回路１８…データ入出力バッファ

Claims

【特許請求の範囲】

【請求項１】複数本ずつの互いに交差するデータ線と
ワード線、及びこれらのデータ線とワード線の交差部に
配置された電気的書き換え可能な不揮発性メモリセルを
有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路と
を具備し、書込み動作および書込みベリファイ読出し動作のサイク
ルを経て書込みが行われるべきメモリセルに書込み動作
が十分行われたことが判定された後、センスアンプ回路
の論理が通常の読出し動作とは反転するとともに、ワー
ド線の電位が通常の読出し動作時の電圧以上、書込みベ
リファイ読出し動作時の電圧未満に設定される逆読出し
動作を行い、センスアンプ回路のデータを一旦ロードデ
ータの通りリセットしたうえで、再度書込みベリファイ
読出し動作を行うことを特徴とする半導体記憶装置。
【請求項２】複数本ずつの互いに交差するデータ線と
ワード線、及びこれらのデータ線とワード線の交差部に
配置された電気的書き換え可能な不揮発性メモリセルを
有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路と
を具備し、書込み動作と書込みベリファイ読出し動作の間に、セン
スアンプ回路の論理が通常の読出し動作とは反転すると
ともに、ワード線の電位が通常の読出し動作時の電圧以
上、書込みベリファイ読出し動作時の電圧未満に設定さ
れる逆読出し動作を行い、センスアンプ回路のデータを
一旦ロードデータの通りリセットすることを特徴とする
半導体記憶装置。