¾濟部中央標準局一貝二消费合作社印製 4J.-0-8-4-5 440846 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於—種半導體記憶裝置，特別是關於一種電 可重寫之半導趙記憶裝置、寫入後之驗證請出控制方法^ [習知技術] 習知可電重寫之EEPR0M (電可抹除可程式規劃唯讀記 憶體），係半導體記憶裝置之—。在EEPR0M方面，排列 少數由1個或多數記憶胞構成的記憶胞單元（反及（N AND ) 土》己隐胞單元、反或（NOR )型死憶胞單元、及（and )型記 憶胞單元、數位輸入反或（DINOR )型記憶胞單元等），構 成圮憶胞陣列》這其中尤以串聯連接多數個記憶胞而構成 反及（NAND)型記憶胞單元的反及（NAND)型胞型 EEPROM，作爲可高積集化者受到注目。 反及（NAND)空胞型EEPROM之1個記憶胞單元具有 FETMOS (場效電晶體金屬氧化物半導體）構造，該 FETMOS構造係在半導體基板上透過絕緣膜層疊浮動間 (電荷儲存層）和控制閘，多數個記憶胞鄰接的彼此以共有 源極、汲極的形式串聯連接，構成反及（NAND )型記憶孢 單元。矩陣排列這種反及（NAND )型記憶胞單元而構成記 憶胞卩車列+、 排列於記憶胞陣列行方向的反及（NAND )型記憶炮單元 一端側的汲極分別透過選擇閘電晶體共同連接於位元線， 他端側的源極也透過選擇閘電晶體連接於共同源極線。在 記憶胞陣列列方向分別共同連接記憶胞電晶體之控制閘線 及選擇閘電晶體之閘極作爲字元線（控制閘線）、選擇問 -4- 本纸張尺度適用中國国家標华（CNS ) A4規格（210X297公釐) ^---；-----^!ί-----IT------^ (請先¾讀背面之注意事項再/<'本頁)
裡濟部中央標辛局舅工消费合作社印袈 五、發明説明（3 ) 具有浮動閘和控制閑的N通道]viOSFET構成的多數個胞電 晶體\ 一端側的没極透過選擇閘用的NMOS電晶體連接於 位元線B L，他端側的源極透過選擇閘用的NMOS電晶體 連接於共同源極線。 各電晶體形成於同一井基板上，記憶胞之控制電極連接 於在列方向所連續配設的字元線WL0〜WLn (位元線側的 選擇電晶體之控制電極連接於選擇閘線SSL，、源極線側的 選擇電晶體之控制電極連接於選擇閘線GSL。、 胞電晶體具有與分別保持的資料相應的臨界値。反及 (NAND)型快閃記憶體（Flash Memory)的情況，通常將胞 電晶體變成空乏（depletion )型（D型）的狀態定義爲資 料的保持狀態（抹除狀態），將胞電晶體變成加強 (enhancement)型（E型）的狀態定義爲》〇 ”資料的保持狀態 (寫入狀態此外，將使保持” 1 "資料的胞電晶體之臨界 值正向移動，以保持” 0 ”資料稱爲寫入動作〈.將使保持 "〇 " f枓的胞電晶體之臨界値負向移動、，以保持11〗"資料 稱爲抹除動作< 抹除動作時，使共同閘極線CGo-CG,5接地3選擇塊之塊 選擇信號BSEL係邏輯電平成爲"η "(電源電壓），非選擇 塊之塊選擇信號係邏輯電平維持” L "(接地電位）。因此， 選擇塊之字元線成爲接地電位\非選擇塊之字元線變成浮 動狀態\ 其/欠’、4 2 1 V、3ms的抹除脈衝施加於本體（bulk )(胞電 晶雜之p井）\其結果，在選擇塊，抹除電壓（21V)铱加於 -6 - 本纸張尺度適用中圉國家樣毕（CNS ) A4規格（2丨0X 297公麓） (諳先閔讀背面之注意事項再疒.；本頁 裝. 訂 線 4-4..α 惡4¾ A7 4 4 0 8 4 6 B7 翅濟部央標隼局員工消費合作社印裂 五、發明説明（2 ) 線= 這種反及（NAND)型胞型 EEPROM 在 K.-D. Suh et al.，·，Α 3.3 V 32Hb NAND Flash Memory with Incremental Step Pulse Programming Scheme. "IEEE J. Solid-State Circuits, vol. 30, pp. 1 149-1 156, Nov. 1995.(文獻 1) ° Y. Iwata et al., "A 35ns Cycle Time 3.3V Only 32Hb NAND Flash EEPROM." "IEEE J. Sold-State Circuits, vol. 30, pp. 11 57-Π64, Nov. 1995.(文獻2)等被發表。 以下，就文獻1所揭示的習知例的反及（NAND )型胞型 EEPROM，一面參照圖7 (文獻1之圖1)及圖8 (文獻1之 圖3 )，一面加以介紹3 圖7爲顯示習知例的反及（NAND )型胞型EEPROM之記憶 胞陣列結構的方塊圖。在圖7中，1 0表示反及（NAND)型 胞單元，BSEL表示塊（block )選擇信號，CG〇~CGi5表示共 同閘極線，WL0〜WL15表示字元線，BL〇〜BL4243表示位元 線，SSL表示位元線侧的選擇間線，GSL表示源極線側的 選擇問線’ S/A表示頁緩衝器（page buffer)的一部分（感測 放大器電路部）3 圖8 ( a)爲顯示囤7中的反及（NAND)型記憶胞結構之 圖。圖8 ( b )爲頭示其抹除動作、讀出動作、寫入（program ) 動作的偏壓狀態之圖。 在圑8 ( b)中’ Bulk表示形成於n型丰導體基板内的p 并，F表示浮動狀態3 在圖7、圖8中’反及（NAND)型胞單元1 〇係串聯連接由 -5- ---^---^----^-------π------,级 (請先閉讀背面之注意事項再广，.本買) 本紙張尺度速用中國國家標準（CNS ) Α4規格（2 3 ΰ X 297公釐 趄濟部中夬嘌隼局員工消費合作社印^ 4 40 8 4 6_ 五、發明説明（4 1 —' '—" 一 本體和字元線之間’'浮動閘中的電子因FN (福勒_諾德海 姆）隧道電流而跑到胞之P井中t胞之臨界電壓大致成爲_ 3 V '在反及（NAND)型快閃記憶體方面，由於過抹除不成 爲問題，所以胞在1次的抹除脈衝被深抹除到_3 V程度 另一方面，.在非選擇塊，因浮動狀態的字元線和胞之p 井的電容耦合而不受抹除脈衝的影響，在浮動狀態的字元 線連接塊選擇信號BSEL輸入的電晶體之源極、該源極和 多晶矽之字元線之間的金屬配線及多晶矽之字元線。由連 接於浮動狀態的字元線的電容計算此字元線和通道間的電 容搞合比（coupling rate )。 就此電容而言’有電晶體的源極接合電容、源極和閘極 的疊加（overlap )電容 '多晶矽和金屬配線的電場上的電 容、多晶矽之字元線和胞之井區域（P井）的電容等，但字 元線和胞之P井的電容對於全部電容支配性地大。因此， 由實際測量結果求出的耦合比爲約〇. 9，很大，可防止F N 隧道電流流動 其次，在抹除驗證讀出動作，判斷選擇塊内全部胞之臨 界電壓是否已變成· 1 V以下< 在讀出動作，將1頁分的胞資枓同時傳送到頁緩衝器（以 下稱爲感測放大器電路）之鎖定（latch )電路、連續地讀 出\ 圖9 (文獻1之圖4)爲圖7之EEPROM的讀出時的主要信 號動作波形圖ξ 感測1頁分的胞資料時，使感測放大器電路起始到最初 极法尺度適用中_家標準（CNS) Α4規格（21()χ297公货） 1錆先閲讀背面之注意事項存y',本頁) 裝· A7 喜竹 2上8 4 6 _b丄 五'發明説明（5 ) "〇 "狀態（，，L ”電平、從抹除胞讀出資料的狀態）、在時刻 t 1 ’位元線變成〇 v \，選擇閘線SSL ' GSL變成4.5 V A 其後，在時刻，將0V輸入選擇塊（反及（NAND )行）内 的選擇字元線WLi *將爲通過電壓的4.5V輸入選擇塊内的 非選擇字元線WLi。.由於輸入非選擇字元線的4.5 V比寫入 動作後及抹除後的各胞之臨界電壓高\ .所以全部非選擇胞 起作用作爲通過電晶體（pass transistor)。、 另一方面'因施加〇 V的選擇字元線而僅抹除後的胞電 晶體導通\因此（讀出抹除後的胞的反及（NAND )行成爲 使位元線B L接地的通路（path )，讀出寫入動作後的胞的 反及（NAND )行使位元線B L成爲開放狀態（open狀態）° 在時刻t 3，藉由使圖7中的控制信號PGM成爲” L ’’（截 止從位元線到鎖定電路的直接感測通路V只通過感刟用電 晶體決定鎖定資料、。利用基準電壓Vref使PM〇S電流鏡電 路之負載（current load )電晶體活化，\從此負載電晶體供底’ 2 " A之負載電流給位元線 < 在讀出抹除後的胞的位元線< 流出負載電流，維持"L "電平，讀出窝入動作後的胞的位 元線成爲"Η 〃電平《 在時刻t 4，讀出寫入動作後的跑的位元線使感測用長03 體導通，使鎖定資料反轉成” 1 " ' 如此一來，讀出寫入動作後的胞的鎖定電路保存” 1 讀出抹除後的胞的鎖定電路保存"0 " ί這些鎖定資枓纽過 讀出電路後，被t換成正規的邏輯電平。因此，1頁分的 全部鎖定電路被同時設定後，可連續的讀出。 知+¾張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公 (請先閱讀背面之注意事項真〆，>v本育V〕 .装. 線 Μ濟部中央標準局負工消费合作社印製 經濟部中央標準局Η工消赀合作社印製 Ζ.-4γΓτ^54 4 Ο R 4 6__五、發明説明（6 ) 其次\在窝入動作，最相連績地將寫入資料載入感測放 大器電路。” 0 "爲進行寫入的胞資料，"1 11爲禁止寫入的 胞資料。到寫入與全部” "鎖定資料對應的列之胞爲止反 覆寫入周期。 以施加寫入脈衝和爲了防止0 "鎖定之胞過寫入的寫入 驗證讀出動作構成各寫入周期α更加具體而言，係以以下 步骤構成4〇ms的寫入周期3 (1 )位元線建立（set up ) ( 8 μ s ):按照感測放大器電路 之鎖定電路内的寫入資料，將位元線的電平，寫入設定在 Ο V，禁止寫入設定在V cc。 (2 )窝入（2〇 y s ):將寫入電壓作爲短脈衝寬度的脈衝 輸入選擇字元線。 (3 )字元線放電（4 // s ) ·_使選擇午元線的商電位放電’ 準備其次的低驗證電位的輸入。 (4 )寫入驗證（8 /1 s ):核對是否目標値以上寫入寫入胞 之臨界電壓 在寫入驗證讀出動作，已充分進行寫入之胞之鎖定電路 從"0 "變成"丨"，防止被再窝入。寫入驗證讀出動作時的 偏壓條件和讀出動作時的偏壓條件大致相同，但在鎖定電 路保持寫入狀態的資料，將和〇 V不同的0. 7 V輸入選擇字元線 在此條件下，寫入胞之臨界電整超過0.7 V時，即已充分 進行寫入時·鎖定電路内的資料從"0 "變成"1 "。”資料 進入的鎖定電路因在驗證讀出動作，鎖定電路只從π 0 "變 -9 - 本紙張尺度適用中國國家標毕（〔-\5).‘\4規格（210/ 297公釐) A7 --Ί.--;-----裝------訂------線 (請先S讀背面之注意事項再V:%本頁) 裡埤部中央培卒局負'工^肾合作，社印說 44^-8-4-5^厶dn只d 6五、發明説明（ 成"1 "而不受影響。 到頁缓衝器之鎖定電路全部保持,，丨《爲止或到達到1 〇周 期的最大寫入時間爲止反覆寫入周期。 圖10 (文獻1之圖5)顯示供應給選擇胞通道的禁止寫入 電壓之偏壓條件、 位元線側的選擇閘線SSL之電晶體爲導通狀態且源極線 惻的選擇閘線GSL之電晶體爲非導通狀態’寫入胞之位元 線成爲0 V，禁止寫入胞之位元線成爲v cc。反及（Nand ) 行之通道因0 V之位元線而成爲接地電位。 選擇胞於寫入電壓輸入其閘極，就在浮動閘和通道間產 生大的電位差’以F N通道電流將電子注入浮動閘，寫入 胞。 在禁止寫入胞方面，因V cc之位元線而使選擇反及 (NAND )行之通道預充電3選擇反及（NAND )行之字元 線，即輸入寫入電壓之選擇字元線和輸入通路電壓之非選 擇字元線上升，就因透過字元線、浮動閘、通道、胞之p 井之各個的串聯電容耦合而使通道電容自動升壓。 如此’根據字元線和通道的電容耦合，決定選擇塊内的 禁止窝入的反及（NAND )行的通道電位因此，要充分升 高禁止寫入電位，充分進行通道的起始充電，並且加大字 元線和通道間的電容耦合比很重要。 如下算出字元線和通道間的Μ合比B : B = Cox/(Cox+Cj) 此處’ C ο X爲子元線和通道之間的閘極電容總和，C j爲 -10 -
本絨法尺度適用中國囷家標準（CNS > A4规格（2〗0x撕公釐） (請先閏讀背面之注意事項再本頁 訂 線 經濟部中央橾隼局員工消费合汴杜印·>! 五、發明説明（8 ) 胞電晶體之源極和汲極的接合電容總和。此外，所謂反及 (NAND)行的通道電容，成爲這些問極電容總和c〇x和接 合電莩總和C_j的合計。而且，爲其他電容的選擇閘和源 極的疊加電容或位元線和源極及汲極的電容等比全部通道 電容非常小，所以在此忽略不計3 圖1 1顯示感測放大器電路周邊之磁芯電路例，圖1 2顯 示其寫入動作及寫入驗證讀出動作的定時圖。 又，在圖 11、圖 12 中 ’ LOAD、SBL、DCB、BLSHF、 <j>latchl、（j)latch2爲供應給感測放大器電路S/a的控制信 號，N sense爲位元線電位感測節點。 在圖1 1中，感測放大器電路S/A具備恒定電流源用p通 道電晶體Μ 2 :爲了根據預充電控制信號(相當於圖 7中的電流鏡電路之輸出CMout)使位元線B L在預定期間 充電：位元線電位箝位（clamp)用N通道電晶體Ml :串聯 插入位元線B L，給與閘極控制電壓BLSHF :鎖定（latch ) 電路L T :鎖定讀出到P通道電晶體Μ 2和N通道電晶體ΝΠ 之間的感測節點N sense的記憶胞資料：'Ν[通道電晶體 Μ 3 :爲了使感測節點N sense之電荷根據放電控制信號 DCB在預定期間放電：感測放大器電路重設用及轉移問用 NMOS電晶體Μ 4 :插入感；則節點N sense和鎖定電路l T之 第二記憶節點Q之間，爲控制信號SBL所閘極驅動：鎖定 電路強制反轉控制用NMOS電晶體Μ 5 :連接於鎖定電路 L Τ之第一記憶節點/ Q (以下在本説明書中，"/，.表示反轉） 和接地節點之間，爲預定期間施加於閘極的第一資料鎖定 -11 - 本纸張尺度適用中國國家標绛（CNS ) A4規格（210x 2<Π公釐）
Jn^J itf 4H m (^111 HJ \ —1. - 1— tuf a^li n^i ---1 (請先閲讀背面之注意事項再v^本頁) A7 B7 440846 五、發明説明（9 技制k號<{)latchl所控制成接通狀能·戌 〜ι —感測用NMOS電晶體 Μ 7 :在鎖定電路L T之第一却，陪γ w 弟°己te即點/ Q和接地節點之間 串聯連接於Ν Μ Ο S電晶體μ 5，η打
Sa Μ 5閘極連接於感測節點 N sense :及’反向讀出動作鎖定控制用nm〇s電晶體 M6 :在鎖定電路LT之第二記憶節點卩和接地節點之間申 聯連接於NMOS電晶體M7，爲預定期間施加於閘極的第 二資料鎖定控制信號（反向讀出動作鎖定控制信號）φΐ3ϊ£；1ι2 所控制成接通狀態= 鎖定電路L Τ係由正反電路所構成，該正反電路係交叉 連接（反向並聯連接）2個CMOS反相電路IVI、IV2彼此的 輸入節點和輸出節點。 這種情況，第一 CMOS反相電路IV1之輸入節點（第一記 憶節點/ Q )爲強制反轉輸入節點，此外’第二CMOS反相 電路IV2之輸入節點（第二記憶節點Q)透過資料匯流排連 接於輸出入電路I/O，成爲重設節點5 其次，説明圖〗1之感測放大器電路之讀出動作、抹除 動作 '寫入動作= EEPR0M的通常讀出時，首先使電晶體M 3和M4預定期 間接通而重設鎖定電路L T，使節點Q成爲"L ’使節點 / Q成爲” Η 〃。此後，以電晶體Μ 2的慍定龟流使位元線B L 充電，在使恆定電流流動狀態下，以因胞電晶體的臨界値 狀態而產生的胞電流Icell使位元線放電，預疋時間後使電 晶體Μ 5接迺。 這種情況，從反及（NAND)^!記憶胞聚元將"丨"資枓讀 -12 - 本紙疢尺度適用中國國家標浼（c\s) --：---^-----¾------ΐτ------線 (請先閲讀背面之注意事項再.彡:h本頁) 經浒部中央標率局N工消费合作社印製 八4规格公 超濟部中央樣华局貝工消费合作社印裂 miti - B7 _____________________—-*- 五、發明説明（1〇 ) 出到位元線B L時，因胞電流流動而位元線電位降低，電 晶體Μ 7爲斷開，節點/ Q仍然是鎖定電路l T重設狀態的 ，’ Η 〃。反之，從反及（NAND )型記憶胞單元將” 0 "資料讀 出到位元線B L時，因胞電流不流動而將位元線電位保持 在〃 Η 〃’電晶體Μ 7變成接通，將鎖定電路L Τ之記憶資料 強制反轉’節點/ Q變成"L ”，節點Q變成，_ Η "。將與所選 之列對應的鎖定電路L Τ之節點Q之資料透過資料匯流排 讀出到輸出入電路I/O。 εεριιοΜ的抹除時，感測放大器電路於抹除驗謹讀出動 作時被使用此時，感測放大器電路按照和通常讀出動作 時相同的順序動作，若抹除胞電晶體（” ^，資料時），則節 點/ Q成爲"Η 11，節點Q成爲’· L " 3反之，若不能抹除胞電 晶體（"0 ”資料時），則節點/ Q成爲__ L ”，節點Q成爲 "Η "。以此資料爲基礎，同時動作的全部感測放大器電路 S/A之節點Q即使丨個成爲"η "也是抹除不完全，所以再度 發出爲了進入抹除的信號，再度抹除 EE PROM的窝入時，藉由輸入寫入/非寫入的資料，從 資料匯流排將資料輸入與所選之列對應的鎖定電路L T之 節點Q =若是"0，'資料輸入，則"L __進入節點q，若是” K 資料輸入，則Η "進入節點Q。一將電晶體M4控制成接 通狀態，就將節點Q之資料通過電晶體Μ 4傳送到位元線 B L =寫入動作時，由於將選擇反及（NAND )型記憶胞單 元内的通道啓動（boot)到中間電位，所以將” l 11资料施加 於位元線B L時可寫入’但施加"Η 資料時則不能寫入。 -13 - 本纸張（度適用申1困家標洋（（：!^)六4規格（：!10.；<29?公釐） ---Ί!—^丨---神衣------ir------線 (请先聞讀背面之注意事項再〆，.(.本頁) 440 8 46 A7 起濟部令夬樓孪局員工消費合作社印製 五、發明説明（Η ) 又’ EEPROM爲了得到南速動作及尚可靠性，需要狹窄 控制寫入動作結束後的胞電晶體之臨界値分佈，如前述， 每次進行寫入動作都讀出所寫入的内容（寫入驗證讀出動 作），和應寫入的内容比較’若所寫入的内容不充分，則 再執行寫入動作，若確認所寫入的内容和應窝入的内容一 致，則結東窝入。 當這種寫入驗證讀出動作時，以往不進行鎖定電路[丁 的重設動作，而仍然將寫入資料留在感測故大器電 S/A，進仃咕出。此讀出動作除了沒有重設動作之外， 通常的讀出動作相同s 口 = W保持才衣除狀態的不窝入胞及從*朱除狀態變成 入狀心：寫入胞對應的鎖定電路L T之節點Q變成Η ” ’':入.未“胞斜應的鎖定電路LT之節點Q成爲"L’、 疋，藉由照樣# m β σ々 即點Q之資料’再度進行寫入動作， ，、β入舄入未芄之胞。 此外，對於通常贫 寫入驗證讀出動^動作時將0V施加於選擇字元線’ 施加於選擇字元^ .对驗迓電壓（參考電壓）Vref(>ov) 的胞電晶體再也：再，此，將成爲0乂至Vref間之臨界値 最小値成爲驗證電广，藉由寫入到寫入臨界値分佈的 偏差餘量（margln^Vref>a±·，取對於讀出電壓的寫 然而’圖1】所示 層等的共同源極線2 ,感測放大器電路有起因於使用擴 (例如接地電位）浮^包阻成分的電壓下降而源極倒電 Γ 4听發生的問題，茲就此鲜細説明 路 和 寫 與 於 可 入 散 位 於 ； ：----赛------1T-----.——線！ ί請先聞請背面之注意事項再护，本頁) 本纸乐尺度適用中國囷家標準 (CNS ) -14- 2 WX297 公釐） 尨琦部中央螵準局負工消费合作社印犮 4 4 0 8 4 6 A7 _______ B7 — _____ ·五、發明説明（12 ) 下= 即’ EEPROM和DRAM等比較，寫入/抹除等動作慢，所 以爲了進行高速的寫入/讀出，多採用頁寫入方式或頁讀 出方式。頁寫入方式係同時從多數行線將寫入資料寫入到 連接於同一列線的多數記憶胞各個（以頁單位寫入）的方 式。此外’頁讀出方式係從連接於同—列線的多數記憶胞 將各個的記憶資料同時讀出到多數行線而感測放大（以頁 單位讀出）的方式。 兹說明在這種EEPROM進行頁寫入時的寫入驗證讀出動 作3 假設現在頁尺寸例如51 2列時，寫入前的全部胞在抹除 狀態，僅1個寫入速度非常快的胞電晶體存在3假設在第 一次的寫入動作，0V〜1 v程度寫入寫入速度快之胞，其他 胞之臨界値成爲ο v以下的狀態^ 若在此狀憨進行驗證’則寫入快的胞以外的5 π列之胞 爲使胞電流流動的狀態，所以因反及（NAND )型記憶胞單 元之源極倒的配線（擴散層等）之寄生電阻成分而產生電壓 下降’接地電位浮起， 在此狀態的窍入快的胞因接地電位浮動而胞電流減少 (而且，也加上接地電位浮動的反偏壓（back bias )效應， 胞外觀上的臨界值變高），所以即使未被充分寫入也看起 來像是已被充分寫入（即，臨界電壓比實際的臨界電壓 高）。此結果，寫入快的胞在驗證讀出動作被誤判成寫入 -15- 尺度適用中;g园家標隼（）A4規格（210.X 297公釐） ------1 (請先閱讀背面之注意事項再〆V:本頁) 裝 '一·ίτ 線 440 846 _________B7___ 五、發明説明（13 ) ' " ~ ~— 然而，當全部胞寫入完畢後的頁讀出時，由於大部分的 胞已被寫入，所以不使胞電流流動，變成沒有接地電位浮 動的狀態。 因此’在沒有此接地電位浮動的狀態的讀出’寫入快的 胞比弟一次的寫入動作後的驗證讀出動作時看起來胞電流 谷易流動，所以寫入快的胞如上述，雖然被判斷寫入完 畢’但是寫入不充分，有成爲寫入不良之虞3 以下，就問題點加以詳細說明a 首先，最初從晶片外鄙輸入指示寫入的命令，就開始寫 入’控制信號BLSHF、DCB成爲V cc，使位元線b l接地 (重設位元線電位）。其後，將寫入資料載入感測放大器電 路之前，控制信號LOAD變成Vss，控制信號0Utchl變成 V cc ’預置（preset)感測放大器電路的資料。即，在全部1 頁刀的感’則放大器電路之鎖足電路L T，將節點q設定成v cc，將節點/ Q設定成V ss。 ^"部中央標準局員工消费合作社印- 其次’從輪出入電路I/O透過資料匯流排載入寫入資 料，將貪料鎖定於各感測放大器電路之鎖定電路L T，按 照資料將節點設定於V cc、V SS之一方。此時，在對記憶 胞進行寫入的感測放大器電路，節點q成爲VSS，在不進 行寫入的感測放大器電路，節點Q成爲V 。 其次，根據鎖定於鎖定電路L T的資枓，位元線b l的充 電開始。即’進行寫入的位元線bl保持v ss的接地狀 態，不進行寫入的位元線BL被充電戍Vcc。選擇字元線 WL0〜WL】5之任一字元線’例如關於字元線WL2進行寫入 -16- 本纸張尺度边用中国國家標毕（CNS〉A4現格（210X29?公爱） 4 4 經濟部中央標準局負工消費合作枉印製 440846 五、發明説明（14 ) 時，此字元線WL2上升到寫入電壓v pgm ( 20V程度）’其 他的字元線變成電壓V pass ( 10V程度）。藉此動作’如前 述，進行對記憶胞Cell2的寫入。 寫入動作結束後，開始寫入驗證讀出動作。即，進行寫 入的字元線WL:變成驗證電位（參考電位）v ref ( 〇,5V程 度）’其他的字元線變成讀出電壓V read (4.5V程度）s 此時’藉由將施加於負載電晶體Μ 2之閘極的控制信號 LOAD控制在1.8V程度而使負載電流和記憶胞電流平衡， 進行讀出》例如所抹除的記憶胞之胞電流最壞也是2 " A裎 度，所以這種情況，配合胞電流設定，以便負載電晶體之 電流變成1.5"A程度。 因此’在進行寫入的記憶胞，即其臨界電壓比驗證電位 (麥考電位）V ref ( 〇.5 V程度）高的記憶胞，因不使胞電流 流動而位元線B L的電位上升。此時，將位元線b l充電到 V cc，讀出時間就變長，所以使施加於高耐壓M〇s電晶體 Ml之閘極的控制信號BLSHF例如固定（c] amp )在1.8 V。藉 此，位元線B L的電位例如上升到〇. 9 V，電晶體μ 1就成爲 戴止（cutoff)狀態，感測節點N sense成爲V cc。 其次’估計感測節點N sense已變成V cc而資料鎖定信號 (Matchl變成V cc。此時，感測節點N sense爲V cc時，即 請出被判斷其臨界電壓比驗證電位V ref高的胞時，由於 感測節點N sense爲V cc，所以節點/ Q變成v ss，節點q變 成 V cc 3
在不進行寫入的感測放大器電路，節點Q預先變成V -17- '^^尺度適用中國國家標準（) A4規格（2l〇X'297公；f } ' * '~~ (請先閱讀背面之注意事項再〆："本頁) 裝 訂 經濟部智恶財產场555;工消愛合作钍印製 4--4-0-8-4-5 A 4Q_R4_6_ 五、發明説明（15) “，所以在1買分的全部感測放大器電路，節點Q的電位 變成V cc時，寫入結束。 " 然而，在進行寫入的感測放大器電路，對記憶胞的寫入 不充分時，感測節點N sense仍然是V ss，所以不發生鎖定 電路L T的反轉’節點Q保持v ss。 其次，就上述習知寫入動作及寫入驗證讀出動作的問題 點’一面參照圖1 3、圖1 4，一面加以說明。 在圖1 3中’例如思考關於字元線WLi5進行寫入的情 況。此外，設想從記憶胞CeUil到Celh全部升高這些的臨 界電壓而進行寫入的情況。 此時，有製程製造上的偏差’記憶胞之耦合比等不同， 所以例如假設記憶胞Celll5和其他的記憶胞比較，糕合比 大，係快速被寫入的記憶胞=» 在窝入動作後的驗證讀出，其他的記憶胞為抹除狀態， 所以因記憶胞電流和源極線之電阻成分、Ri2、. 而記憶胞CeUi5之源極節點Si5之電位浮起。浮起的電平取 決於胞電流ICell,广ICelll4和電阻成分，係ICell!5 X R〇十 ICell；7X(R〇 ~ Rij) + ICellj3X(R〇 + R；[ + Rji) + ICeIIi4X(R〇 ~ Rn + Ri2 + R丨3)。 此結果，即使驗證電位V ref = 0.5V，假設Celli5之源極 節點Si5之電位變成0.5V程度，Celll5之臨界電壓為大致 〇 V，在驗證讀出也被判斷已被寫入。 和其他1己憶胞比較被快速寫入的記憶胞C e 11 i 5的馬入μ 束後，進行記憶胞CellidCelb的寫入時，記憶胞Celln至 -18- 本紙張尺度適用+國國家標準（CNS)A4规格；：2丨0'乂297公釐) | ^ 裝 訂 ----線 (請先閱讀背面之注意事項再..，.，本頁) s"部中央標準局只工消费合诈1社印" 440846 五、發明説明（16 )
Celll4之臨界電壓變成正 因此，其後的讀出後，記憶胞Celli5之源極節點h之電 位如同只寫入最初的記憶胞Celli5一般，不上升到〖Celh χ R〇 + ICelll2 X (R〇 + Rjl) + ICeUi3 χ (R〇 + Ri[ + + ICeH]4 χ (R〇 + Rn + Rl2 + Rl3) 〇 此結果，由於將記憶胞Celli5之臨界電壓讀出到v ref以 下’所以如圖1 4所示，寫入動作後的臨界電壓分佈如施 加斜線’就產生了比驗證電位（參考電位）V ref低的臨界 電壓分佈（分佈末尾）3若寫入不充分，這些記憶胞在其後 0勺靖出動作有時也被判斷爲抹除胞，成爲缺乏可靠性的問 題。 爲了使這種源極線之電阻成分影響減少，已知下述方 法：在擴散I源極線中途取和金屬源極配線的接點，增加 接點地方’但不能忽視伴隨此的圖案面積增大。 這些問題在電路有其原因3即，在圖】丨所示之電路， 在一里被判斷已充分進行寫入的感測放大器電路，在下一 周期不進行寫入驗證的判斷的緣故。即，不更新寫入驗證 的判斷結果= 作爲避免此問題的一個方法，提出使用儲存寫入資料的 儲存電路、儲存寫入驗證讀出結果的輸出資料的儲存電路 及爲了再比較這些資料的電路3 然而’苦將如上述的2個儲存電路和比較電路設於晶片 内邵’則晶片面積增大，導致晶片成本變高的問題，此 外’將如上述的2個儲存電路和比較電路設於晶片外部 -19 - 本綠尺度適用t國同家標準（CNS ) μ说格（川以叫公笼) !~~I 1 -! I!批衣 — J ί—. 11--Ϊ— --- ^---- (請先閲讀背面之注意事項再r ;本頁) -濟部肀央標準局買工消f合作社印製 4舰^4^ 4 40 84 6 五、發明説明（17 ) 時’會成爲以下問題：不僅將負擔施如於晶片外的系統 側，而且爲了進行在晶片内外的比較資料交換，不能謀求 寫入時間的高速化。 此處’，?尤如上述知2個儲存電路和比較電路設於晶片内 部的習知EEPROM的列系電路，一面參照圖} 5，一面加以 簡單説明。 在圖1 5中，REG-NTOGL爲來自儲存寫入資料的暫存器 (未圖示）的輸出資料，Output爲寫入驗證讀出結果的輸出 資料，N-Input爲REG-NTOGL·和Output的比較結果資料。 最初，來自儲存寫入資料的暫存器的輸出資料REG-NTOGL儲存於暫存器（未圖示）作爲資料REG-NQ，同時成 爲比較結果資料N~Input，輸入電晶體T丨5之閘極。比較結 果資料N-Input於進行寫入時變成"L "電平’於保持抹除狀 態時變成” Η ”電平= 在進行寫入的位元線B L的情況’由於比較結果資料Ν-Input爲” L ”電平，所以以電晶體Τ13、Τ14、Τ1 5所構成的 反相器之輸出T5變成11 Η，·電平。此反相器之輸出丁5輸入 反相器Τ 6，此反相器Τ 6之輸出Τ 4输人位元線寫入用的反 或（NOR )電路Τ 3，利用此反或（NOR )電路Τ 3之輸出驅動 位元線寫入用的電晶體T丨，爲了進行寫入的位元線施加 寫入電壓V pp - Vth。此處' V th爲電晶體丁 1之卜巧極臨界 電歷s 另一方面，在不進行寫入的位元線B L的情況，由於比 較結果資料N-Input爲Η 電平，所以不驅動位元線寫入用 -20- 本紙乐尺度適用中國®家標汰（CNS ) Α4^格（2!〇X29?公澄 f請先閱讀背面之：;-意事項再广'-本頁)
B7 44-0-M-S-- 五、發明説明（18 的電晶體τ 1，因保持接地電平而不進行窝入。 窝入動作後，進行驗證讀出，讀出所寫入的記情.胞、 元線變成” Η "電平，讀出在抹除狀態的記憶胞 ^ B L變成"L 〃電平。 ’ 因此，寫入驗證讀出結果的輸出資料Output，仅# 货' 讀出和 上述相反所冩入的記憶胞的位元線B L變成”乙” $ τ ^千，讀 出在抹除狀態的記憶胞的位元線B L變成h Η "電平3 μ 其次，比較寫入結果的輸出資料Output和來自儲存，寫 資料的暫存器的輸出資料REG-NTOGL ’更新比私 千又〜果資 料N-Input，反覆上述窝入動作、寫入驗證讀4, w本比較動 作。 然而，在如上述的電路，除了感測放大器電路之外，費 需要預先儲存寫入資料的暫存器、預先儲存比較結果資 的暫存器’晶片面積增大3特別是在反及（NAND)刑 EEPROM ，在1頁528位元組（byte )分的感測故大電路全部 各2個多設這種暫存器，會產生晶片面積增大、晶片成本 變高的問題5 妓满部中央標準局员工-费合作社印装 如上述，習知反及（NAND )型EEPROM有以下問題：貧 入速度快的記憶胞存在於多數記憶胞的一部分的情況^，穿 入動作後的驗證讀出動作時或頁分割寫入動作時，多數記 憶胞之共同源極線之電位會淨起’並且在寫入動作後的驗 證讀出動作時和通常的讀出動作時，其共同源極線之電位 浮動程度不同，而發生寫入不良。 -21 本纸承尺度適用中國园家標丞i CNS ) A4規格（2丨OX%公屋〉 4 4-θ-0-4^5-d40 846五、發明説明（19 ) 經濟部中央櫺準局員工消费合作社印製 [發明欲解決之謀題] 如此，在習知半導體圮憶裝置，寫入速度快的記憶胞存 在於多數記憶胞的一部分的情況等，有時會發生錯誤寫入 的問題。\ 本發明係爲了處理上述情況所完成的，其目的係提供— 種半導體記憶裝置丨即使窝入速度快的記憶胞存在於多數 記憶胞的一部分的情況、藉由考慮寫入動作後的驗證讀出 動作時的多數記憶胞之共同源極線電位浮起變動而進行寫 入，亦可防止寫入不良的發生、，可謀求寫入驗證讀出動作 可靠性的提高气 [解決課題之手段] 爲了解決前述課題，達成目的，本發明使用以下所示； 手段： (1 )根據本發明之半導體記憶裝置具備記憶胞陣列：、具 有各多數條互相交又的資枓線和字元線及配置於這些資料 線和字元線之交叉部的電可重寫的非揮發性記憶胞\及. 多數感測放大器電路：連接於前述資料線，具有將來自於 述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的功热 及將到記憶胞陣列的寫入資料載入而鎖定的功能，經過贫 入動作及寫入驗證讀出動作的周期’、判斷在應進行寫入的 記憶胞已充分進行寫入動作後，、進行反向讀出動作、，該反 向讀出動作係感測放大器電路的邏輯和通常的讀出動作反 轉 < 同時將字元線電位設定在通常讀出動作時的電壓>x 上、寫入驗證讀出動作時的電壓不滿；一_§_如載入資料f -22- 本紙疚尺度適用中國国家祿挛（CNS )六4規格（2丨〇乂 2〜公《 ) (碕先閱讀背面之注意事項再：本頁) ----^--------^-- Γ ! II fi - I _ · mil I -1 u m^] - Is Α7 Β7 440846 五、發明説明（2〇 ) 没恐測放大器電路的資料後，再度進行寫入驗證讀出動 作。 (2 )本發明之第二半導體記憶裝置具備記憶胞陣列（具 有各多數條互相交又的資料線和字元線及配置於這些資料 線和字元線之交叉部的電可重寫的非揮發性記憶胞：及， 多數感測放大器電路：連接於前述資料線，具有將來自前 述冗憶胞陣列的讀出資料透過感測節點讀出而鎖定的功能 及將到記憶胞陣列的寫入資料載入而鎖定的功能，在寫入 動作和寫入驗邊謂出動作之間進行反向讀出動作，該反向 讀出動作係感測放大器電路的邏輯和通常的讀出動作反 轉’同時將字元線電位設定在通常讀出動作時的電壓以 上、寫入驗證頌出動作時的電壓不滿，—旦如載入資料便 重設感測放大器電路的資料^ [發明之實矻形態] 以下，麥知、围面说明根據本發明之半導體記憶裝置之實 施形態。 (第一實施形態） 圓1顯示具有關於本發明半導體記憶裝！第一實施形態 之I离入/讀出功能、分割寫入功能之可整批抹除的反及 (NAND )型胞（cell )型EEPROM全體結構3 此EEPROM具備記憶胞陣列11 :多數反及（NAND)型記 憶胞配設成矩陣狀，在縱向排列多數條作爲資料線的位元 線B L '在橫向排列多數條字元線w L :行解碼器]7 :根 據由外部所輸入的位址，選擇驅動上述記憶胞障列n之 _ -23- …· •尺度適用中國国家標隼（CNS ) Λ4規格(210X 297公釐） ·" —--— H .1-1 I · t^i I ^^1 li^> "v.h^-I ---------------- τ_. ; ; _ * · i-----球丨 t讀先閱讀背面之注意事項再v人本頁} 經濟部中夬標準局Κ工消費合作社印製 B7 五、發明説明（21) 字元線；位元線控制電路（感測放大器電路及窝入資料鎖 定電路）1 3 :連接於上述記憶胞陣列1丨之位元線；利問 (列選擇開關）1 5 :連接於此位元線控制電路1 3 ;列解碼 器1 4 :根據由外部所輸入的位址控制上述列閘1 5，選擇 對應的位元線及感測電路；資料輸出入（I/O )緩衝器1 8 : 連接於列閘1 5 升壓電路1 6 :為了供應寫入動作或棟除 動作所需的高電壓；及，控制電路1 7 :為了控制晶片内 部，同時取和外部的介面。 行解碼器1 2係資料寫入時、抹除時及資料讀出時，分 別根據位址信號選擇驅動多數字元線W L，供應所需的電 壓給其字元線驅動器。 此外，位元線控制電路1 3設置位元線驅動器，該位元 線驅動器係資料寫入、抹除、資料讀出時，對於位元線 B L分別選擇地供應所需的電壓， 控制電路1 7中含有順序控制機構（例如可程式規劃的邏 輯陣列），該順序控制機構係為了控制對於反及（Nand } 型記憶胞的抹除/抹除驗證/寫入/寫入驗證/讀出動作等。 經濟部智达財產场Μ工消脅合作社印¾ 圖1之EEPROM之記憶胞陣列丨1和在圊1 3顯示其一部分 者相同。即’此反及（NAND )型記憶胞係串聯連接由具有 浮動閘和控制閘的N通道MOSFET構成的多數個胞電晶體 Cell0〜Cellu ’ 一端側的汲極透過選擇問用的NMOS電晶體 連接於位元線B L ’他端侧的源極透過選擇閘用的NM〇s 電晶體連接於共同源極線。上述各電晶體形成於同一井 上’記憶胞Cell〇〜Cell"之控制電極連接於在列方向所連 -24- 本紙張尺度適用中國國家標準（CiSS ) Λ4規格（2ΐ0κ 297公沒） 4
:(吴-''4'--法.局負二消費合作社印^ 五 '發明説明（22 ) 續配設的字元線WLC~WL!5，位元線側的選擇電晶體之控 却J電極連接於選擇閘線SSL，源極線側的選擇電晶體之控 制電極連接於選擇閘線GSL。 圖i之EEPROM之感測放大器電路周邊之磁芯電路和圖 1 1所示之例相同。即，感測放大器電路S/A參照圖1 1 ,和 d述的感測放大器電路S/A相同。具體而言，此感測放大 器4路S/A具備位元線電位箝位（clamp )用N通道電晶體 Ml .串聯插入位元線b L，給與閘極控制電壓BLSHF ;恆 定4成源用P通道電晶體μ 2 :爲了根據預充電控制信號 LOAD使電晶體μ 1 —端之位元線電位感測節點N sense在 預定期間充電；鎖定（latch )電路L τ :鎖定讀出到感測節 點N sense的記憶胞資料：N通道電晶體M3 :爲了使感測 節點N sense之電荷根據放電控制信號DCB在預定期間放 電：感測放大器電路重設用及轉移閘用NMOS電晶體 Μ 4 :插入感測節點N sense和鎖定電路L τ之第二記憶節 .¾ Q之間’爲控制信號SBL所閘極驅動：鎖定電路強制反 轉控制用NMOS電晶體Μ 5 :連接於鎖定電路L τ之第—記 饬節點/ Q和接地節點之間，爲預定期間施加於閘極的第 一資料鎖定控制信號φίΜΑΙ所控制成接通狀態：感測用 NMOS電晶體M7 :在鎖定電路LT之第—記憶節點⑺和接 地節點之間申聯連接於NM0S電晶體M5，閘極連接於感 渕節點Nsense ;及，反向遺出動作鎖定检制用NM〇s電晶 體M6 :在鎖定電路LT之第二記憶節接地節點之間 中聯連接於NMOS電晶體Μ 7，爲預定期間施加於問極的 __ -25- 本紙&尺度用中國CNS ) 坭格一(公釐1 ------ ^ IIΓ 扣衣 . , . 訂 , ») Ϊ (讀先閲讀背面之注意事項再矿"本頁) -4-4-0^β^5~ 4 40 84 6 Α7 - ___ B7 五、發明说明（23 ) 第二資料鎖定控制信號（反向讀出動作鎖定控制信 號）<}>latch2所控制成接通狀態s 鎖定電路L T係由正反電路所構成，該正反電路係交又 連接（反向並聯連接）2個CMOS反相電路1V1、IV2彼此的 輸入節點和輸出節點。 這種情況’第~ CMOS反相電路IV1之輸入節點（第一記 憶節點/ Q )爲強制反轉輸入節點3此外，第二CMOS反相 電路IV2之輸入節點（第二記憶節點q )透過資料匯流排連 接輸出入電路I/O，係重設節點。 如前述，在反及（NAND)型EEPROM，將根據載入資料 指示寫人的感測放大器電路之鎖定電路之資料反轉（重寫） 成根據寫入驗證讀出動作，每驗證通過就指示禁止窝入的 狀態3而且，1頁分的全部鎖定電路變成指示禁止寫入的 狀態時，判斷寫入動作結束，然而，若是此方法，有以下 問題點：不能充分保證早期驗證通過的記憶胞的寫入量 因此，本實施形態藉由寫入動作後將記憶胞之資料寫回 鎖定電路L T，在其後的寫入驗證讀出動作，在被判斷寫 入不充分的記憶胞進行追加的寫入動作，以保證全部記憶 跑的充分寫入=應進行寫入的記憶胞中，若考慮寫入動泎 後只在臨界值不滿V ref者進行追加寫入即可，則將這種 馬入不充分的胞的資料讀出到感測放大器電路之鎖定電路 L T即可。 驗證通過（驗證結果成爲0 K )之胞随著其後對其他胞的 寫入動作會臨界値看起來低，但比保持抹除狀態之跑之臨 -26- 本纸張尺度適用巾國國家標萍（CN'S ) A4規格（210.X2K公釐） (請先閱讀背面之注意^項再矿，.\本頁 經涛部中^標準扃貝工消资合作社印·31 n —i -奸衣 I--- - ---- I- - -------'緣---1 *-. -1 J-- -"部中夬祛準局男Μ消费合作枉印^ A7 B7 五、發明説明（24 ) 界値客。於是’藉由設定比寫入驗證電平V ref低、通常 讀出電平（V s s )以上的第二驗證電平’將此第二驗證電平 給與選擇字元線，進行反向讀出動作’可將應寫入連接於 此字元線的1頁分之記憶胞之資料模式從記憶胞再載入鎖 定電路L T 3臨界値高的記憶胞因讀出動作而將M Η "電平 讀出到感測節點Nsense，所以若使<Hatch2成爲高電平，則 節點Q成爲低電平（V ss ) ’即鎖定電路L T如最初的載入資 料，成爲被重設的狀態。 圖2顯示根據這種原理的關於第一實施形態之寫入動作 及寫入驗證讀出動作之順序控制機構控制的基本流程3 開始寫入，在步骤S丨，將窝入資料載入感測放大器電 路之鎖定電路L Τ ^ 在步驟S 2，將字元線設定成比寫入驗證電平V ref低的 電平，例如V ss，進行反向请出動作。藉此’判斷已充分 進行寫入，節點Q成爲V cc、ίφ點/ Q成爲v ss的鎖定電路 L Τ反轉，關於應寫入資料之胞之感測放大器電路如載入 資料，成爲被重設的狀態，此處，由於以字元線電壓爲比 V ref低的電平V ss而進行讀出’所以因其他胞狀態而臨界 这看起來比V ref下降的記彳.胞也成爲〇FF狀態，所以可讀 出作爲寫入'，0，，資料之胞= 在步驟S 3，進行寫入驗證謂出動作。此時，字元線成 爲V ref。即，由於在已充分進行寫入的記憶胞進行退如 寫入不好，所以藉由以寫入驗證電壓V ref進行讀出動作 (以々latch】爲高電乎）’使和臨界電壓V ref以上的記憶胞 -27- 本故汝尺度適用中园國家標準（CNS ) Α4規格ί 公釐） (請先閱讀背面之注意事項再"乌本頁j 裝------訂-------線— Α7 Β7 440846 五、發明就明（25 ) 對應的感測放大器電路之鎮定電路再度反轉3藉此，與已 充分進行寫入之胞對應的鎖定電路，節點Q成爲V cc，節 點/ Q成爲V ss =此外，關於抹除狀態的記憶胞，通過如 上述的反向讀出動作及讀出動作，不發生鎖定電路的反 轉，節點Q保持V cc，節點/ Q保持v ss。 在步驟S 4，判斷1頁分的全部感測放大器電路s/A的資 料是否成爲全部寫入完畢狀態，完畢時結束寫入動作，未 冤畢時在步驅S 5進行寫入動作之後，回到步驟s 2 a 又’在步骤S 5進行第一次的寫入之前，步驟s 2、S 3、 S 4也可以省略。因爲第一次的寫入之前，記憶胞是抹除 狀態’所以步驟S 4的判斷必定成爲「否」，執行步驟 S5。 根據弟一實施形態’以V ss進行反向讀出動作，以V ref 進行驗證讀出，感測放大器電路於反向讀出動作時如最初 的載入货料，成爲和被重設等效的狀態，關於這種感測放 大器電路，藉由其次的驗證讀出就可判斷每次是否已充分 進行寫入，只追加窝入不滿V ref的臨界値之胞=即，根 據同一字元線中的資料模式變化，寫入通過後，檢出臨界 値不夠之胞，可使最初的載入資料讀出到感測放大器電 路’藉由利用此資料進行追加再寫入動作，可如圖3所 示’使寫入動作後的記憶胞之臨界値分佈狹窄。圆3顯示 寫入動作後的記憶胞之臨界電壓分佈，得知沒有驗證電位 (參考電位）Vref以下的臨界電壓分佈，寫入動作後的資料 可靠性f高。此外，記憶胞的可靠性及讀出性能也提高3 _ -28 - ϋϋ度適用( CNS ) Α4^5^ΙΟχ297^^"5~" (请先閱讀背面之注意事項再K 本頁) ---------装--------訂--- ，-線 赶濟部中夹榡準局負工消t合作社印製 一_4-奋 4 W Μ 五、發明説明（26 ) 其次，説明本發明之其他實施形態。在以下之實施形餞 和第一實施形態對應的部分附上同一參照數字，詳細説明 省略。 (第二實施形態） 圖2所示之第一實施形態之流程圖也可以變形成如圖 4 ’改變寫入步驟S 5之執行定時，即在資料載入（步碟s】） 和反向讀出（步驟S 2 )之間執行3 (第三實施形態） 在上述説明，每一次的离入周期都進行反向讀出動作、 寫入驗證讀出動作，但反向讀出動作也可以檢出1頁分的 感測放大器電路S / A的資料成爲全部寫入完畢狀態之後， 只進行1次。圏5、圖6顯示這種情況的流程圖。 在步驟S 1丨，爲了開始窝入，將寫入資料載入感測放大 器電路S/A之鎖定電路L T = 在步驟S 12進行寫入動作，在步驟S 1 3進行窝入驗證讀 出動作，在步驟S 14判斷丨頁分的全部感測放大器電路S/A 的枓是否成爲寫入完畢狀態，全邵完畢時成爲第一次的 馬入驗證通過（歩驟s丨5 )=未完畢時回到步驟S丨2，繼續 寫人動作， 扣不·第一次的寫入驗證通過，在步i媒S 1 6將4·元線设定 成比寫入驗證電平V ref低的電平，例如V ss，進行反向讀 出動作=藉此，判斷已充分進行寫入，節點Q成爲V cc ' 印點/ Q成爲V ss的鎖定電路L T反轉，關於應寫入資料之 <感測放大器電路如載入資料，成爲被重設的狀態。此 -———-29- ____ 本.氏KC尺火填内中国國家樣c A ( 2丨〇><297公疫} • » I^衣 訂 η -線-- (請先閱讀背面之注意事項再<\本頁) 40 R 4 6 A7 I-----B7 五、發明説明（27 ) ~^ --- 友土步驟Sl 7、S1S進行寫入驗證讀出動作及寫入判斷， 判斷^入不充分時，再反覆進行寫入動作（步驟S19)和寫 入知也峡出動作（步驟S 17 )，判斷1頁分的全部感測放大 ϋ電路S/A的資料成爲寫入完畢狀態，就成爲第二次的寫 入驗證通過（步驟S20)。 根據第二貫施形態’亦可得到和第一實施形態同樣的效 本發明不限於上述實施形態，可各種變形而實施。例如 在上述實施形態，將順序控制部和記憶體形成於同一晶片 上’但本發明在從記憶體外部如前述進行寫入控制的情況 亦可適用3 再者，在前述各實施形態，以反及（NAND )型EEPROM 爲例加以説明，但本發明並不限於此，作爲記憶胞單元， 可用串聯連接多數個電可重寫的非揮發性記憶胞而成的反 及（NAND )型記憶胞單元、並聯連接多數個非揮發性記憶 跑而成的及（AND )型胞或D1N0R型胞單元構成。 此外，备位元具有驗證功能的反或（NOR )型胞單元時， 本發明亦有效。 此外，在前述^實施形態，係説明下述之例：將記憶電 路附加於讀出胞資料時一面使負載電流流到位元線’一面 檢測與胞資枓對應的位元線電位的方式（電流檢測方式、 電流流出方式）的靜態型感測放大器電路S/A，但本發明不 限於此，將記憶電路附加於頌出胞资料時檢測與胞资料對 啟的位元線電荷放電而位元線電位降低的方式的動態型感 -30- )鐵格（21Qx 297 公釐厂~~'~ ~' --^---^-----f-----------1 線 (請先閲讀背面之注意事項再^/¾本頁) 4 0 8 4 6 Α7 _________B7五、發明説明（28 ) 趑"部中夬標準局，.只工消资合作社印装 測放大器電路S/A時亦可適用。 [發明之效果] 如以上説明、，根據本發明，、在根據載入資料指示進行寫 入的感測放大器電路，寫入驗證讀出之前重設感測放大器 包路的資料，所以即使一旦寫入通過的記憶胞，在其後的 寫入驗證讀出動作被判斷寫入不充分的記憶胞也進行追加 寫入、，所以可謀求寫入資料可靠性的提高。、 [圖式之簡單説明] 圖1爲顯示關於根據本發明之半導體記憶裝置第一實施 形態之反及（NAND)型EEPROM的方塊圖。 圖2爲頒示關於第一實施形態之反及（nand )型記憶胞 足离入動作及寫入驗證讀出動作之順序控制機構控制之基 本流裎的流程圓。 圖3爲説明第一實施形態效果而顯示胞電晶體之臨界値 分佈之圖。 圏4爲顥示關於第二實施形態之反及（NAND )型記憶胞 之寫入動作及冩入驗證讀出動作之順序控制機構控制之基 木流裎的流程圏。 圖5爲顯示間於第三實施形態之反及（NAND)型記憶胞 乙离入動作及耳入驗證讀出動作之順序控制機構控制之基 本流程的流程1 (前半）， 圖ό爲顯示關於第三實施形態之反及（NAND )型記憶胞 之寫入動作及窝入驗證讀出動作之順序控制機構控制之基 本流程的流程囷（後半）3 __-31- 本紙诀尺錢財@邮料,:GNS ) a4^( 210x1^1^ " "一"~~~ (讀先閲讀背面之注意事項再磅舄本頁) 裝 訂 '.^---- A7 B7 440846 五、發明説明（29 ) 圖7爲概略顯示習知反及（NAND )型胞型EEpR〇M之記悻 胞陣列全體結構的方塊圖。 圖8爲顯示圖7之EEPROM之記憶胞陣列結構和抹除動 作 '讀出動作，寫入動作時的偏壓狀態之圖。 圖9爲顯示圖7之EEPROM之讀出動作時的主要信號的波 形圖3 圖1 0爲說明供應給圖7之EEPR〇M之選擇胞之通道之林 止寫入電壓之偏壓條件而顯示之圖。 圖1 1爲EEPROM之感測放大器電路周邊的磁芯電路圖。 圖1 2爲顯示圖！ t之電路之寫入動作、寫入驗證讀出動 作一例的定時圖3 圖1 3爲顯示EE PROM之記憶胞陣列一部分的電路圖。 圖1 4爲説明習知寫入及寫入驗證之問題點而顯示跑電 晶體之臨界値分佈之圖。 圖1 5爲顯示習知反及（NAND )型胞型EEPROM之感測放 大器電路例的電路圖。 [元件編號之説明] 1 0…反及（NAND )型胞單元 1 1· ·記憶胞陣列 1 2…行解碼器 1 3…位元線控制電路 1 4…列解碼器 1 5…列閘 I 6…升壓電路 -32- 本饫张尺度通用中圉國家標準（CNS ) A4说格（210X2W公箝） I ----；-----裝------訂-------線 (請先閲讀背面之注意事項再埗寫本頁} 兹濟部中央標隼局|工消費合作让印12. A7 B7 五、發明説明（3〇 )1 7…控制電路1 8…資料輸出入緩衝器 --^---^-----I------,玎------i ' . - (請先閱讀背面之注意事項再〆V〕本頁) 莲濟部中央樣準局貝工消費合作社印聚 -33- 本紙張尺度適用中國國家標辛（CNS ) Λ4規格（210:<29?公釐1