KR100706252B1 - 노어 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

노어 플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR100706252B1
KR100706252B1 KR1020050068561A KR20050068561A KR100706252B1 KR 100706252 B1 KR100706252 B1 KR 100706252B1 KR 1020050068561 A KR1020050068561 A KR 1020050068561A KR 20050068561 A KR20050068561 A KR 20050068561A KR 100706252 B1 KR100706252 B1 KR 100706252B1
Authority
KR
South Korea
Prior art keywords
memory cell
program
data
sense amplifier
current
Prior art date
Application number
KR1020050068561A
Other languages
English (en)
Other versions
KR20070013890A (ko
Inventor
김보근
임흥수
임재우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050068561A priority Critical patent/KR100706252B1/ko
Priority to US11/407,969 priority patent/US7426143B2/en
Priority to JP2006175715A priority patent/JP2007035243A/ja
Publication of KR20070013890A publication Critical patent/KR20070013890A/ko
Application granted granted Critical
Publication of KR100706252B1 publication Critical patent/KR100706252B1/ko
Priority to US12/190,215 priority patent/US7742341B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 데이터 버퍼에 저장된 데이터를 메모리 셀에 프로그램하고; 프로그램 검증 동작 시에, 상기 데이터 버퍼에 저장된 데이터에 따라 감지 증폭기로부터 상기 메모리 셀로의 전류 공급을 제어한다. 여기에서, 상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에, 상기 감지 증폭기로부터 상기 메모리 셀로 전류가 공급된다. 그러나 상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에는, 상기 감지 증폭기로부터 상기 메모리 셀로의 전류 공급이 차단된다. 본 발명에 의하면, 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있기 때문에 정확한 프로그램 검증 결과를 얻을 수 있다.

Description

노어 플래시 메모리 장치 및 그것의 프로그램 방법 {NOR FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 문턱 전압(Vth)에 따른 메모리 셀들의 분포를 보여주는 도면이다.
도 2는 본 발명에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 본 발명의 실시예에 따른 프로그램 검증 동작을 수행하는 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 증폭 회로를 보여주는 회로도이다.
도 5는 도 3에 도시된 래치 회로를 보여주는 회로도이다.
도 6은 도 5에 도시된 래치의 인버터를 예시적으로 보여주는 회로도이다.
도 7은 도 3에 도시된 노어 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 제 2 실시예에 따른 노어 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 감지 증폭기 110: 증폭 회로
111: 비트 라인 프리차지 회로 112: 비트 라인 디스차지 회로
113: 증폭기 120: 래치 회로
123: 래치 125: 리셋 회로
126: 셋 회로 130: 데이터 버퍼
140: 컨트롤러
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 노어 플래시 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(RanDLm Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(EraAMPble PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 일반적으로 낸드형과 노어형으로 구분된다. 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서, 낸드 플 래시 메모리 장치에 비해 동작 속도가 빠르기 때문에 고속 데이터 처리가 필수적인 이동전화 단말기 등에 주로 사용된다.
노어 플래시 메모리 장치의 메모리 셀은 비트 라인과 소스 라인 사이에 연결되어 있다. 하나의 워드 라인에 연결되어 있는 메모리 셀들은 소스 라인을 공유하고 있다.
메모리 셀은 워드 라인의 전압에 따라 온 셀(On Cell) 또는 오프 셀(Off Cell)로 감지된다. 여기에서 온 셀이라 함은 워드 라인 전압이 문턱 전압보다 높기 때문에 메모리 셀이 턴 온 상태로 된 것을 말하며, 이때 메모리 셀에 일정량 이상의 전류가 흐른다. 오프 셀이라 함은 워드 라인 전압이 문턱 전압보다 낮기 때문에 메모리 셀이 턴 오프 상태로 된 것을 말하며, 이때 메모리 셀에 전류가 흐르지 않거나 일정량 이하의 전류가 흐른다.
노어 플래시 메모리 장치에서, 프로그램 검증 동작(program verify operation)은 프로그램 동작을 실행한 다음에 수행된다. 프로그램 검증 동작은 메모리 셀의 문턱 전압이 원하는 레벨에 도달하였는지를 검증하는 동작이다. 프로그램 검증 동작은 워드 라인에 프로그램 검증 전압(program verify voltage)을 인가하고, 메모리 셀에 흐르는 전류를 감지하여 프로그램 패스(pass) 또는 페일(fail) 여부를 판단한다.
프로그램 검증 동작은 복수의 메모리 셀들(예를 들면, 128개)에 대해 동시에 수행된다. 이때 복수의 메모리 셀들에는 프로그램 검증을 필요로 하는 셀과 필요로 하지 않는 셀이 포함되어 있다. 여기에서 프로그램 검증을 필요로 하지 않는 메모 리 셀이라 함은 프로그램을 원하는 메모리 셀의 상태보다 낮은 상태를 갖는 메모리 셀 또는 프로그램 패스된 메모리 셀들을 포함한다.
프로그램 검증 동작 시에, 프로그램 검증을 필요로 하지 않는 메모리 셀들이 포함되어 있는 경우에 그 메모리 셀들을 통해 많은 전류가 흐르게 된다. 이때 소스 라인의 전압 레벨이 상승하기 때문에 프로그램 검증을 필요로 하는 메모리 셀의 문턱 전압이 원하는 레벨에 도달하기 전에 프로그램 패스 되는 결과를 초래한다.
예를 들면, 메모리 셀이 문턱 전압에 따라 '11', '10', '01', '00'과 같은 네 개의 상태(state)를 갖는다고 가정하자. '01' 상태로 프로그램 동작을 수행하면, 메모리 셀들 중에는 '11' 상태의 메모리 셀들과 '01' 상태의 메모리 셀들이 동시에 존재할 수 있다. 프로그램 검증 동작 시에 '11' 상태의 메모리 셀에 많은 전류가 흘러 소스 라인의 전압 레벨이 상승한다. 이는 소스 라인을 공유하는 '01' 상태의 메모리 셀에 영향을 미쳐 '01' 상태에 도달하기 전에 프로그램 패스될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있는 노어 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 데이터 버퍼에 저장된 데이터를 메모리 셀에 프로그램하고; 프로그램 검증 동작 시에, 상기 데이 터 버퍼에 저장된 데이터에 따라 감지 증폭기로부터 상기 메모리 셀로의 전류 공급을 제어한다. 여기에서, 상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에, 상기 감지 증폭기로부터 상기 메모리 셀로 전류가 공급된다. 그러나 상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에는, 상기 감지 증폭기로부터 상기 메모리 셀로의 전류 공급이 차단된다.
실시예로서, 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은 프로그램 검증 동작을 수행하기 전에, 상기 감지 증폭기를 디스에이블한다. 그리고 프로그램 검증 동작 시에, 상기 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에 상기 감지 증폭기를 인에이블한다.
다른 실시예로서, 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은 프로그램 검증 동작을 수행하기 전에, 상기 감지 증폭기를 인에이블한다. 그리고 프로그램 검증 동작 시에, 상기 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에 상기 감지 증폭기를 디스에이블한다.
본 발명의 다른 일면에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 복수의 데이터 버퍼들에 저장된 데이터를 복수의 메모리 셀들에 프로그램하는 단계; 상기 복수의 메모리 셀들에 전류가 공급되지 않도록 복수의 감지 증폭기들을 디스에이블하는 단계; 상기 복수의 데이터 버퍼들에 저장된 데이터에 따라 상기 복수의 감지 증폭기들을 선택적으로 인에이블하는 단계; 및 상기 인에이블된 감지 증폭기를 통해 프로그램 검증 동작을 실행하는 단계를 포함한다.
실시예로서, 상기 복수의 감지 증폭기들을 디스에이블하는 단계는, 상기 복 수의 메모리 셀들에 연결되어 있는 복수의 비트라인들을 디스차지하는 단계; 상기 복수의 비트라인들을 디스차지한 상태에서 초기 센싱 동작을 수행하는 단계; 및 상기 초기 센싱 동작의 결과에 따라 상기 복수의 감지 증폭기들로부터 상기 복수의 메모리 셀들로 전류가 공급되는 것을 차단하는 단계를 포함한다.
본 발명의 또 다른 일면에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 복수의 데이터 버퍼들에 저장된 데이터를 복수의 메모리 셀들에 프로그램하는 단계; 상기 복수의 메모리 셀들에 전류가 공급되도록 복수의 감지 증폭기들을 인에이블하는 단계; 상기 복수의 데이터 버퍼들에 저장된 데이터에 따라 상기 복수의 감지 증폭기들을 선택적으로 디스에이블하는 단계; 및 인에이블된 감지 증폭기를 통해 프로그램 검증 동작을 실행하는 단계를 포함한다.
실시예로서, 상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계에서는, 프로그램 검증을 필요로 하지 않는 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블한다.
다른 실시예로서, 상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계에서는, 프로그램 검증을 필요로 하는 메모리 셀의 문턱 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블한다.
또 다른 실시예로서, 상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계에서는, 소거 상태의 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블한다.
본 발명에 따른 노어 플래시 메모리 장치는, 프로그램 데이터를 저장하는 메 모리 셀; 상기 메모리 셀에 프로그램된 데이터를 저장하는 데이터 버퍼; 및 상기 메모리 셀에 전류를 공급하여 상기 메모리 셀의 상태를 감지하는 감지 증폭기를 포함하되, 상기 감지 증폭기는 프로그램 검증 동작 시에 상기 데이터 버퍼에 저장된 데이터에 따라 상기 메모리 셀로의 전류 공급을 제어하는 것을 특징으로 하는 노어 플래시 메모리 장치.
실시예로서, 상기 감지 증폭기는 상기 메모리 셀에 전류를 공급하여 상기 메모리 셀에 흐르는 전류를 감지 증폭하는 증폭 회로; 및 프로그램 검증 동작 시에, 상기 데이터 버퍼의 출력신호를 래치하고, 상기 데이터 버퍼의 출력신호에 따라 상기 증폭 회로로부터 상기 메모리 셀로의 전류 공급을 제어하는 래치 회로를 포함한다.
실시예로서, 상기 메모리 셀에 저장된 프로그램 데이터가 프로그램 검증을 필요로 하는 경우에, 상기 래치 회로는 상기 증폭 회로에 인에이블 신호를 제공하여 상기 메모리 셀로 전류가 흐르도록 한다. 그러나 상기 메모리 셀에 저장된 프로그램 데이터가 프로그램 검증을 필요로 하지 않는 경우에, 상기 래치 회로는 상기 감지 증폭기에 디스에이블 신호를 제공하여 상기 메모리 셀로 전류가 흐르지 않도록 한다.
실시예로서, 상기 래치 회로는, 제 1 노드와 제 2 노드 사이에 연결된 래치; 상기 제 1 노드와 접지 사이에 연결되며, 상기 데이터 버퍼의 출력신호에 응답하여 상기 제 1 노드를 접지 전압으로 리셋(reset)하는 리셋 회로; 및 전원 단자와 상기 제 1 노드 사이에 연결되며, 상기 증폭 회로의 출력신호에 응답하여 상기 제 1 노 드를 전원 전압을 셋(set)하는 셋 회로를 포함한다.
실시예로서, 상기 프로그램 데이터는 멀티_비트 데이터(multi_bit data)이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 문턱 전압(Vth)에 따른 메모리 셀의 분포를 보여주는 도면이다. 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀에 1_비트 데이터(single_bit data) 또는 멀티_비트 데이터(multi_bit data)를 저장할 수 있다. 도 1에서는 메모리 셀에 2_비트 데이터(multi_bit data)를 저장한다고 가정할 때, 문턱 전압에 따른 메모리 셀의 상태(state)를 보여준다.
도 1을 참조하면, 메모리 셀은 문턱 전압에 따라 '11', '10', '01' 및 '00' 상태 중 어느 하나의 상태를 갖는다. '11' 상태의 메모리 셀은 소거된 셀이며, 가장 낮은 문턱 전압을 갖는다. '10' 상태의 메모리 셀은 '11' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다. '01' 상태의 메모리 셀은 '10' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다. 그리고 '00' 상태의 메모리 셀은 '01' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다.
프로그램 검증 동작(program verify operation)은 메모리 셀에 데이터를 프로그램한 다음에, 메모리 셀의 문턱 전압이 원하는 레벨에 도달하였는지를 검증하기 위한 동작이다. 프로그램 검증 동작은 일반적으로 메모리 셀에 흐르는 전류(이 하, 셀 전류라 한다)를 감지하여 프로그램 동작의 패스(Pass) 또는 페일(Fail) 여부를 판단한다. 셀 전류가 기준 전류보다 작으면, 이것은 프로그램 패스(Pass)이다. 반대로 셀 전류가 기준 레벨보다 크면, 이것은 프로그램 페일(Fail)이다. 프로그램 검증 동작 결과, 프로그램 페일이면 메모리 셀의 문턱 전압이 원하는 레벨에 도달할 때까지 프로그램 동작을 반복한다.
도 1에서, '10' 검증 전압('10' verify voltage; V10)은 메모리 셀의 문턱 전압이 '10' 상태보다 높은지를 검증하기 위한 전압이다. '10' 상태의 메모리 셀이 '10' 검증 전압(V10)보다 낮은 문턱 전압을 가지면, 그 메모리 셀은 페일(Fail) 이다. '10' 검증 동작 결과, 메모리 셀이 패스이면, '10' 상태의 메모리 셀은 이후의 프로그램 동작에서 프로그램 금지(program inhibit)된다. 이와 마찬가지로, '01' 검증 전압(V01)과 '00' 검증 전압(V00)은 메모리 셀의 문턱 전압이 각각 '01' 상태와 '00' 상태보다 높은지를 검증하기 위한 전압이다. 여기에서, '10' 검증 전압, '01' 검증 전압, 그리고 '00' 검증 전압은 프로그램 동작을 실행한 다음에, 워드 라인에 제공된다.
도 2는 본 발명에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 2에 도시된 노어 플래시 메모리 장치는 메모리 셀 어레이(10), 비트라인 선택회로(20), 행 디코더(30), 열 디코더(40), 데이터 입출력 회로(50), 그리고 컨트롤러(140)를 포함한다. 여기에서, 메모리 셀 어레이(10), 비트라인 선택회로(20), 행 디코더(30), 그리고 열 디코더(40)의 동작은 당업자에게 잘 알려져 있기 때문에 상 세한 설명을 생략한다.
도 2를 참조하면, 데이터 입출력 회로(50)는 감지 증폭기(100), 데이터 버퍼(130), 그리고 쓰기 드라이버(150)를 포함한다. 프로그램 동작 시에, 데이터 버퍼(130)에 입력된 데이터는 쓰기 드라이버(150)를 통해 선택된 메모리 셀에 프로그램된다. 프로그램 검증 동작 시에, 메모리 셀에 프로그램된 데이터는 감지 증폭기(100) 및 데이터 버퍼(130)를 통해 출력된다. 데이터 입출력 회로(50)의 동작은 컨트롤러(140)에 의해 제어된다.
계속해서 도 2를 참조하면, 감지 증폭기(100)는 증폭 회로(11)와 래치 회로(12)를 포함한다. 증폭 회로(11)는 선택된 메모리 셀에 전류를 공급하여 메모리 셀에 흐르는 셀 전류를 감지 증폭한다. 래치 회로(12)는 프로그램 검증 동작 시에, 데이터 버퍼(130)의 출력신호에 따라 증폭 회로(11)로부터 메모리 셀로의 전류 공급을 제어한다. 감지 증폭기(100)의 내부 구성 및 동작 원리는 이하에서 상세히 설명될 것이다.
본 발명에 따른 노어 플래시 메모리 장치는 프로그램 검증 동작 시에, 데이터 버퍼(130)에 저장된 데이터에 따라 감지 증폭기(100)로부터 메모리 셀로의 전류 공급을 제어한다. 즉, 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에는 감지 증폭기(100)로부터 메모리 셀로 전류가 공급된다. 그러나 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에는 감지 증폭기(100)로부터 상기 메모리 셀로의 전류 공급이 차단된다.
도 3은 프로그램 검증 동작을 수행하는 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 3은 '01' 프로그램 검증 동작을 예시적으로 보여주고 있다. '01' 프로그램 검증 동작은 선택된 메모리 셀(예를 들면, MC4, MC6)에 '01' 데이터를 프로그램한 다음에 수행된다. 도 3을 참조하면, 제 4 및 제 6 메모리 셀(MC4, MC6)은 '01' 데이터를 프로그램하기 위한 셀이고, 나머지 메모리 셀들(MC1~MC3, MC5, MC7, MC8)은 소거 상태, 즉 '11' 상태를 유지하기 위한 셀이다. '01' 프로그램 검증 동작 시에, 제 4 및 제 6 증폭 회로(AMP4, AMP6)는 인에이블되지만, 나머지 증폭 회로들(AMP1~AMP3, AMP5, AMP7, AMP8)은 디스에이블된다.
도 3을 참조하면, 노어 플래시 메모리 장치는 8개의 메모리 셀(MC1~MC8), 메모리 셀에 연결된 감지 증폭기(100), 그리고 감지 증폭기(100)에 연결된 데이터 버퍼(130)를 포함한다. 감지 증폭기(100)는 증폭 회로(AMP1~AMP8)와 래치 회로(Latch1~Latch8)를 포함한다. 여기에서, 각각의 증폭 회로 및 각각의 래치 회로는 동일한 구성 및 동작 원리를 갖는다. 이하에서는 제 1 증폭 회로(AMP1, 110) 및 제 1 래치 회로(Latch1, 120)가 주로 설명될 것이다.
메모리 셀(MC1)은 비트 라인(BL1)과 소스 라인(SL1) 사이에 연결되어 있으며, 워드 라인 전압(VWL)에 의해 제어된다. 메모리 셀(MC1)은 소거 상태, 즉 '11' 상태에 있다. '01' 프로그램 검증 동작 시에, 메모리 셀(MC1)의 워드 라인에는 '01' 검증 전압(V01)이 제공된다. 도 1에서 보는 바와 같이, '01' 검증 전압(V01)은 '11' 상태에 있는 메모리 셀(MC1)의 문턱 전압보다 높다. 따라서 '01' 검증 동작 시에 메모리 셀(MC1)은 턴-온 된다. 메모리 셀(MC1)이 턴-온 되면, 소스 라인(SL1)의 전압 레벨이 상승한다. 이것은 '01' 검증 동작 시에, 제 4 및 제 6 메모리 셀(MC4, MC6)에 연결된 소스 라인의 전압이 상승하게 한다. 소스 라인의 전압이 상승하면, 제 4 및 제 6 메모리 셀(MC4, MC6)에 대한 프로그램 검증 결과가 사실과 다를 수 있다. 즉, '01' 상태에 도달하기 전에 프로그램 패스로 검증될 수 있다.
계속해서 도 3을 참조하면, 증폭 회로(110)는 비트 라인(BL1)을 통해 메모리 셀(MC1)에 전류를 공급하고, 메모리 셀(MC1)의 상태를 감지한다. 증폭 회로(110)는 메모리 셀(MC1)의 상태를 감지하고 출력신호(SO1)를 래치 회로(120)에 제공한다.
래치 회로(120)는 프로그램 검증 동작 시에 증폭 회로(110)의 출력신호(SO1) 및 데이터 버퍼(130)의 출력신호(DL1)를 입력받고, 증폭 회로(110)에 인에이블 신호(EN1)를 제공한다. 래치 회로(120)는 프로그램 검증 동작 시에 증폭 회로(110)에 인에이블 신호(EN1)를 제공하여 메모리 셀(MC1)로의 전류 공급을 제어한다.
데이터 버퍼(130)는 프로그램 동작 시에 메모리 셀(MC1~MC8)에 프로그램될 데이터(DIN1~DIN8)를 입력받는다. 데이터 버퍼(131)는 메모리 셀(MC1)에 프로그램된 데이터를 저장하고 있다. 데이터 버퍼(131)는 프로그램 검증 동작 시에 메모리 셀(MC1)에 저장된 데이터가 프로그램 검증을 필요로 하는 경우에 래치 회로(120)에 출력신호(DL1)를 제공한다. 래치 회로(120)는 데이터 버퍼(131)에서 제공되는 출력신호(DL1)에 응답하여 증폭 회로(110)에 인에이블 신호(EN1)를 제공한다.
도 3에 도시된 노어 플래시 메모리 장치는 프로그램 검증 동작 시에, 프로그램 검증을 필요로 하는 메모리 셀(MC4, MC6)에 연결된 증폭 회로(AMP4, AMP6)를 선 택적으로 인에이블 하여 프로그램 검증이 잘못되는 것을 방지한다.
도 4는 도 3에 도시된 증폭 회로(110)를 예시적으로 보여주는 회로도이고, 도 5 및 도 6은 도 3에 도시된 래치 회로(120)를 예시적으로 보여주는 회로도이다. 증폭 회로(110) 및 래치 회로(120)의 동작은 도 7을 참조하여 설명된다.
도 4를 참조하면, 증폭 회로(110)는 메모리 셀(MC1)과 래치 회로(120) 사이에 연결되어 있으며, 컨트롤러(140)로부터 비트라인 프리차지 신호(BLPRE) 및 비트라인 디스차지 신호(BLDIS)를 입력받는다. 증폭 회로(110)는 프리차지 회로(111), 디스차지 회로(112), 그리고 증폭기(113)를 포함한다.
프리차지 회로(111)는 전원 단자에 연결되어 있으며, 래치 회로(120)에서 제공된 인에이블 신호(EN1) 및 컨트롤러(140)에서 제공된 비트라인 프리차지 신호(BLPRE)에 응답하여, 전원전압(Vcc)을 비트 라인(BL1)에 제공한다. 도 4를 참조하면, 프리차지 회로(111)는 PMOS 트랜지스터(P11)와 NAND 게이트(G11)로 구성된다. NAND 게이트(G11)는 비트라인 프리차지 신호(BLPRE) 및 인에이블 신호(EN1)를 입력받고, 프리차지 신호(PRE1)를 PMOS 트랜지스터(P11)의 게이트에 제공한다.
디스차지 회로(112)는 비트라인(BL1)과 접지 사이에 연결되어 있다. 디스차지 회로(112)는 컨트롤러(140)에서 제공된 비트라인 디스차지 신호(BLDIS)에 응답하여, 제 1 비트라인(BL1)의 전하를 접지로 방전한다. 도 4를 참조하면, 디스차지 회로(112)는 NMOS 트랜지스터(N11)로 구성된다.
증폭기(113)는 셀 전류와 기준 전류를 비교하여 메모리 셀(MC1)의 상태를 감지한다. 도 4에서 기준 전압(Vref)은 기준 전압 발생기(도시되지 않음)에서 제공된 다. 증폭기(113)는 기준 전압을 입력받고, 기준 전류를 발생한다.
도 5는 도 4에 도시된 래치 회로(120)를 보여주는 회로도이다. 도 5를 참조하면, 래치 회로(120)는 래치(123), 리셋 회로(125), 그리고 셋 회로(126)를 포함한다.
래치(123)는 제 1 노드(node1)와 제 2 노드(node2) 사이에 연결된 2개의 인버터들(121, 122)로 구성된다. 인에이블 신호(EN1)는 제 2 노드(node2)에서 발생하며, 프리차지 회로(도 4 참조, 111)에 제공된다. 인버터(122)는 리셋 회로(125)에서 제공되는 리셋 신호(RST1)와 셋 회로(126)에서 제공되는 셋 신호(SET1)에 의해 제어된다. 인버터(122)의 구성 및 동작은 도 6을 참조하여 설명된다.
리셋 회로(125)는 제 1 노드(node1)와 접지 사이에 연결되어 있다. 리셋 회로(125)는 컨트롤러(도 4 참조, 140)에서 제공된 래치신호(DLLAT) 및 데이터 버퍼(도 3 참조, 131)의 출력신호(DL1)에 응답하여 제 1 노드(node1)를 리셋한다. 리셋 회로(125)는 NMOS 트랜지스터(N41)와 AND 게이트(G41)로 구성된다. AND 게이트(G41)는 래치신호(DLLAT)와 출력신호(DL1)를 AND 연산하여 리셋 신호(RST1)를 발생한다. 리셋 신호(RST1)는 NMOS 트랜지스터(N41)의 게이트에 제공된다.
셋 회로(126)는 전원단자와 제 1 노드(node1) 사이에 연결되어 있다. 셋 회로(126)는 컨트롤러(140)에서 제공된 래치신호(SOLAT) 및 증폭 회로(110)의 출력신호(SO1)에 응답하여 제 1 노드(node1)에 전원전압(Vcc)을 제공한다. 셋 회로(126)는 NAND 게이트(G42)와 PMOS 트랜지스터(P41)로 구성된다. NAND 게이트(G42)는 래치신호(SOLAT)와 출력신호(SO1)를 NAND 연산하여 셋 신호(SET1)를 발생한다. 셋 신 호(SET1)는 PMOS 트랜지스터(P41)의 게이트에 제공된다.
도 6은 도 5에 도시된 래치의 인버터(122)를 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 인버터(122)는 2개의 NMOS 트랜지스터(N51, N52)와 2개의 PMOS 트랜지스터(P51, P52)로 구성된다. NMOS 트랜지스터(N51)는 셋 신호(SET1)에 의해 제어되고, PMOS 트랜지스터(P51)는 리셋 신호(RST1)에 의해 제어된다.
셋 신호(SET1)가 로우 레벨인 경우에, NMOS 트랜지스터(N51)는 턴 오프 된다. 이것은 도 5에서 PMOS 트랜지스터(P41)가 턴 온 될 때, 제 1 노드(node1)의 전압 레벨이 접지로 방전되는 것을 방지하기 위함이다. 리셋 신호(RST1)가 하이 레벨인 경우에, PMOS 트랜지스터(P51)는 턴 오프 된다. 이것은 도 5에서 NMOS 트랜지스터(N41)가 턴 온 될 때, 제 1 노드(node1)의 전압 레벨이 하이 레벨로 되는 것을 방지하기 위함이다.
도 7은 도 3에 도시된 노어 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 3 내지 도 7을 참조하여, 노어 플래시 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 증폭 회로(AMP1~AMP8)에 비트라인 디스차지 신호(BLDIS)가 제공되면, 비트라인(BL1~BL8)은 접지로 방전된다(도 4 참조). 비트 라인(BL1~BL8)이 디스차지된 상태에서 초기 센싱 동작(initial sensing operation)을 수행한다. 초기 센싱 동작을 수행하면, 증폭 회로(AMP1~AMP8)의 출력신호(SO1~SO8)는 하이 레벨로 설정된다. 왜냐하면, 비트 라인을 디스차지한 상태에서 센싱 동작을 수행하면, 메모리 셀은 온 셀(on cell)로 센싱되기 때문이다.
증폭 회로(AMP1~AMP8)의 출력신호(SO1~SO8)가 하이 레벨인 상태에서, 래치신호(SOLAT)가 활성화되면 셋 신호(SET1)는 로우 레벨로 된다(도 5 참조). 왜냐하면, NAND 게이트(G42)의 두 입력(SOLAT, SO)이 모두 하이 레벨이기 때문이다. 셋 신호(SET1)가 로우 레벨로 되면, 제 1 노드(node1)는 하이 레벨로 되고, 제 2 노드(node2)는 로우 레벨로 된다. 이때 인에이블 신호(EN1~EN8)는 로우 레벨로 되기 때문에, 증폭 회로(AMP1~AMP8)는 모두 디스에이블된다. 인에이블 신호(EN1~EN8)가 로우 레벨이면, 프리차지 신호(PRE1~PRE8)는 하이 레벨로 되기 때문이다.
다음에, 데이터 버퍼에 저장된 데이터에 따라 출력신호(DL1~DL8)가 발생한다. 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에는 하이 레벨의 출력신호를 발생한다. 즉, 출력신호(DL4, DL6)는 하이 레벨로 되고, 나머지 출력신호(DL1~DL3, DL5, DL7, DL8)는 로우 레벨로 된다.
다음에, 래치신호(DLLAT)가 래치 회로(Latch1~Latch8)에 입력된다. 이때, 인에이블 신호(EN4, EN6)가 활성화된다. 인에이블 신호(EN4, EN6)가 활성화되면, 프리차지 신호(PRE4, PRE6)는 로우 레벨로 된다. 그리고 나머지 프리차지 신호(PRE1~PRE3, PRE5, PRE7, PRE8)는 하이 레벨이다. 따라서 제 4 및 제 6 메모리 셀(MC4, MC6)에 대해서만 프로그램 검증 동작이 실행된다.
도 8은 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다. 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은 프로그램 동작을 실행(S110)하고, 프로그램 검증 동작을 실행한다.
먼저, 프로그램 검증 동작을 실행하기 전에, 모든 감지 증폭기들을 디스에이 블한다(S120). 노어 플래시 메모리 장치는 모든 감지 증폭기들을 디스에이블하기 위해 비트 라인을 디스차지한 상태에서 초기 센싱 동작을 수행한다.
다음으로, 데이터 버퍼에 저장된 프로그램 데이터에 따라 감지 증폭기들을 선택적으로 인에이블한다(S130). 데이터 버퍼는 저장된 프로그램 데이터가 프로그램 검증을 필요로 하는 데이터인 경우에 하이 레벨의 출력신호(DLi)를 발생한다. 래치 회로는 데이터 버퍼의 하이 레벨의 출력신호에 응답하여 증폭 회로에 인에이블 신호(ENi)를 제공한다. 증폭 회로는 인에이블 신호에 응답하여 프로그램 검증 동작을 실행한다(S140).
도 9는 본 발명의 제 2 실시예에 따른 노어 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다. 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은 프로그램 동작을 실행(S210)하고, 프로그램 검증 동작을 실행한다.
먼저, 프로그램 검증 동작을 실행하기 전에, 모든 감지 증폭기들을 인에이블한다(S220). 노어 플래시 메모리 장치는 모든 감지 증폭기들을 인에이블하기 위해 비트 라인을 프리차지한 상태에서 초기 센싱 동작을 수행한다.
다음으로, 데이터 버퍼에 저장된 프로그램 데이터에 따라 감지 증폭기들을 선택적으로 디스에이블한다(S230). 데이터 버퍼는 저장된 프로그램 데이터가 프로그램 검증을 필요로 하지 않는 데이터인 경우에 하이 레벨의 출력신호(DLi)를 발생한다. 래치 회로는 데이터 버퍼의 하이 레벨의 출력신호에 응답하여 증폭 회로에 디스에이블 신호(DISi)를 제공한다. 증폭 회로에 디스에이블 신호가 입력되면 감지 증폭기는 프로그램 검증 동작을 수행할 수 없게 된다.
다음으로, 노어 플래시 메모리 장치는 디스에이블되지 않고 인에이블 상태에 있는 감지 증폭기를 통해 프로그램 검증 동작을 실행한다(S240).
이상에서 살펴 본 바와 같이 본 발명에 따른 노어 플래시 메모리 장치 및 그것의 프로그램 방법은 선택적으로 인에이블된 감지 증폭기들을 통해 프로그램 검증 동작을 수행한다. 본 발명은 프로그램 검증을 필요로 하는 감지 증폭기들을 선택적으로 인에이블한다. 따라서 본 발명은 프로그램 검증 동작 시에 소스 라인의 전압 레벨 증가로 인해 발생하는 프로그램 검증의 왜곡을 방지할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있다. 따라서 본 발명은 정확한 프로그램 검증 결과를 얻을 수 있다.

Claims (22)

  1. 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    데이터 버퍼에 저장된 데이터를 메모리 셀에 프로그램하고;
    프로그램 검증 동작 시에, 상기 데이터 버퍼에 저장된 데이터에 따라 감지 증폭기로부터 상기 메모리 셀로의 전류 공급을 제어하되,
    상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에는 상기 감지 증폭기로부터 상기 메모리 셀로 전류가 공급되고,
    상기 메모리 셀에 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에는 상기 감지 증폭기로부터 상기 메모리 셀로의 전류 공급이 차단되는 프로그램 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 프로그램 검증 동작을 수행하기 전에, 상기 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 프로그램 검증 동작 시에, 상기 프로그램된 데이터가 프로그램 검증을 필요로 하는 경우에 상기 감지 증폭기를 인에이블하는 것을 특징으로 하는 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 프로그램 검증 동작을 수행하기 전에, 상기 감지 증폭기를 인에이블하는 것을 특징으로 하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 프로그램 검증 동작 시에, 상기 프로그램된 데이터가 프로그램 검증을 필요로 하지 않는 경우에 상기 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  8. 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    데이터 버퍼에 저장된 데이터를 복수의 메모리 셀들에 프로그램하는 단계;
    상기 복수의 메모리 셀들에 전류가 공급되지 않도록 복수의 감지 증폭기들을 디스에이블하는 단계;
    상기 데이터 버퍼에 저장된 데이터에 따라 상기 복수의 감지 증폭기들을 선 택적으로 인에이블하는 단계; 및
    상기 인에이블된 감지 증폭기를 통해 프로그램 검증 동작을 실행하는 단계를 포함하는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 복수의 메모리 셀들에 프로그램된 데이터는 멀티_비트 데이터(multi_bit data)인 것을 특징으로 하는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 복수의 감지 증폭기들을 디스에이블하는 단계는,
    상기 복수의 메모리 셀들에 연결되어 있는 복수의 비트라인들을 디스차지하는 단계;
    상기 복수의 비트라인들을 디스차지한 상태에서 초기 센싱 동작을 수행하는 단계; 및
    상기 초기 센싱 동작의 결과에 따라 상기 복수의 감지 증폭기들로부터 상기 복수의 메모리 셀들로 전류가 공급되는 것을 차단하는 단계를 포함하는 프로그램 방법.
  11. 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    데이터 버퍼에 저장된 데이터를 복수의 메모리 셀들에 프로그램하는 단계;
    상기 복수의 메모리 셀들에 전류가 공급되도록 복수의 감지 증폭기들을 인에이블하는 단계;
    상기 데이터 버퍼에 저장된 데이터에 따라 상기 복수의 감지 증폭기들을 선택적으로 디스에이블하는 단계; 및
    인에이블된 감지 증폭기를 통해 프로그램 검증 동작을 실행하는 단계를 포함하는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 복수의 메모리 셀들에 프로그램된 데이터는 멀티_비트 데이터(multi_bit data)인 것을 특징으로 하는 프로그램 방법.
  13. 제 11 항에 있어서,
    상기 프로그램 데이터는 2_비트 데이터이며;
    상기 프로그램 검증 동작은 '10' 검증 동작, '01' 검증 동작, 그리고 '00' 검증 동작인 것을 특징으로 하는 프로그램 방법.
  14. 제 11 항에 있어서,
    상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계는, 프로그램 검증을 필요로 하지 않는 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  15. 제 11 항에 있어서,
    상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계는, 프로그램 검증을 필요로 하는 메모리 셀의 문턱 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  16. 제 11 항에 있어서,
    상기 복수의 감지 증폭기들을 선택적으로 디스에이블 단계는, 소거 상태의 메모리 셀에 연결되어 있는 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  17. 프로그램 데이터를 저장하는 메모리 셀;
    상기 메모리 셀에 프로그램된 데이터를 저장하는 데이터 버퍼; 및
    상기 메모리 셀에 전류를 공급하여 상기 메모리 셀의 상태를 감지하는 감지 증폭기를 포함하되,
    상기 감지 증폭기는 프로그램 검증 동작 시에 상기 데이터 버퍼에 저장된 데이터에 따라 상기 메모리 셀로의 전류 공급을 제어하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 감지 증폭기는,
    상기 메모리 셀에 전류를 공급하여 상기 메모리 셀에 흐르는 전류를 감지 증폭하는 증폭 회로; 및
    프로그램 검증 동작 시에, 상기 데이터 버퍼의 출력신호를 래치하고, 상기 데이터 버퍼의 출력신호에 따라 상기 증폭 회로로부터 상기 메모리 셀로의 전류 공급을 제어하는 래치 회로를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 메모리 셀에 저장된 프로그램 데이터가 프로그램 검증을 필요로 하는 경우에, 상기 래치 회로는 상기 증폭 회로에 인에이블 신호를 제공하여 상기 메모리 셀로 전류가 흐르도록 하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 메모리 셀에 저장된 프로그램 데이터가 프로그램 검증을 필요로 하지 않는 경우에, 상기 래치 회로는 상기 증폭 회로에 디스에이블 신호를 제공하여 상기 메모리 셀로의 전류 공급을 차단하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  21. 제 18 항에 있어서,
    상기 래치 회로는,
    제 1 노드와 제 2 노드 사이에 연결된 래치;
    상기 제 1 노드와 접지 사이에 연결되며, 상기 데이터 버퍼의 출력신호에 응답하여 상기 제 1 노드를 접지 전압으로 리셋(reset)하는 리셋 회로; 및
    전원 단자와 상기 제 1 노드 사이에 연결되며, 상기 증폭 회로의 출력신호에 응답하여 상기 제 1 노드를 전원 전압을 셋(set)하는 셋 회로를 포함하는 노어 플래시 메모리 장치.
  22. 제 17 항에 있어서,
    상기 프로그램 데이터는 멀티_비트 데이터(multi_bit data)인 것을 특징으로 하는 노어 플래시 메모리 장치.
KR1020050068561A 2005-07-27 2005-07-27 노어 플래시 메모리 장치 및 그것의 프로그램 방법 KR100706252B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050068561A KR100706252B1 (ko) 2005-07-27 2005-07-27 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US11/407,969 US7426143B2 (en) 2005-07-27 2006-04-21 Semiconductor memory device and related programming method
JP2006175715A JP2007035243A (ja) 2005-07-27 2006-06-26 Ｎｏｒフラッシュメモリ装置及びそのプログラム方法
US12/190,215 US7742341B2 (en) 2005-07-27 2008-08-12 Semiconductor memory device and related programming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050068561A KR100706252B1 (ko) 2005-07-27 2005-07-27 노어 플래시 메모리 장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20070013890A KR20070013890A (ko) 2007-01-31
KR100706252B1 true KR100706252B1 (ko) 2007-04-12

Family

ID=37694108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050068561A KR100706252B1 (ko) 2005-07-27 2005-07-27 노어 플래시 메모리 장치 및 그것의 프로그램 방법

Country Status (3)

Country Link
US (2) US7426143B2 (ko)
JP (1) JP2007035243A (ko)
KR (1) KR100706252B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706252B1 (ko) * 2005-07-27 2007-04-12 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US8001314B2 (en) * 2006-09-12 2011-08-16 Apple Inc. Storing a driver for controlling a memory
KR100897604B1 (ko) * 2007-01-03 2009-05-14 삼성전자주식회사 검증 성공된 메모리 셀에 대하여 재검증이 가능한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
US7870327B1 (en) 2007-04-25 2011-01-11 Apple Inc. Controlling memory operations using a driver and flash memory type tables
KR100865820B1 (ko) 2007-06-28 2008-10-28 주식회사 하이닉스반도체 메모리 소자 및 독출 방법
JP2009301681A (ja) * 2008-06-17 2009-12-24 Vantel Corp 不揮発性半導体記憶装置とその制御方法
JP5282607B2 (ja) * 2009-02-26 2013-09-04 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
US8243523B2 (en) * 2010-03-09 2012-08-14 Micron Technology, Inc. Sensing operations in a memory device
US9117498B2 (en) * 2013-03-14 2015-08-25 Freescale Semiconductor, Inc. Memory with power savings for unnecessary reads
EP2998308B1 (en) 2013-06-25 2017-11-29 LG Chem, Ltd. Binucleate metallocene compound and method for preparing same
US9725531B2 (en) 2013-06-25 2017-08-08 Lg Chem, Ltd. Catalyst composition, a method for preparing the same, and a method for preparing polyolefin using the same
US9646692B1 (en) * 2015-12-10 2017-05-09 Macronix International Co., Ltd. Programming verify for nonvolatile memory
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
DE102016110049A1 (de) * 2016-05-31 2017-11-30 Infineon Technologies Ag Ermitteln eines Zustands einer Speicherzelle
US12014770B2 (en) 2017-10-17 2024-06-18 R&D3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US11501826B2 (en) 2017-10-17 2022-11-15 R&D3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US10269413B1 (en) * 2017-10-17 2019-04-23 R&D 3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030048689A1 (en) * 2001-08-28 2003-03-13 Samsung Electronics Co., Ltd. Low-power nonvolatile semiconductor memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3615009B2 (ja) * 1997-02-12 2005-01-26 株式会社東芝 半導体記憶装置
JP2000048582A (ja) 1998-07-28 2000-02-18 Toshiba Corp 半導体記憶装置
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
KR100390959B1 (ko) 2001-06-29 2003-07-12 주식회사 하이닉스반도체 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법
US6813207B2 (en) 2002-01-11 2004-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
JP3751594B2 (ja) 2002-01-11 2006-03-01 株式会社東芝 半導体記憶装置
JP4318466B2 (ja) * 2003-02-21 2009-08-26 パナソニック株式会社 不揮発性半導体記憶装置及びその書き込み方法
KR100562134B1 (ko) * 2004-01-09 2006-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼
WO2005093760A1 (ja) * 2004-03-26 2005-10-06 Spansion Llc 半導体装置および半導体装置にデータを書き込む方法
KR100706252B1 (ko) * 2005-07-27 2007-04-12 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030048689A1 (en) * 2001-08-28 2003-03-13 Samsung Electronics Co., Ltd. Low-power nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
KR20070013890A (ko) 2007-01-31
US7742341B2 (en) 2010-06-22
JP2007035243A (ja) 2007-02-08
US20070025158A1 (en) 2007-02-01
US7426143B2 (en) 2008-09-16
US20080310227A1 (en) 2008-12-18

Similar Documents

Publication Publication Date Title
KR100706252B1 (ko) 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US7663929B2 (en) Semiconductor memory device
KR100186662B1 (ko) 기준 전압 발생 회로를 갖는 불휘발성 반도체 메모리
US7016232B2 (en) Non-volatile semiconductor memory device
EP0713164B1 (en) A reference circuit
KR100729355B1 (ko) 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법
US7082061B2 (en) Memory array with low power bit line precharge
US6496414B2 (en) Nonvolatile semiconductor memory
US9136006B2 (en) Method and device for reducing coupling noise during read operation
KR100719372B1 (ko) 노어 플래시 메모리 장치 및 그것의 프로그램 방법
KR100215351B1 (ko) 가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치
US20080192550A1 (en) Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory
US7864590B2 (en) Non-volatile memory device and method of operating the same
JP4251717B2 (ja) 不揮発性半導体記憶装置
US7529133B2 (en) Nonvolatile semiconductor storage apparatus and readout method
JP2000137992A (ja) フラッシュメモリ装置及びその検証方法
JP4680195B2 (ja) 半導体装置及びソース電圧制御方法
US11217313B2 (en) Low noise bit line circuits
KR101014968B1 (ko) 불휘발성 메모리 소자와 그 페이지 버퍼 회로
US20070147120A1 (en) Page buffer and related reading method
US20030095435A1 (en) Non-volatile semiconductor memory device with a memory array preventing generation of a through current path
KR100905868B1 (ko) 플래시 메모리 소자의 동작 방법
KR0142637B1 (ko) 플래쉬 메모리 장치
KR100195196B1 (ko) 불휘발성 반도체 메모리 장치의 워드라인 전압인가 장치
KR19990076160A (ko) 플래쉬 메모리 장치의 센스 앰프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 13