KR100719372B1 - 노어 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 소스 라인을 공유하는 복수의 메모리 셀에 데이터를 프로그램하는 단계; 상기 복수의 메모리 셀에 연결된 감지 증폭기들을 인에이블하는 단계; 상기 복수의 메모리 셀에 더미 검증 전압을 인가하고 더미 검증 동작을 수행하는 단계; 더미 검증 동작의 결과 온 셀에 연결된 감지 증폭기를 디스에이블하는 단계; 및 상기 복수의 메모리 셀에 검증 전압을 인가하고 프로그램 검증 동작을 수행하는 단계를 포함한다. 본 발명에 의하면, 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있기 때문에 정확한 프로그램 검증 결과를 얻을 수 있다.

Description

노어 플래시 메모리 장치 및 그것의 프로그램 방법 {NOR FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 문턱 전압(Vth)에 따른 메모리 셀들의 분포를 보여주는 도면이다.
도 2는 본 발명에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 프로그램 검증 전에 더미 검증 동작을 수행하는 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 감지 증폭기를 보여주는 회로도이다.
도 5는 도 4에 도시된 래치의 인버터를 예시적으로 보여주는 회로도이다.
도 6은 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 감지 증폭기 110: 증폭 회로
111: 비트 라인 프리차지 회로 112: 비트 라인 디스차지 회로
113: 증폭기 120: 래치 회로
121: 래치 125: 리셋 회로
126: 셋 회로 130: 데이터 버퍼
140: 쓰기 드라이버 200: 노어 플래시 메모리 장치
210: 메모리 셀 어레이 220: 비트라인 선택회로
230: 디코더 240: 전압 발생회로
250: 데이터 입출력 회로 260: 컨트롤러
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 노어 플래시 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(EraAMPble PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 일반적으로 낸드형과 노어형으로 구분된다. 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서, 낸드 플래시 메모리 장치에 비해 동작 속도가 빠르기 때문에 고속 데이터 처리가 필수적인 이동전화 단말기 등에 주로 사용된다.
노어 플래시 메모리 장치의 메모리 셀은 비트 라인과 소스 라인 사이에 연결되어 있다. 하나의 워드 라인에 연결되어 있는 복수의 메모리 셀은 소스 라인을 공유하고 있다. 메모리 셀은 읽기 동작 시에 워드 라인 전압에 따라 온 셀(on cell) 또는 오프 셀(off cell)로 감지된다. 여기에서 온 셀이라 함은 워드 라인 전압이 문턱 전압보다 높기 때문에 메모리 셀이 턴 온 상태로 된 것을 말한다. 이때 메모리 셀에 일정량 이상의 전류가 흐른다. 오프 셀이라 함은 워드 라인 전압이 문턱 전압보다 낮기 때문에 메모리 셀이 턴 오프 상태로 된 것을 말한다. 이때 메모리 셀에 전류가 흐르지 않거나 일정량 이하의 전류가 흐른다.
노어 플래시 메모리 장치는 프로그램 동작(program operation) 다음에, 프로그램 검증 동작(program verify operation)을 수행한다. 프로그램 검증 동작은 메모리 셀의 문턱 전압이 원하는 레벨에 도달하였는지를 검증하기 위한 동작이다. 프로그램 검증 동작은 워드 라인에 프로그램 검증 전압(program verify voltage)을 인가하고, 메모리 셀에 흐르는 전류를 감지하여 프로그램 패스(pass) 또는 폐일(fail) 여부를 판단한다.
프로그램 검증 동작은 복수의 메모리 셀(예를 들면, 128개)에 대해 동시에 수행된다. 이때 복수의 메모리 셀에는 프로그램 검증을 필요로 하는 셀과 필요로 하지 않는 셀이 포함되어 있다. 여기에서 프로그램 검증을 필요로 하지 않는 메모리 셀이라 함은 원하는 프로그램 상태보다 낮은 문턱 전압을 갖는 메모리 셀 또는 패스된 메모리 셀을 포함한다.
프로그램 검증 동작 시에, 프로그램 검증을 필요로 하지 않는 메모리 셀이 포함되어 있는 경우에 그 메모리 셀을 통해 많은 전류가 흐르게 된다. 이때 소스 라인의 전압 레벨이 상승하기 때문에 프로그램 검증을 필요로 하는 메모리 셀의 문턱 전압이 원하는 레벨에 도달하기 전에 프로그램 패스 되는 결과를 초래한다.
예를 들면, 메모리 셀이 문턱 전압에 따라 '11', '10', '01', '00'과 같은 네 개의 상태(state)를 갖는다고 가정하자. '01' 프로그램 동작을 수행하면, 메모리 셀 중에는 '11' 상태의 메모리 셀과 '01' 상태의 메모리 셀이 동시에 존재할 수 있다. '01' 프로그램 검증 동작 시에, '11' 상태의 메모리 셀에 많은 전류가 흘러 소스 라인의 전압 레벨이 상승한다. 이는 '01' 상태의 메모리 셀에 영향을 준다. 즉, 메모리 셀의 문턱 전압이 '01' 상태에 도달하기 전에 프로그램 패스될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있는 노어 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 메모리 셀에 데이터를 프로그램하는 단계; 상기 메모리 셀에 대한 더미 검증 동작을 수행하는 단계; 및 상기 더미 검증 동작의 결과에 따라 상기 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함한다.
이 실시예에 있어서, 상기 프로그램 방법은 상기 더미 검증 동작을 수행하기 전에 상기 메모리 셀에 연결된 감지 증폭기를 인에이블하는 단계를 더 포함한다. 상기 더미 검증 동작의 결과 상기 메모리 셀이 온 셀로 읽힌 경우에, 상기 감지 증폭기를 디스에이블한다.
이 실시예에 있어서, 더미 검증 동작의 결과, 상기 메모리 셀이 온 셀인 경우에는 프로그램 검증 동작을 수행하지 않고, 상기 메모리 셀이 오프 셀인 경우에는 프로그램 검증 동작을 수행한다. 더미 검증 전압은 프로그램 검증 전압보다 낮은 것을 특징으로 한다.
본 발명의 다른 일면에 따른 노어 플래시 메모리 장치의 프로그램 방법은, 소스 라인을 공유하는 복수의 메모리 셀에 데이터를 프로그램하는 단계; 상기 복수의 메모리 셀에 연결된 감지 증폭기들을 인에이블하는 단계; 상기 복수의 메모리 셀에 더미 검증 전압을 인가하고 더미 검증 동작을 수행하는 단계; 온 셀로 읽은 감지 증폭기들을 디스에이블하는 단계; 및 상기 복수의 메모리 셀에 프로그램 검증 전압을 인가하고 프로그램 검증 동작을 수행하는 단계를 포함한다.
이 실시예에 있어서, 온 셀에 연결된 감지 증폭기는 상기 프로그램 검증 동작 시에 상기 온 셀에 전류를 공급하지 않는다. 오프 셀에 연결되는 감지 증폭기는 인에이블 상태를 유지하며, 프로그램 검증 동작 시에 상기 오프 셀에 전류를 공급한다.
본 발명에 따른 노어 플래시 메모리 장치는, 소스 라인을 공유하는 복수의 메모리 셀; 상기 복수의 메모리 셀에 연결된 복수의 감지 증폭기; 및 상기 복수의 메모리 셀에 워드 라인 전압을 공급하는 전압 발생회로를 포함하되, 상기 전압 발 생회로는 프로그램 검증 동작 전에 상기 복수의 메모리 셀에 더미 검증 전압을 공급하고, 상기 복수의 감지 증폭기는 프로그램 검증 동작 시에 더미 검증 동작의 결과에 따라 상기 복수의 메모리 셀에 선택적으로 전류를 공급한다.
이 실시예에 있어서, 상기 전압 발생회로는 상기 프로그램 검증 동작 시에 상기 더미 검증 전압보다 높은 프로그램 검증 전압을 상기 복수의 메모리 셀에 공급한다.
이 실시예에 있어서, 각각의 감지 증폭기는 메모리 셀에 전류를 공급하고, 상기 메모리 셀에 흐르는 전류를 감지 증폭하는 증폭 회로; 및 상기 더미 검증 동작 시에 상기 증폭 회로의 출력신호를 래치하고, 상기 프로그램 검증 동작 시에 상기 래치된 출력신호에 따라 상기 증폭 회로로부터 상기 메모리 셀로의 전류 공급을 제어하는 래치 회로를 포함한다.
여기에서, 상기 래치 회로는 제 1 노드와 제 2 노드 사이에 연결된 래치; 상기 제 1 노드와 접지 사이에 연결되며, 컨트롤러에서 제공되는 리셋신호에 응답하여 상기 제 1 노드를 접지 전압으로 리셋(reset)하는 리셋 회로; 및 전원 단자와 상기 제 1 노드 사이에 연결되며, 상기 래치된 출력신호에 따라 상기 제 1 노드를 전원 전압으로 셋(set)하는 셋 회로를 포함한다. 상기 증폭 회로는 상기 제 1 노드가 리셋되는 경우에 상기 메모리 셀에 전류를 공급하고, 상기 제 1 노드가 셋되는 경우에 상기 메모리 셀로의 전류 공급을 차단한다. 상기 컨트롤러는 상기 더미 검증 동작 전에 상기 리셋 신호를 상기 래치 회로에 제공한다.
이 실시예에 있어서, 더미 검증 동작의 결과, 메모리 셀이 온 셀인 경우에는 상기 프로그램 검증 동작 시에 상기 메모리 셀로의 전류 공급이 차단되고, 메모리 셀이 오프 셀인 경우에는 상기 메모리 셀에 전류가 공급된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 문턱 전압(Vth)에 따른 메모리 셀의 분포를 보여주는 도면이다. 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀에 1_비트 데이터(single_bit data) 또는 멀티_비트 데이터(multi_bit data)를 저장할 수 있다. 도 1에서는 메모리 셀에 2_비트 데이터(multi_bit data)를 저장한다고 가정할 때, 문턱 전압에 따른 메모리 셀의 상태(state)를 보여준다.
메모리 셀은 문턱 전압에 따라 '11', '10', '01' 및 '00' 상태 중 어느 하나의 상태를 갖는다. '11' 상태의 메모리 셀은 소거된 셀이며, 가장 낮은 문턱 전압을 갖는다. '10' 상태의 메모리 셀은 '11' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다. '01' 상태의 메모리 셀은 '10' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다. 그리고 '00' 상태의 메모리 셀은 '01' 상태의 메모리 셀보다 높은 문턱 전압을 갖는다.
도 1을 참조하면, 프로그램 검증 전압(program verify voltage; Vvfy10, Vvfy01, Vvfy00)과 더미 검증 전압(dummy verify voltage; Vdmy10, Vdmy01, Vdmy00)이 도시되어 있다. 프로그램 검증 전압은 메모리 셀에 데이터를 프로그램한 다음에, 메모리 셀이 원하는 상태에 도달하였는지를 검증하기 위한 전압이다. 도 1 에서 보는 바와 같이 더미 검증 전압은 프로그램 검증 전압보다 낮은 레벨을 갖는다. 더미 검증 전압은 더미 검증 동작(dummy verify operation) 시에 워드 라인에 제공되며, 프로그램 검증 전압은 프로그램 검증 동작(program verify operation) 시에 워드 라인에 제공된다.
본 발명에 따른 노어 플래시 메모리 장치는 프로그램 검증 전에 더미 검증 동작을 수행한다. 더미 검증 동작의 결과, 메모리 셀이 온 셀인 경우에는 프로그램 검증 동작을 수행하지 않고, 메모리 셀이 오프 셀인 경우에는 프로그램 검증 동작을 수행한다.
도 2는 본 발명에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 노어 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 비트라인 선택회로(220), 디코더(230), 전압 발생회로(240), 데이터 입출력 회로(250), 그리고 컨트롤러(260)를 포함한다. 여기에서, 메모리 셀 어레이(210), 비트라인 선택회로(220), 그리고 디코더(230)는 당업자에게 잘 알려져 있기 때문에 상세한 설명을 생략한다.
전압 발생회로(240)는 프로그램 전압 발생회로(241), 더미 전압 발생회로(242), 그리고 검증 전압 발생회로(243)를 포함한다. 전압 발생회로(240)의 동작은 컨트롤러(260)에 의해 제어된다. 즉, 프로그램 동작 시에는 프로그램 전압 발생회로(241)가 동작하고, 더미 검증 동작 시에는 더미 전압 발생회로(242)가 동작하며, 프로그램 검증 동작 시에는 검증 전압 발생회로(243)가 동작한다.
프로그램 전압 발생회로(241)는 프로그램 동작을 수행하기 위한 전압을 발생한다. 프로그램 전압(program voltage; Vpgm10, Vpgm01, Vpgm00)은 메모리 셀을 각 각 '10' 상태, '01' 상태, '00' 상태로 프로그램하기 위한 전압이다.
더미 전압 발생회로(242)는 더미 검증 동작을 수행하기 위한 전압을 발생한다. 더미 검증 전압(dummy verify voltage; Vdmy10, Vdmy01, Vdmy00)은 프로그램 검증 전에 메모리 셀의 상태를 일차적으로 검증 위한 전압이다. 더미 검증 동작을 수행한 결과, 메모리 셀이 온 셀(on cell)로 감지된 경우에는 상기 메모리 셀에 연결된 감지 증폭기는 디스에이블된다. 그러나 오프 셀(off cell)로 감지된 경우에는 상기 메모리 셀에 연결된 감지 증폭기는 인에이블된다. 이는 후술하는 도 3 및 도 4를 참조하여 상세히 설명된다.
검증 전압 발생회로(243)는 프로그램 검증 동작을 수행하기 위한 전압을 발생한다. 프로그램 검증 전압(program verify voltage; Vvfy10, Vvfy01, Vvfy00)은 메모리 셀이 각각 '10' 상태, '01' 상태, '00' 상태로 프로그램되었는지를 검증하기 위한 전압이다. 예를 들면, '01' 상태로 프로그램한 메모리 셀이 '01' 검증 전압(Vvfy01)보다 낮은 문턱 전압을 가지면, '01' 프로그램 검증 동작의 결과는 폐일(fail)이다. '01' 프로그램 검증 동작의 결과가 폐일(fail)이면, '01' 프로그램 동작이 다시 수행된다. 반면에, '01' 상태로 프로그램한 메모리 셀이 '01' 검증 전압(Vvfy01)보다 높은 문턱 전압을 가지면, '01' 프로그램 검증 동작의 결과는 패스(pass)이다. '01' 프로그램 검증 동작의 결과가 패스(pass)이면, '01' 프로그램 동작은 종료된다.
데이터 입출력 회로(250)는 감지 증폭기(100), 데이터 버퍼(130), 그리고 쓰기 드라이버(140)를 포함한다. 프로그램 동작 시에, 데이터 버퍼(130)에 입력된 데 이터는 쓰기 드라이버(140)를 통해 선택된 메모리 셀에 프로그램된다. 더미 검증 동작 및 프로그램 검증 동작 시에, 메모리 셀에 프로그램된 데이터는 감지 증폭기(100) 및 데이터 버퍼(130)를 통해 출력된다. 데이터 입출력 회로(250)의 동작은 컨트롤러(260)에 의해 제어된다.
감지 증폭기(100)는 증폭 회로(110)와 래치 회로(120)를 포함한다. 증폭 회로(110)는 선택된 메모리 셀에 전류를 공급하고, 메모리 셀에 흐르는 전류를 감지 증폭한다. 래치 회로(120)는 증폭 회로(110)의 출력신호를 래치하고, 래치된 출력신호에 따라 증폭 회로(110)로부터 메모리 셀로의 전류 공급을 제어한다. 감지 증폭기(100)는 프로그램 검증 동작 시에 더미 검증 동작의 결과에 따라 메모리 셀에 전류를 공급하거나 차단한다. 감지 증폭기(100)의 내부 구성 및 동작 원리는 이하에서 상세히 설명될 것이다.
본 발명에 따른 노어 플래시 메모리 장치(200)는 프로그램 검증 전에 더미 검증 동작을 수행한다. 더미 검증 동작 시에, 선택된 워드 라인에는 더미 검증 전압 (예를 들면, Vdmy01)이 제공된다. 감지 증폭기(100)는 더미 검증 동작 시에 메모리 셀에 흐르는 전류를 감지하여, 메모리 셀이 온 셀(on cell)인지 오프 셀(off cell)인지를 판단한다. 메모리 셀이 온 셀이면, 감지 증폭기(100)는 프로그램 검증 동작 시에 메모리 셀로의 전류 공급을 중단한다. 메모리 셀이 오프 셀이면, 감지 증폭기(100)는 프로그램 검증 동작 시에 메모리 셀에 전류를 공급한다.
도 3은 프로그램 검증 전에 더미 검증 동작을 수행하는 노어 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 3은 '01' 더미 검증 동작을 보여주고 있다. 도 3을 참조하면, 노어 플래시 메모리 장치는 8개의 메모리 셀(MC1~MC8), 감지 증폭기(100), 그리고 컨트롤러(260)를 포함한다. 컨트롤러(260)는 감지 증폭기(100)의 동작을 제어한다.
메모리 셀(MC1~MC8)의 소스 라인(SL1~SL8)은 서로 연결되어 있다. 즉, 메모리 셀(MC1~MC8)은 소스 라인을 공유하고 있다. 메모리 셀(MC1~MC8)의 워드 라인에는 '01' 더미 검증 전압(Vdmy01)이 인가된다. 메모리 셀(MC1~MC8)의 비트 라인(BL1~BL8)에는 감지 증폭기(100)가 연결되어 있다. 감지 증폭기(100)는 증폭 회로(AMP1~AMP8)와 래치 회로(Latch1~Latch8)를 포함한다.
도 3에서 보는 바와 같이, 메모리 셀(MC4, MC6)은 '01' 프로그램 상태에 있고, 메모리 셀(MC1~MC3, MC5, MC7, MC8; 이하, 'MC1*'라 한다)은 소거 상태, 즉 '11' 상태에 있다. 메모리 셀(MC1~MC8)의 워드 라인에 '01' 더미 검증 전압(Vdmy01)을 인가하면, 메모리 셀(MC4, MC6)은 턴 오프 되고 메모리 셀(MC1*)은 턴 온 된다. 왜냐하면, '01' 더미 검증 전압(Vdmy01)은 메모리 셀(MC1*)의 문턱 전압보다 높고, 메모리 셀(MC4, MC6)의 문턱 전압보다 낮기 때문이다.
턴 오프 된 메모리 셀(MC4, MC6)에 연결된 증폭 회로(AMP4, AMP6)는 로우 레벨의 출력신호(SO4, SO6)를 발생한다. 반면에, 턴 온 된 메모리 셀(MC1*)에 연결된 증폭 회로(AMP1~AMP3, AMP5, AMP7, AMP8; 이하, 'AMP1*'라 한다.)는 하이 레벨의 출력신호(SO1~S03, SO5, SO7, SO8; 이하, 'SO1*'라 한다.)를 발생한다.
래치 회로(Latch4, Latch6)는 로우 레벨의 출력신호(SO4, SO6)를 래치하고, 증폭 회로(AMP4, AMP6)에 하이 레벨의 인에이블 신호(EN4, EN6)를 제공한다. 증폭 회로(AMP4, AMP6)는 하이 레벨의 인에이블 신호(EN4, EN6)에 응답하여 인에이블된다. 반면에, 래치 회로(Latch1~Latch3, Latch5, Latch7, Latch8; 이하, 'Latch1*'라 한다.)는 하이 레벨의 출력신호(SO1*)를 래치하고, 증폭 회로(AMP1*)에 로우 레벨의 인에이블 신호(EN1~EN3, EN5, EN7, EN8; 이하, 'EN1*'라 한다.)를 제공한다. 증폭 회로(AMP1*)는 로우 레벨의 인에이블 신호(EN1*)에 응답하여 디스에이블된다.
도 3에 도시된 복수의 증폭 회로(AMP1~AMP8)는 동일한 구성 및 동작 원리를 갖는다. 또한, 복수의 래치 회로(Latch1~Latch8)는 동일한 구성 및 동작 원리를 갖는다. 증폭 회로 및 래치 회로의 내부 구성 및 동작 원리는 도 4 내지 도 6을 참조하여 상세히 설명될 것이다.
본 발명에 따른 노어 플래시 메모리 장치는 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지한다. 프로그램 검증 동작 시에 소스 라인의 전압이 상승하면, 프로그램 검증의 결과가 사실과 다를 수 있기 때문이다. 예를 들면, '01' 상태에 도달하지 못한 메모리 셀이 프로그램 패스로 판단될 수 있다. 본 발명에 따른 노어 플래시 메모리 장치는 프로그램 검증 전에 더미 검증 동작을 수행한다. 더미 검증 동작의 결과 메모리 셀이 온 셀로 감지되면, 프로그램 검증 동작 시에 메모리 셀로의 전류 공급을 차단한다. 즉, 위의 예에서, 프로그램 검증 동작 시에 메모리 셀(MC1*)로의 전류 공급은 차단된다. 본 발명에 의하면, 프로그램 검증 동작 시에 소스 라인의 전압이 상승하지 않기 때문에 프로그램 검증을 정확하게 할 수 있다.
도 4는 도 3에 도시된 감지 증폭기를 설명하기 위한 회로도이다. 도 4에서는 증폭 회로(AMP1, 110a) 및 래치 회로(Latch1, 120a)를 보여주고 있다. 도 4를 참조하면, 메모리 셀(MC1)은 '11' 상태에 있다. 메모리 셀(MC1)은 비트 라인(BL1)과 소스 라인(SL1) 사이에 연결되며, 워드 라인을 통해 '01' 더미 검증 전압(Vdmy01)을 입력받는다. 그리고 컨트롤러(260)는 증폭 회로(110a)에 비트라인 프리차지 신호(BLPRE) 및 비트라인 디스차지 신호(BLDIS)를 제공하고, 래치 회로(120a)에 래치신호(SOLAT) 및 리셋신호(RST)를 제공한다.
도 4를 참조하면, 증폭 회로(110a)는 프리차지 회로(111), 디스차지 회로(112), 그리고 증폭기(113)를 포함한다. 프리차지 회로(111)는 전원 단자에 연결되어 있으며, 래치 회로(120a)에서 제공된 인에이블 신호(EN1) 및 컨트롤러(260)에서 제공된 비트라인 프리차지 신호(BLPRE)에 응답하여, 전원전압(Vcc)을 비트 라인(BL1)에 제공한다. 프리차지 회로(111)는 PMOS 트랜지스터(P41)와 NAND 게이트(G41)로 구성된다. NAND 게이트(G41)는 비트라인 프리차지 신호(BLPRE) 및 인에이블 신호(EN1)를 입력받고, 프리차지 신호(PRE1)를 PMOS 트랜지스터(P41)의 게이트에 제공한다.
디스차지 회로(112)는 비트라인(BL1)과 접지 사이에 연결되어 있다. 디스차지 회로(112)는 컨트롤러(260)에서 제공된 비트라인 디스차지 신호(BLDIS)에 응답하여, 제 1 비트라인(BL1)의 전하를 접지로 방전한다. 디스차지 회로(112)는 NMOS 트랜지스터(N41)로 구성된다. 증폭기(113)는 셀 전류와 기준 전류를 비교하여 메모리 셀(MC1)의 상태를 감지 증폭한다. 도 4에서 기준 전압(Vref)은 기준 전압 발생기(도시되지 않음)에서 제공된다. 증폭기(113)는 기준 전압을 입력받고, 기준 전류 를 발생한다.
계속해서 도 4를 참조하면, 래치 회로(120a)는 래치(121), 리셋 회로(125), 그리고 셋 회로(126)를 포함한다. 래치(121)는 제 1 노드(node1)와 제 2 노드(node2) 사이에 연결된 2개의 인버터들(122, 123)로 구성된다. 인에이블 신호(EN1)는 제 2 노드(node2)에서 발생하며, 프리차지 회로(111)에 제공된다. 인버터(123)는 리셋 회로(125)에서 제공되는 리셋 신호(RST)와 셋 회로(126)에서 제공되는 셋 신호(SET1)에 의해 제어된다. 인버터(123)의 구성 및 동작은 도 5를 참조하여 설명된다.
리셋 회로(125)는 제 1 노드(node1)와 접지 사이에 연결되어 있다. 리셋 회로(125)는 컨트롤러(260)에서 제공된 리셋신호(RST)에 응답하여 제 1 노드(node1)를 리셋한다. 리셋 회로(125)는 NMOS 트랜지스터(N42)로 구성된다. 셋 회로(126)는 전원단자와 제 1 노드(node1) 사이에 연결되어 있다. 셋 회로(126)는 컨트롤러(260)에서 제공된 래치신호(SOLAT) 및 증폭 회로(110a)의 출력신호(SO1)에 응답하여 제 1 노드(node1)에 전원전압(Vcc)을 제공한다. 셋 회로(126)는 NAND 게이트(G42)와 PMOS 트랜지스터(P42)로 구성된다. NAND 게이트(G42)는 래치신호(SOLAT)와 출력신호(SO1)를 NAND 연산하여 셋 신호(SET1)를 발생한다. 셋 신호(SET1)는 PMOS 트랜지스터(P42)의 게이트에 제공된다.
도 5는 도 4에 도시된 인버터(123)를 예시적으로 보여주는 회로도이다. 도 5를 참조하면, 인버터(123)는 2개의 NMOS 트랜지스터(N51, N52)와 2개의 PMOS 트랜지스터(P51, P52)로 구성된다. NMOS 트랜지스터(N51)는 셋 신호(SET1)에 의해 제어 되고, PMOS 트랜지스터(P51)는 리셋 신호(RST)에 의해 제어된다. 셋 신호(SET1)가 로우 레벨인 경우에, NMOS 트랜지스터(N51)는 턴 오프 된다. 이것은 도 4에서 PMOS 트랜지스터(P42)가 턴 온 될 때, 제 1 노드(node1)의 전압 레벨이 접지로 방전되는 것을 방지하기 위함이다. 리셋 신호(RST)가 하이 레벨인 경우에, PMOS 트랜지스터(P51)는 턴 오프 된다. 이것은 도 4에서 NMOS 트랜지스터(N42)가 턴 온 될 때, 제 1 노드(node1)의 전압 레벨이 하이 레벨로 되는 것을 방지하기 위함이다. 도 4 및 도 5 에 도시된 증폭 회로(110a) 및 래치 회로(120a)의 동작은 도 6을 참조하여 설명된다.
도 6은 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
S110 단계에서는, 메모리 셀에 프로그램 전압(Vpgm)을 인가하고 프로그램 동작을 수행한다. 예를 들면, 워드 라인에 '01' 프로그램 전압(Vpgm01)을 인가하고 프로그램 동작을 수행하면, 도 3에서 보는 바와 같이, 메모리 셀(MC4, MC6)은 '01' 상태로 프로그램된다. 그리고 메모리 셀(MC1*)은 '11' 상태를 유지한다.
S120 단계에서는, 복수의 메모리 셀에 연결된 모든 감지 증폭기들을 인에이블한다. 도 4를 참조하면, 래치 회로(120a)는 컨트롤러(260)로부터 리셋신호(RST)를 입력받는다. 리셋신호(RST)가 입력되면, 래치(121)의 제 1 노드(node1)는 로우 레벨로 되고, 제 2 노드(node2)는 하이 레벨로 된다. 제 2 노드(node2)가 하이 레벨이므로 인에이블 신호(EN1)도 하이 레벨로 된다. 비트라인 프리차지 신호(BLPRE)가 하이 레벨인 상태에서 인에이블 신호(EN1)가 하이 레벨로 되면, 프리차지 신호 (PRE1)는 로우 레벨로 된다. 프리차지 신호(PRE1)가 로우 레벨이면, PMOS 트랜지스터(P41)가 턴 온 되고 비트 라인(BL1)에 전원 전압(Vcc)이 공급된다. 복수의 메모리 셀에 연결된 감지 증폭기들은 컨트롤러(260)에서 제공된 리셋신호(RST)에 응답하여 인에이블된다.
S130 단계에서는, 메모리 셀에 더미 검증 전압(Vdmy)을 인가하고 더미 검증 동작을 수행한다. 도 3을 참조하면, '01' 더미 검증 전압(Vdmy01)이 메모리 셀(MC1~MC8)에 인가된다. '01' 더미 검증 전압(Vdmy01)은 메모리 셀(MC1*)의 문턱 전압보다 높기 때문에 메모리 셀(MC1*)은 턴 온 된다. 메모리 셀(MC1*)이 턴 온 되면, 비트 라인(BL1*)의 전압 레벨은 낮아진다. 반면에, '01' 더미 검증 전압(Vdmy01)은 메모리 셀(MC4, MC6)보다 낮기 때문에 메모리 셀(MC4, MC6)은 턴 오프 된다. 메모리 셀(MC4, MC6)이 턴 오프 되면, 비트 라인(BL4, BL6)의 전압 레벨은 프리차지 상태를 유지한다.
S140 단계에서는, 더미 검증 동작 결과 온 셀에 연결된 감지 증폭기를 디스에이블한다. 도 4를 참조하면, '01' 더미 검증 전압(Vdmy01)이 메모리 셀(MC1)에 인가될 때 비트 라인(BL1)의 전압 레벨은 낮아진다. 비트 라인(BL1)의 전압 레벨이 낮아지면, 증폭 회로(110a)의 출력신호(SO1)는 하이 레벨로 된다. 래치신호(SOLAT)가 하이 레벨인 상태에서 출력신호(SO1)가 하이 레벨로 되면, 셋 신호(SET1)는 로우 레벨로 된다. 셋 신호(SET1)가 로우 레벨이면, PMOS 트랜지스터(P42)가 턴 온 되고 제 1 노드(node1)에 전원 전압(Vcc)이 공급된다. 이때 제 2 노드(node2)는 로우 로벨로 된다. 제 2 노드(node2)가 로우 레벨이면, 인에이블 신호(EN1)도 로우 레벨이기 때문에 프리차지 신호(PRE1)는 하이 레벨로 된다. 프리차지 신호(PRE1)가 하이 레벨이면, PMOS 트랜지스터(P41)가 턴 오프 되고 비트 라인(BL1)에 전원 전압(Vcc)이 공급되지 않는다. 이와 같은 이유로 인해, 메모리 셀(MC1*)에 연결된 감지 증폭기들은 디스에이블된다.
반면에, '01' 더미 검증 전압(Vdmy01)이 메모리 셀(MC4, MC6)에 인가되면, 증폭 회로(110a)의 출력신호(SO1)는 로우 레벨로 된다. 이때 인에이블 신호(EN4, EN6)는 하이 레벨 상태를 유지한다. 인에이블 신호(EN4, EN6)가 하이 레벨이면, 프리차지 신호(PRE4, PRE6)는 로우 레벨로 되기 때문에 비트 라인(BL4, BL6)에 전원 전압(Vcc)이 공급된다. 이와 같은 이유로 인해, 메모리 셀(MC4, MC6)에 연결된 감지 증폭기들은 인에이블 상태를 유지한다.
S150 단계에서는, 메모리 셀에 프로그램 검증 전압(Vvfy)을 인가하고 프로그램 검증 동작을 수행한다. 도 3을 참조하면, 소스 라인을 공유하는 복수의 메모리 셀(MC1~MC8)에 '01' 프로그램 검증 전압(Vvfy01)이 인가된다. 메모리 셀(MC1~MC8)에 '01' 프로그램 검증 전압(Vvfy01)이 인가될 때, 증폭 회로(AMP1*)는 디스에이블 상태에 있고 증폭 회로(AMP4, AMP6)는 인에이블 상태에 있다. 따라서, '01' 프로그램 검증 동작 시에, 메모리 셀(MC1*)을 통해 전류가 흐르지 않는다. 메모리 셀(MC1*)에 전류가 흐르지 않기 때문에 소스 라인(SL1*)의 전압은 상승하지 않는다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 노어 플래시 메모리 장치 및 그것의 프로그램 방법은 프로그램 검증 전에, 더미 검증 동작을 수행한다. 더미 검증 동작의 결과, 메모리 셀이 온 셀인 경우에는 감지 증폭기를 디스에이블한다. 본 발명은 오프 셀에 연결된 감지 증폭기를 통해 프로그램 검증 동작을 수행한다. 따라서 본 발명은 프로그램 검증 동작 시에 소스 라인의 전압 레벨 증가로 인해 발생하는 프로그램 검증의 왜곡을 방지할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 노어 플래시 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 검증 동작 시에 소스 라인의 전압이 상승하는 것을 방지할 수 있다. 따라서 본 발명은 정확한 프로그램 검증 결과를 얻을 수 있다.

Claims (21)

  1. 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    메모리 셀에 데이터를 프로그램하는 단계;
    상기 메모리 셀에 대한 더미 검증 동작을 수행하는 단계; 및
    상기 더미 검증 동작의 결과에 따라 상기 메모리 셀에 대한 프로그램 검증 동작을 수행하는 단계를 포함하되,
    상기 더미 검증 동작의 결과 상기 메모리 셀이 온 셀인 경우에, 상기 메모리 셀에 대한 프로그램 검증 동작을 수행하지 않는 것을 특징으로 하는 프로그램 방법.는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 더미 검증 동작을 수행하기 전에, 상기 메모리 셀에 연결된 감지 증폭기를 인에이블하는 단계를 더 포함하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 더미 검증 동작의 결과 상기 메모리 셀이 온 셀인 경우에, 상기 메모리 셀에 연결된 감지 증폭기를 디스에이블하는 것을 특징으로 하는 프로그램 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 더미 검증 동작의 결과 상기 메모리 셀이 오프 셀인 경우에, 상기 메모리 셀에 대한 프로그램 검증 동작을 수행하는 하는 것을 특징으로 하는 프로그램 방법.
  6. 제 1 항에 있어서,
    더미 검증 전압은 프로그램 검증 전압보다 낮은 것을 특징으로 하는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 메모리 셀에 프로그램된 데이터는 멀티_비트 데이터(multi_bit data)인 것을 특징으로 하는 프로그램 방법.
  8. 노어 플래시 메모리 장치의 프로그램 방법에 있어서:
    소스 라인을 공유하는 복수의 메모리 셀에 데이터를 프로그램하는 단계;
    상기 복수의 메모리 셀에 연결된 감지 증폭기들을 인에이블하는 단계;
    상기 복수의 메모리 셀에 더미 검증 전압을 인가하고 더미 검증 동작을 수행하는 단계;
    상기 더미 검증 동작의 결과 온 셀에 연결된 감지 증폭기를 디스에이블하는 단계; 및
    상기 복수의 메모리 셀에 프로그램 검증 전압을 인가하고 프로그램 검증 동작을 수행하는 단계를 포함하는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 온 셀에 연결된 감지 증폭기는 상기 프로그램 검증 동작 시에 상기 온 셀에 전류를 공급하지 않는 것을 특징으로 하는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 더미 검증 전압은 상기 프로그램 검증 전압보다 낮은 것을 특징으로 하는 프로그램 방법.
  11. 제 8 항에 있어서,
    상기 더미 검증 동작의 결과 오프 셀에 연결된 감지 증폭기는 인에이블 상태를 유지하는 것을 특징으로 하는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 오프 셀에 연결된 감지 증폭기는 상기 프로그램 검증 동작 시에 상기 오프 셀에 전류를 공급하는 것을 특징으로 하는 프로그램 방법.
  13. 제 8 항에 있어서,
    상기 메모리 셀에 프로그램된 데이터는 2_비트 데이터(2_bit data)이며;
    상기 프로그램 검증 동작은 '10' 프로그램 검증 동작, '01' 프로그램 검증 동작, 그리고 '00' 프로그램 검증 동작인 것을 특징으로 하는 프로그램 방법.
  14. 소스 라인을 공유하는 복수의 메모리 셀;
    상기 복수의 메모리 셀에 연결된 복수의 감지 증폭기;
    상기 복수의 메모리 셀에 워드 라인 전압을 공급하는 전압 발생회로; 및
    상기 전압 발생회로는 프로그램 검증 동작 전에 상기 복수의 메모리 셀에 더미 검증 전압을 공급하게 하고, 상기 복수의 감지 증폭기는 프로그램 검증 동작 시에 더미 검증 동작의 결과에 따라 상기 복수의 메모리 셀에 선택적으로 전류를 공급하도록 제어하는 컨트롤러를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전압 발생회로는 상기 프로그램 검증 동작 시에 상기 더미 검증 전압보다 높은 프로그램 검증 전압을 상기 복수의 메모리 셀에 공급하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    각각의 감지 증폭기는,
    메모리 셀에 전류를 공급하고, 상기 메모리 셀에 흐르는 전류를 감지 증폭하는 증폭 회로; 및
    상기 더미 검증 동작 시에 상기 증폭 회로의 출력신호를 래치하고, 상기 프로그램 검증 동작 시에 상기 래치된 출력신호에 따라 상기 증폭 회로로부터 상기 메모리 셀로의 전류 공급을 제어하는 래치 회로를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 래치 회로는,
    제 1 노드와 제 2 노드 사이에 연결된 래치;
    상기 제 1 노드와 접지 사이에 연결되며, 컨트롤러에서 제공되는 리셋신호에 응답하여 상기 제 1 노드를 접지 전압으로 리셋(reset)하는 리셋 회로; 및
    전원 단자와 상기 제 1 노드 사이에 연결되며, 상기 래치된 출력신호에 따라 상기 제 1 노드를 전원 전압으로 셋(set)하는 셋 회로를 포함하는 노어 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 증폭 회로는 상기 제 1 노드가 리셋되는 경우에 상기 메모리 셀에 전류를 공급하고, 상기 제 1 노드가 셋되는 경우에 상기 메모리 셀로의 전류 공급을 차 단하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 컨트롤러는 상기 더미 검증 동작 전에 상기 리셋 신호를 상기 래치 회로에 제공하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  20. 제 14 항에 있어서,
    상기 더미 검증 동작의 결과 메모리 셀이 온 셀인 경우에, 상기 프로그램 검증 동작 시에 상기 메모리 셀로의 전류 공급이 차단되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  21. 제 14 항에 있어서,
    상기 더미 검증 동작의 결과 메모리 셀이 오프 셀인 경우에, 상기 프로그램 검증 동작 시에 상기 메모리 셀에 전류가 공급되는 것을 특징으로 하는 노어 플래시 메모리 장치.
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