JP5031296B2 - Ｎｏｒフラッシュメモリ装置及びそのプログラム方法 - Google Patents

Description

本発明は半導体メモリ装置に係り、さらに詳細にはＮＯＲフラッシュメモリ装置及びそのプログラム検証方法に関するものである。

半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、データを貯蔵して置いて、必要な時に取り出して読むことができる記憶装置である。半導体メモリ装置は、ラム（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ； ＲＡＭ）とロム（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ； ＲＯＭ）とに、大きく分けることができる。ラム（ＲＡＭ）は、電源が切れれば、貯蔵されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ロム（ＲＯＭ）は、電源が切れても、貯蔵されたデータが消滅しない揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。ラム（ＲＡＭ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ロム（ＲＯＭ）は、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（ＥｒａＡＭＰｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などを含む。フラッシュメモリ装置は、一般的にＮＡＮＤ型とＮＯＲ型に区分される。ＮＯＲフラッシュメモリ装置は、コード貯蔵型メモリ装置として、ＮＡＮＤフラッシュメモリ装置に比べて動作速度が早いから、高速データ処理が必須な移動電話端末機などに主に用いられる。

ＭＯＲフラッシュメモリ装置のメモリセルは、ビットラインとソースラインとの間に連結されている。一つのワードラインに連結されている複数のメモリセルは、ソースラインを共有している。メモリセルは、読み出し動作時に、ワードライン電圧によってオンセル（ｏｎ ｃｅｌｌ）またはオフセル（ｏｆｆ ｃｅｌｌ）で感知される。ここで、オンセルと言うことは、ワードライン電圧が閾値電圧より高いから、メモリセルがターンオン状態になったことを言う。この時、メモリセルに一定量以上の電流が流れる。オフセルと言うことは、ワードライン電圧が閾値電圧より低いから、メモリセルがターンオフ状態になったことを言う。この時、メモリセルには電流が流れないか、または一定量以下の電流が流れる。

ＮＯＲフラッシュメモリ装置は、プログラム動作（ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）の次に、プログラム検証動作（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）を実行する。プログラム検証動作は、メモリセルの閾値電圧が希望するレベルに到逹したかどうかを検証するための動作である。プログラム検証動作は、ワードラインにプログラム検証電圧（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）を印加し、メモリセルに流れる電流を感知して、プログラムパス（ｐａｓｓ）か、またはフェイル（ｆａｉｌ）かどうかを判断する。

プログラム検証動作は、複数のメモリセル（例えば、１２８個）に対して同時に実行される。この時、複数のメモリセルにはプログラム検証を必要とするセルと、必要としないセルとが含まれている。ここで、プログラム検証を必要としないメモリセルは、希望するプログラム状態より低い閾値電圧を有するメモリセル、またはパスされたメモリセルを含む。

プログラム検証動作時に、プログラム検証を必要としないメモリセルが含まれている場合に、そのメモリセルを通じて多量の電流が流れるようになる。この時、ソースラインの電圧レベルが上昇するから、プログラム検証を必要するメモリセルの閾値電圧が希望するレベルに到逹する前にプログラムパスになる結果を招来する。

例えば、メモリセルが閾値電圧によって‘１１’、‘１０’、‘０１’、‘００’のような四つの状態（ｓｔａｔｅ）を有すると仮定する。‘０１’プログラム動作を実行すれば、メモリセルの中には‘１１’状態のメモリセルと‘０１’状態のメモリセルとが同時に存在することができる。‘０１’プログラム検証動作時に、‘１１’状態のメモリセルに多量の電流が流れてソースラインの電圧レベルが上昇する。 これは‘０１’状態のメモリセルに影響を与える。即ち、メモリセルの閾値電圧が‘０１’状態に到逹する前にプログラムパスされることができる。

本発明は、上述の問題を解決するために提案されたものであり、本発明の目的は、プログラム検証動作時にソースラインの電圧が上昇することを防止することができるＮＯＲフラッシュメモリ装置及びそれのプログラム方法を提供することである。

本発明によるＮＯＲフラッシュメモリ装置のプログラム方法は、メモリセルにデータをプログラムする段階、前記メモリセルに対するダミー検証動作を実行する段階、及び前記ダミー検証動作の結果によって前記メモリセルに対するプログラム検証動作を実行する段階を含む。

この実施形態において、前記プログラム方法は、前記ダミー検証動作を実行する前に前記メモリセルに連結された感知増幅器をイネーブルする段階をさらに含む。前記ダミー検証動作の結果、前記メモリセルがオンセルとして読み出された場合に、前記感知増幅器をディスエーブルする。

この実施形態において、ダミー検証動作の結果、前記メモリセルがオンセルである場合にはプログラム検証動作を実行せず、前記メモリセルがオフセルである場合にはプログラム検証動作を実行する。ダミー検証電圧は、プログラム検証電圧より低いことを特徴とする。

本発明の他の特徴によるＮＯＲフラッシュメモリ装置のプログラム方法は、ソースラインを共有する複数のメモリセルにデータをプログラムする段階、前記複数のメモリセルに連結された感知増幅器をイネーブルする段階、前記複数のメモリセルにダミー検証電圧を印加し、ダミー検証動作を実行する段階、オンセルで読み出した感知増幅器をディスエーブルする段階、及び前記複数のメモリセルにプログラム検証電圧を印加し、プログラム検証動作を実行する段階を含む。

この実施形態において、オンセルに連結された感知増幅器は、前記プログラム検証動作時に前記オンセルに電流を供給しない。オフセルに連結される感知増幅器は、イネーブル状態を維持し、プログラム検証動作時に前記オフセルに電流を供給する。

本発明によるＮＯＲフラッシュメモリ装置は、ソースラインを共有する複数のメモリセル、前記複数のメモリセルに連結された複数の感知増幅器、及び前記複数のメモリセルにワードライン電圧を供給する電圧発生回路を含み、前記電圧発生回路は、プログラム検証動作の前に前記複数のメモリセルにダミー検証電圧を供給し、前記複数の感知増幅器は、プログラム検証動作時にダミー検証動作の結果によって前記複数のメモリセルに選択的に電流を供給する。

この実施形態において、前記電圧発生回路は、前記プログラム検証動作時に前記ダミー検証電圧より高いプログラム検証電圧を前記複数のメモリセルに供給する。

この実施形態において、それぞれの感知増幅器は、メモリセルに電流を供給し、前記メモリセルに流れる電流を感知増幅する増幅回路、及び前記ダミー検証動作時に前記増幅回路の出力信号をラッチし、前記プログラム検証動作時に、前記ラッチされた出力信号によって、前記増幅回路から前記メモリセルへの電流供給を制御するラッチ回路を含む。

ここで、 前記ラッチ回路第１ノードと第２ノードの間に連結されたラッチ、前記第１ノードと接地との間に連結され、コントローラから提供されるリセット信号に応答して前記第１ノードを接地電圧でリセット（ｒｅｓｅｔ）するリセット回路、及び電源端子と前記第１ノードとの間に連結され、前記ラッチされた出力信号によって前記第１ノードを電源電圧でセット（ｓｅｔ）するセット回路を含む。前記増幅回路は、前記第１ノードがリセットされる場合に、前記メモリセルに電流を供給し、前記第１ノードがセットされる場合に、前記メモリセルへの電流供給を遮断する。前記コントローラは、前記ダミー検証動作の前に前記リセット信号を前記ラッチ回路に提供する。

この実施形態において、ダミー検証動作の結果、メモリセルがオンセルの場合には、前記プログラム検証動作時に前記メモリセルへの電流供給が遮断され、メモリセルがオフセルである場合には前記メモリセルに電流が供給される。

上述のように本発明によるＮＯＲフラッシュメモリ装置及びそのプログラム方法によれば、プログラム検証動作時にソースラインの電圧が上昇することを防止することができる。従って、本発明は正確なプログラム検証結果を得ることができる。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができる程度詳しく説明するために、本発明の望ましい実施形態を、添付する図面を参照して説明する。

図１は、閾値電圧Ｖｔｈによるメモリセルの分布を示す図面である。本発明によるＮＯＲフラッシュメモリ装置は、メモリセルに１ビットデータ（ｓｉｎｇｌｅ＿ｂｉｔ ｄａｔａ）またはマルチビットデータ（ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵することができる。図１では、メモリセルに２ビットデータ（ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵すると仮定する時の、閾値電圧によるメモリセルの状態（ｓｔａｔｅ）を示す。

メモリセルは、閾値電圧によって‘１１’、‘１０’、‘０１’及び‘００’状態の中でいずれか一つの状態を有する。‘１１’状態のメモリセルは、消去されたセルであり、一番低い閾値電圧を有する。‘１０’状態のメモリセルは、‘１１’状態のメモリセルより高い閾値電圧を有する。‘０１’状態のメモリセルは、‘１０’状態のメモリセルより高い閾値電圧を有する。そして‘００’状態のメモリセルは、‘０１’状態のメモリセルより高い閾値電圧を有する。

図１を参照すると、プログラム検証電圧（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ； Ｖｖｆｙ１０、 Ｖｖｆｙ０１、Ｖｖｆｙ００）と、ダミー検証電圧（ｄｕｍｍｙ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ；Ｖｄｍｙ１０、 Ｖｄｍｙ０１、 Ｖｄｍｙ００）が図示されている。プログラム検証電圧は、メモリセルにデータをプログラムした後に、 メモリセルが希望する状態に到逹したか否かを検証するための電圧である。図１が示すように、ダミー検証電圧は、プログラム検証電圧より低いレベルを有する。ダミー検証電圧は、ダミー検証動作（ｄｕｍｍｙ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）時にワードラインに提供され、プログラム検証電圧は、プログラム検証動作（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）時にワードラインに提供される。

本発明によるＮＯＲフラッシュメモリ装置は、プログラム検証の前にダミー検証動作を実行する。ダミー検証動作の結果、メモリセルがオンセルである場合には、プログラム検証動作を実行ぜず、メモリセルがオフセルである場合には、プログラム検証動作を実行する。

図２は、本発明によるＮＯＲフラッシュメモリ装置を示すブロック図である。ＮＯＲフラッシュメモリ装置２００は、メモリセルアレイ２１０、ビットライン選択回路２２０、デコーダ２３０、電圧発生回路２４０、データ入出力回路２５０、及びコントローラ２６０を含む。ここで、メモリセルアレイ２１０、ビットライン選択回路２２０、及びデコーダ２３０は、当業者によく知られているから詳細な説明を省略する。

電圧発生回路２４０は、プログラム電圧発生回路２４１、ダミー電圧発生回路２４２、及び検証電圧発生回路２４３を含む。電圧発生回路２４０の動作は、コントローラ２６０によって制御される。即ち、プログラム動作時にはプログラム電圧発生回路２４１が動作し、ダミー検証動作時にはダミー電圧発生回路２４２が動作し、プログラム検証動作時には検証電圧発生回路２４３が動作する。

プログラム電圧発生回路２４１は、プログラム動作を実行するための電圧を発生する。プログラム電圧（ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ；Ｖｐｇｍ１０、 Ｖｐｇｍ０１、 Ｖｐｇｍ００）は、メモリセルをそれぞれ‘１０’状態、‘０１’状態、‘００’状態にプログラムするための電圧である。

ダミー電圧発生回路２４２は、ダミー検証動作を実行するための電圧を発生する。ダミー検証電圧（ｄｕｍｍｙ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ；Ｖｄｍｙ１０、 Ｖｄｍｙ０１、 Ｖｄｍｙ００）は、プログラム検証の前にメモリセルの状態を一次的に検証するための電圧である。ダミー検証動作を実行した結果、メモリセルがオンセル（ｏｎ ｃｅｌｌ）で感知された場合には、前記メモリセルに連結された感知増幅器はディスエーブルされる。しかしオフセル（ｏｆｆ ｃｅｌｌ）で感知された場合には、前記メモリセルに連結された感知増幅器はイネーブルされる。これは後述する図３及び図４を参照して詳しく説明される。

検証電圧発生回路２４３は、プログラム検証動作を実行するための電圧を発生する。プログラム検証電圧（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ ｖｏｌｔａｇｅ；Ｖｖｆｙ１０、 Ｖｖｆｙ０１、 Ｖｖｆｙ００）は、メモリセルがそれぞれ‘１０’状態、‘０１’状態、‘００’状態にプログラムされたか否かを検証するための電圧である。例えば、‘０１’状態にプログラムしたメモリセルが、‘０１’検証電圧Ｖｖｆｙ０１より低い閾値電圧を有すれば、‘０１’プログラム検証動作の結果は、フェイル（ｆａｉｌ）である。 ‘０１’プログラム検証動作の結果がフェイル（ｆａｉｌ）であれば、‘０１’プログラム動作がまた実行される。一方、‘０１’状態にプログラムしたメモリセルが、‘０１’検証電圧Ｖｖｆｙ０１より高い閾値電圧を有すれば、‘０１’プログラム検証動作の結果は、パス（ｐａｓｓ）である。‘０１’プログラム検証動作の結果がパス（ｐａｓｓ）であれば、‘０１’プログラム動作は終了される。

データ入出力回路２５０は、感知増幅器１００、データバッファ１３０、そして書き込みドライバ１４０を含む。プログラム動作時に、データバッファ１３０に入力されたデータは、書き込みドライバ１４０を通じて選択されたメモリセルにプログラムされる。ダミー検証動作及びプログラム検証動作時に、メモリセルにプログラムされたデータは、感知増幅器１００及びデータバッファ１３０を通じて出力される。データ入出力回路２５０の動作はコントローラ２６０によって制御される。

感知増幅器１００は、増幅回路１１０とラッチ回路１２０とを含む。増幅回路１１０は、選択されたメモリセルに電流を供給し、メモリセルに流れる電流を感知増幅する。ラッチ回路１２０は、増幅回路１１０の出力信号をラッチし、ラッチされた出力信号によって、増幅回路１１０からメモリセルへの電流供給を制御する。感知増幅器１００は、プログラム検証動作時に、ダミー検証動作の結果によって、メモリセルに電流を供給または遮断する。感知増幅器１００の内部構成及び動作原理は以下で詳細に説明される。

本発明によるＮＯＲフラッシュメモリ装置２００は、プログラム検証の前にダミー検証動作を実行する。ダミー検証動作時に、選択されたワードラインにはダミー検証電圧（例えば、Ｖｄｍｙ０１）が提供される。感知増幅器１００は、ダミー検証動作時に、メモリセルに流れる電流を感知し、メモリセルがオンセル（ｏｎ ｃｅｌｌ）かオフセル（ｏｆｆ ｃｅｌｌ）かを判断する。メモリセルがオンセルであれば、感知増幅器１００は、プログラム検証動作時にメモリセルへの電流供給を中断する。メモリセルがオフセルであれば、感知増幅器１００は、プログラム検証動作時にメモリセルに電流を供給する。

図３は、プログラム検証の前にダミー検証動作を実行するＮＯＲフラッシュメモリ装置を例示的に示すブロック図である。図３は、‘０１’ダミー検証動作を示している。図３を参照すると、ＮＯＲフラッシュメモリ装置は、８個のメモリセル（ＭＣ１〜ＭＣ８）、感知増幅器１００、そしてコントローラ２６０を含む。コントローラ２６０は感知増幅器１００の動作を制御する。

メモリセル（ＭＣ１〜ＭＣ８）のソースライン（ＳＬ１〜ＳＬ８）は互いに連結されている。即ち、メモリセル（ＭＣ１〜ＭＣ８）はソースラインを共有している。メモリセル（ＭＣ１〜ＭＣ８）のワードラインには‘０１’ダミー検証電圧Ｖｄｍｙ０１が印加される。メモリセル（ＭＣ１〜ＭＣ８）のビットライン（ＢＬ１〜ＢＬ８）には感知増幅器１００が連結されている。感知増幅器１００は、増幅回路（ＡＭＰ１〜ＡＭＰ８）とラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈ８）とを含む。

図３に示されるように、メモリセル（ＭＣ４、ＭＣ６）は、‘０１’プログラム状態にあり、メモリセル（ＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ７、ＭＣ８；以下、‘ＭＣ１＊’である）は、消去状態、即ち‘１１’状態にある。メモリセル（ＭＣ１〜ＭＣ８）のワードラインに‘０１’ダミー検証電圧（Ｖｄｍｙ０１）を印加すれば、メモリセル（ＭＣ４、ＭＣ６）はターンオフされ、メモリセル（ＭＣ１＊）はターンオンされる。なぜなら、‘０１'ダミー検証電圧Ｖｄｍｙ０１は、メモリセルＭＣ１＊の閾値電圧より高く、メモリセル（ＭＣ４、ＭＣ６）の閾値電圧より低いからである。

ターンオフになったメモリセル（ＭＣ４、ＭＣ６）に連結された増幅回路（ＡＭＰ４、ＡＭＰ６）は、ローレベルの出力信号（ＳＯ４、ＳＯ６）を発生する。一方、ターンオンされたメモリセル（ＭＣ１＊）に連結された増幅回路（ＡＭＰ１〜ＡＭＰ３、ＡＭＰ５、ＡＭＰ７、ＡＭＰ８；以下、‘ＡＭＰ１＊’である）は、ハイレベルの出力信号（ＳＯ１〜Ｓ０３、ＳＯ５、ＳＯ７、ＳＯ８；以下、‘ＳＯ１＊’である）を発生する。

ラッチ回路（Ｌａｔｃｈ４、Ｌａｔｃｈ６）は、ローレベルの出力信号（ＳＯ４、ＳＯ６）をラッチし、増幅回路（ＡＭＰ４、ＡＭＰ６）にハイレベルのイネーブル信号（ＥＮ４、ＥＮ６）を提供する。増幅回路（ＡＭＰ４、ＡＭＰ６）は、ハイレベルのイネーブル信号（ＥＮ４、ＥＮ６）に回答してイネーブルされる。一方、ラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈ３、Ｌａｔｃｈ５、Ｌａｔｃｈ７、Ｌａｔｃｈ８；以下、‘Ｌａｔｃｈ１＊’である。）は、ハイレベルの出力信号（ＳＯ１＊）をラッチし、増幅回路（ＡＭＰ１＊）にローレベルのイネーブル信号（ＥＮ１〜ＥＮ３、ＥＮ５、ＥＮ７、ＥＮ８；以下、‘ＥＮ１＊’である。）を提供する。増幅回路（ＡＭＰ１＊）は、ローレベルのイネーブル信号（ＥＮ１＊）に応答してディスエーブルされる。

図３に図示された複数の増幅回路（ＡＭＰ１〜ＡＭＰ８）は、同一の構成及び動作原理を有する。また、複数のラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈ８）は、同一の構成及び動作原理を有する。増幅回路及びラッチ回路の内部構成及び動作原理は、図４乃至図６を参照して詳細に説明される。

本発明によるＮＯＲフラッシュメモリ装置は、プログラム検証動作時にソースラインの電圧が上昇することを防止する。プログラム検証動作時にソースラインの電圧が上昇すれば、プログラム検証の結果が事実と異なることがあり得るからである。例えば、‘０１’状態に到逹することができなかったメモリセルが、プログラムパスで判断されることができる。本発明によるＮＯＲフラッシュメモリ装置は、プログラム検証の前にダミー検証動作を実行する。ダミー検証動作の結果、メモリセルがオンセルで感知されれば、プログラム検証動作時にメモリセルへの電流供給を遮断する。即ち、前記の例で、プログラム検証動作時にメモリセル（ＭＣ１＊）への電流供給は遮断される。本発明によれば、プログラム検証動作時にソースラインの電圧が上昇しないから、プログラム検証を正確にすることができる。

図４は、図３に図示された感知増幅器を説明するための回路図である。図４では増幅回路（ＡＭＰ１、１１０ａ）及びラッチ回路（Ｌａｔｃｈ１、１２０ａ）を示している。図４を参照すれば、メモリセル（ＭＣ１）は‘１１’状態にある。メモリセル（ＭＣ１）は、ビットライン（ＢＬ１）とソースライン（ＳＬ１）との間に連結され、ワードラインを通じて‘０１’ダミー検証電圧（Ｖｄｍｙ０１）を入力される。そしてコントローラ２６０は、増幅回路１１０ａにビットラインプリチャージ信号（ＢＬＰＲＥ）及びビットラインディスチャージ信号（ＢＬＤＩＳ）を提供し、ラッチ回路１２０ａにラッチ信号（ＳＯＬＡＴ）及びリセット信号（ＲＳＴ）を提供する。

図４を参照すると、増幅回路１１０ａは、プリチャージ回路１１１、ディスチャージ回路１１２、そして増幅器１１３を含む。プリチャージ回路１１１は、電源端子に連結されており、ラッチ回路１２０ａから提供されたイネーブル信号（ＥＮ１）及びコントローラ２６０から提供されたビットラインプリチャージ信号（ＢＬＰＲＥ）に回答し、電源電圧（Ｖｃｃ）をビットライン（ＢＬ１）に提供する。プリチャージ回路１１１は、ＰＭＯＳトランジスタＰ４１とＮＡＮＤゲート（Ｇ４１）とで構成される。ＮＡＮＤゲート（Ｇ４１）は、ビットラインプリチャージ信号（ＢＬＰＲＥ）及びイネーブル信号（ＥＮ１）を入力されて、プリチャージ信号（ＰＲＥ１）をＰＭＯＳトランジスタＰ４１のゲートに提供する。

ディスチャージ回路１１２は、ビットライン（ＢＬ１）と接地との間に連結されている。ディスチャージ回路１１２は、コントローラ２６０から提供されたビットラインディスチャージ信号（ＢＬＤＩＳ）に応答して、第１ビットライン（ＢＬ１）の電荷を接地に放電する。ディスチャージ回路１１２は、ＮＭＯＳトランジスタ（Ｎ４１）で構成される。増幅器１１３は、セル電流を基準電流と比べてメモリセル（ＭＣ１）の状態を感知増幅する。図４で、基準電圧（Ｖｒｅｆ）は、基準電圧発生器（図示しない）から提供される。増幅器１１３は、基準電圧を入力され、基準電流を発生する。

続いて、図４を参照すると、ラッチ回路１２０ａは、ラッチ１２１、リセット回路１２５、そしてセット回路１２６を含む。ラッチ１２１は、第１ノード（ｎｏｄｅ１）と第２ノード（ｎｏｄｅ２）との間に連結された２個のインバータ１２２、１２３で構成される。イネーブル信号（ＥＮ１）は、第２ノード（ｎｏｄｅ２）から発生し、プリチャージ回路１１１に提供される。インバータ１２３は、リセット回路１２５から提供されるリセット信号（ＲＳＴ）と、セット回路１２６で提供されるセット信号（ＳＥＴ１）とによって制御される。インバータ１２３の構成及び動作は図５を参照して説明される。

リセット回路１２５は、第１ノード（ｎｏｄｅ１）と接地との間に連結されている。リセット回路１２５は、コントローラ２６０から提供されたリセット信号（ＲＳＴ）に応答して、第１ノード（ｎｏｄｅ１）をリセットする。リセット回路１２５は、ＮＭＯＳトランジスタＮ４２で構成される。セット回路１２６は、電源端子と第１ノード（ｎｏｄｅ１）との間に連結される。セット回路１２６は、コントローラ２６０から提供されたラッチ信号（ＳＯＬＡＴ）及び増幅回路１１０ａの出力信号（ＳＯ１）に応答して、第１ノード（ｎｏｄｅ１）に電源電圧（Ｖｃｃ）を提供する。セット回路１２６は、ＮＡＮＤゲート（Ｇ４２）とＰＭＯＳトランジスタ（Ｐ４２)とで構成される。ＮＡＮＤゲート（Ｇ４２）は、ラッチ信号（ＳＯＬＡＴ）と出力信号（ＳＯ１）とをＮＡＮＤ演算して、セット信号（ＳＥＴ１）を発生する。セット信号（ＳＥＴ１）は、ＰＭＯＳトランジスタ（Ｐ４２）のゲートに提供される。

図５は、図４に図示されたインバータ１２３を例示的に示す回路図である。図５を参照すると、インバータ１２３は、２個のＮＭＯＳトランジスタ（Ｎ５１、 Ｎ５２）と、２個のＰＭＯＳトランジスタ（Ｐ５１、Ｐ５２）とで構成される。ＮＭＯＳトランジスタ（Ｎ５１）は、セット信号（ＳＥＴ１）によって制御され、ＰＭＯＳトランジスタ（Ｐ５１）は、リセット信号（ＲＳＴ）によって制御される。セット信号（ＳＥＴ１）がローレベルである場合に、ＮＭＯＳトランジスタ（Ｎ５１）はターンオフされる。これは、図４でＰＭＯＳトランジスタ（Ｐ４２）がターンオンされる時、第１ノード（ｎｏｄｅ１）の電圧レベルが接地に放電することを防止するためである。リセット信号（ＲＳＴ）がハイレベルである場合に、ＰＭＯＳトランジスタ（Ｐ５１）はターンオフされる。これは、図４でＮＭＯＳトランジスタ（Ｎ４２）がターンオンされる時、第１ノード（ｎｏｄｅ１）の電圧レベルがハイレベルになることを防止するためである。図４及び図５に図示された増幅回路１１０ａ及びラッチ回路１２０ａの動作は図６を参照して説明する。

図６は、本発明によるＮＯＲフラッシュメモリ装置のプログラム動作を説明するためのフローチャートである。

Ｓ１１０段階では、メモリセルにプログラム電圧Ｖｐｇｍを印加し、プログラム動作を実行する。例えば、ワードラインに‘０１’プログラム電圧Ｖｐｇｍ０１を印加してプログラム動作を実行すれば、図３に示されるように、メモリセル（ＭＣ４、ＭＣ６）は、‘０１’状態にプログラムされる。そしてメモリセル（ＭＣ１＊）は、‘１１’状態を維持する。

Ｓ１２０段階では、複数のメモリセルに連結された全ての感知増幅器をイネーブルする。図４を参照すれば、ラッチ回路１２０ａは、コントローラ２６０からリセット信号（ＲＳＴ）を入力される。リセット信号（ＲＳＴ）が入力されれば、ラッチ１２１の第１ノード（ｎｏｄｅ１）はローレベルになり、第２ノード（ｎｏｄｅ２）はハイレベルになる。第２ノード（ｎｏｄｅ２）がハイレベルであるから、イネーブル信号（ＥＮ１）もハイレベルになる。ビットラインプリチャージ信号（ＢＬＰＲＥ）がハイレベルの状態で、イネーブル信号（ＥＮ１）がハイレベルになれば、プリチャージ信号（ＰＲＥ１）はローレベルになる。プリチャージ信号（ＰＲＥ１）がローレベルであれば、ＰＭＯＳトランジスタ（Ｐ４１）がターンオンされ、ビットライン（ＢＬ１）に電源電圧（Ｖｃｃ）が供給される。複数のメモリセルに連結された感知増幅器は、コントローラ２６０から提供されたリセット信号（ＲＳＴ）に応答してイネーブルされる。

Ｓ１３０段階では、メモリセルにダミー検証電圧（Ｖｄｍｙ）を印加し、ダミー検証動作を実行する。図３を参照すれば、‘０１’ダミー検証電圧（Ｖｄｍｙ０１）がメモリセル（ＭＣ１〜ＭＣ８）に印加される。‘０１’ダミー検証電圧（Ｖｄｍｙ０１）は、メモリセル（ＭＣ１＊）の閾値電圧より高いから、メモリセル（ＭＣ１＊）はターンオンされる。メモリセル（ＭＣ１＊）がターンオンされれば、ビットライン（ＢＬ１＊）の電圧レベルは低くなる。一方、‘０１’ダミー検証電圧（Ｖｄｍｙ０１）は、メモリセル（ＭＣ４、ＭＣ６）より低いから、メモリセル（ＭＣ４、ＭＣ６）はターンオフされる。メモリセル（ＭＣ４、ＭＣ６）がターンオフされれば、ビットライン（ＢＬ４、ＢＬ６）の電圧レベルはプリチャージ状態を維持する。

Ｓ１４０段階では、ダミー検証動作の結果、オンセルに連結された感知増幅器をディスエーブルする。図４を参照すれば、‘０１’ダミー検証電圧（Ｖｄｍｙ０１）がメモリセル（ＭＣ１）に印加される時、ビットライン（ＢＬ１）の電圧レベルは低くなる。ビットライン（ＢＬ１）の電圧レベルが低くなれば、増幅回路１１０ａの出力信号（Ｓ０１）はハイレベルになる。ラッチ信号（ＳＯＬＡＴ）がハイレベルの状態で、出力信号（ＳＯ１）がハイレベルになれば、セット信号（ＳＥＴ１）はローレベルになる。セット信号（ＳＥＴ１）がローレベルであれば、ＰＭＯＳトランジスタ（Ｐ４２）がターンオンされ、第１ノード（ｎｏｄｅ１）に電源電圧（Ｖｃｃ）が供給される。この時、第２ノード（ｎｏｄｅ２）はローレベルになる。第２ノード（ｎｏｄｅ２）がローレベルであれば、イネーブル信号（ＥＮ１）もローレベルであるから、プリチャージ信号（ＰＲＥ１）はハイレベルになる。プリチャージ信号（ＰＲＥ１）がハイレベルであれば、ＰＭＯＳトランジスタ（Ｐ４１）がターンオフされ、ビットライン（ＢＬ１）に電源電圧（Ｖｃｃ）が供給されない。このような理由によって、メモリセル（ＭＣ１＊）に連結された感知増幅器はディスエーブルされる。

一方、‘０１’ダミー検証電圧（Ｖｄｍｙ０１）がメモリセル（ＭＣ４、 ＭＣ６）に印加されれば、増幅回路１１０ａの出力信号（ＳＯ１）はローレベルになる。この時、イネーブル信号（ＥＮ４、ＥＮ６）はハイレベル状態を維持する。イネーブル信号（ＥＮ４、ＥＮ６）がハイレベルであれば、プリチャージ信号（ＰＲＥ４、ＰＲＥ６）はローレベルになるから、ビットライン（ＢＬ４、ＢＬ６）に電源電圧（Ｖｃｃ）が供給される。このような理由によって、メモリセル（ＭＣ４、ＭＣ６）に連結された感知増幅器はイネーブル状態を維持する。

Ｓ１５０段階では、メモリセルにプログラム検証電圧（Ｖｖｆｙ）を印加し、プログラム検証動作を実行する。図３を参照すれば、ソースラインを共有する複数のメモリセル（ＭＣ１〜ＭＣ８）に‘０１’プログラム検証電圧（Ｖｖｆｙ０１）が印加される。メモリセル（ＭＣ１〜ＭＣ８）に‘０１’プログラム検証電圧（Ｖｖｆｙ０１）が印加される時、増幅回路（ＡＭＰ１＊）はディスエーブル状態にあり、増幅回路（ＡＭＰ４、ＡＭＰ６）はイネーブル状態にある。従って、‘０１’プログラム検証動作時に、メモリセル（ＭＣ１＊）を通じて電流が流れない。メモリセル（ＭＣ１＊)に電流が流れないから、ソースライン（ＳＬ１＊）の電圧は上昇しない。

以上で説明したように、本発明によるＮＯＲフラッシュメモリ装置及びそのプログラム方法は、プログラム検証の前にダミー検証動作を実行する。ダミー検証動作の結果、メモリセルがオンセルである場合には、感知増幅器をディスエーブルする。本発明は、オフセルに連結された感知増幅器を通じてプログラム検証動作を実行する。従って、本発明は、プログラム検証動作時にソースラインの電圧レベル増加によって発生するプログラム検証の歪曲を防止することができる。

一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から外れない限度内で色々な変形が可能である。従って、本発明の範囲は、上述の実施形態に限定されないと共に、前述の特許請求範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決まるべきである。

閾値電圧（Ｖｔｈ）によるメモリセルの分布を示す図面である。 本発明によるＮＯＲフラッシュメモリ装置を示すブロック図である。 プログラム検証の前にダミー検証動作を実行するＮＯＲフラッシュメモリ装置を示すブロック図である。 図３に図示された感知増幅器を示す回路図である。 図４に図示されたラッチのインバータを例示的に示す回路図である。 本発明によるＮＯＲフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。

符号の説明

１００ 感知増幅器
１１０ 増幅回路
１１１ ビットラインプリチャージ回路
１１２ ビットラインディスチャージ回路
１１３ 増幅器
１２０ ラッチ回路
１２１ ラッチ
１２５ リセット回路
１２６ セット回路
１３０ データバッファ
１４０ 書き込みドライバ
２００ ＮＯＲフラッシュメモリ装置
２１０ メモリセルアレイ
２２０ ビットライン選択回路
２３０ デコーダ
２４０ 電圧発生回路
２５０ データ入出力回路
２６０ コントローラ

Claims (11)

1. 不揮発性メモリ装置のプログラム方法において、
   ソースラインを共有する複数のメモリセルにデータをプログラムする段階と、
   前記複数のメモリセルに連結された感知回路をイネーブルする段階と、
   前記複数のメモリセルにダミー検証電圧を印加し、ダミー検証動作を実行する段階と、
   前記ダミー検証動作の結果、オンセルに連結された感知回路をディスエーブルする段階と、
   前記複数のメモリセルにプログラム検証電圧を印加し、プログラム検証動作を実行する段階と
   を含み、
   各々の感知回路は、
   メモリセルに電流を供給し、前記メモリセルに流れる電流を感知する第１回路と、
   前記ダミー検証動作時に前記第１回路の出力信号をラッチし、前記プログラム検証動作時に、前記ラッチされた出力信号によって、前記第１回路から前記メモリセルへの電流供給を制御する第２回路とを含み、
   前記第２回路は、
   第１ノードに連結されたラッチと、
   前記ラッチの端子の１つに連結され、コントローラから提供されるリセット信号に応答して前記第１ノードをリセットするリセット回路と、
   前記ラッチの端子の１つに連結され、前記ラッチされた出力信号によって前記第１ノードをセットするセット回路とを含み、
   前記第１回路は、前記第１ノードがリセットされる場合に、前記メモリセルに電流を供給し、前記第１ノードがセットされる場合に、前記メモリセルへの電流供給を遮断することを特徴とするプログラム方法。
2. 前記オンセルに連結された感知回路は、前記プログラム検証動作時に前記オンセルに電流を供給しないことを特徴とする請求項１に記載のプログラム方法。
3. 前記ダミー検証電圧は、前記プログラム検証電圧より低いことを特徴とする請求項１に記載のプログラム方法。
4. 前記ダミー検証動作の結果、オフセルに連結された感知回路はイネーブル状態を維持することを特徴とする請求項１に記載のプログラム方法。
5. 前記オフセルに連結された感知回路は、前記プログラム検証動作時に前記オフセルに電流を供給することを特徴とする請求項４に記載のプログラム方法。
6. 前記メモリセルにプログラムされたデータは２ビットデータであり、
   前記プログラム検証動作は、‘１０’プログラム検証動作、‘０１’プログラム検証動作、そして‘００’プログラム検証動作であることを特徴とする請求項１に記載のプログラム方法。
7. ソースラインを共有する複数のメモリセルと、
   前記複数のメモリセルに連結された複数の感知回路と、
   前記複数のメモリセルにワードライン電圧を供給する電圧発生回路とを含み、
   前記電圧発生回路は、プログラム検証動作の前に前記複数のメモリセルにダミー検証電圧を供給し、前記複数の感知回路は、プログラム検証動作時にダミー検証動作の結果によって前記複数のメモリセルに選択的に電流を供給し、
   各々の感知回路は、
   メモリセルに電流を供給し、前記メモリセルに流れる電流を感知する第１回路と、
   前記ダミー検証動作時に前記第１回路の出力信号をラッチし、前記プログラム検証動作時に、前記ラッチされた出力信号によって、前記第１回路から前記メモリセルへの電流供給を制御する第２回路とを含み、
   前記第２回路は、
   第１ノードに連結されたラッチと、
   前記ラッチの端子の１つに連結され、コントローラから提供されるリセット信号に応答して前記第１ノードをリセットするリセット回路と、
   前記ラッチの端子の１つに連結され、前記ラッチされた出力信号によって前記第１ノードをセットするセット回路とを含み、
   前記第１回路は、前記第１ノードがリセットされる場合に、前記メモリセルに電流を供給し、前記第１ノードがセットされる場合に、前記メモリセルへの電流供給を遮断することを特徴とする不揮発性メモリ装置。
8. 前記電圧発生回路は、前記プログラム検証動作時に前記ダミー検証電圧より高いプログラム検証電圧を前記複数のメモリセルに供給することを特徴とする請求項７に記載の不揮発性メモリ装置。
9. 前記コントローラは、前記ダミー検証動作の前に前記リセット信号を前記ラッチ回路に提供することを特徴とする請求項７に記載の不揮発性メモリ装置。
10. 前記ダミー検証動作の結果、メモリセルがオンセルである場合に、前記プログラム検証動作時に前記メモリセルへの電流供給が遮断されることを特徴とする請求項７に記載の不揮発性メモリ装置。
11. 前記ダミー検証動作の結果、メモリセルがオフセルである場合に、前記プログラム検証動作時に前記メモリセルに電流が供給されることを特徴とする請求項７に記載の不揮発性メモリ装置。

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