JP2013025825A

JP2013025825A - 半導体装置

Info

Publication number: JP2013025825A
Application number: JP2011156161A
Authority: JP
Inventors: Mitsuo Sawada; 光生沢田; Yukio Komatsu; 幸生小松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-07-14
Filing date: 2011-07-14
Publication date: 2013-02-04

Abstract

【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、メモリセルを含むメモリセルアレイと、ビット線と、センスアンプと、制御部とを備え、センスアンプは、外部から入力された第１又は第２テストデータと第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、第１テストデータと第１ブロックの第１ページに対応する保持データとを比較した後に、第１テストデータと第２ブロックの第１ページに対応する保持データとを比較し、第１テストデータとは異なる第２テストデータと第１ブロックの第２ページに対応する保持データとを比較した後に、第２テストデータと第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

メモリセルの良または不良を外部から知るために、例えば不良アドレス検出回路に不良メモリセルのアドレスを書込み、アクセスするアドレスが不良メモリセルに書込んだアドレスと一致すると，不良アドレス検出回路から不良アドレス出力端子に不良アドレスを出力するようにする方法が知られている。

特開２００５−２４９７３５号公報

実施形態は、テスト時間を短縮可能な半導体装置を提供する。

本実施形態の半導体装置によれば、メモリセルを含むメモリセルアレイと、前記メモリセルに電気的に接続されたビット線と、前記ビット線に電気的に接続されたセンスアンプと、前記センスアンプを制御する制御部とを備え、前記メモリセルアレイは、第１ブロック及び第２ブロックを有し、前記第１ブロック及び前記第２ブロックそれぞれは、第１ページと第２ページを有し、前記センスアンプは、外部から入力された第１又は第２テストデータと前記第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、前記第１テストデータと前記第１ブロックの第１ページに対応する保持データとを比較した後に、前記第１テストデータと前記第２ブロックの第１ページに対応する保持データとを比較し、前記第１テストデータとは異なる前記第２テストデータと前記第１ブロックの第２ページに対応する保持データとを比較した後に、前記第２テストデータと前記第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。

第１実施形態の半導体装置を示すブロック図。第１実施形態のメモリセルの閾値分布を示す図。第１実施形態のセンスアンプを示すブロック図。第１実施形態のテスト動作（書き込みシーケンス）を示すフローチャート図。第１実施形態のテスト動作（読み出しシーケンス）を示すフローチャート図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［半導体装置の構成］
第１の実施形態に係る半導体装置について、図１のブロック図を用いて説明する。

１．全体構成
図１に示すように本実施形態に係る半導体装置は、メモリセルアレイ１、ロウデータ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドライバ回路７、センスアンプ８を有する。

１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルトランジスタＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。

１−２．メモリセルトランジスタＭＴの閾値分布について
図２を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。

また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬを選択する。

１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。

セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。

１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。

１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。

また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。

１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。

制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。

また、制御部６には、半導体装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホストからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。

１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。

また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。

１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センスアンプ８内の所望のラッチ回路を選択する。

１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体装置では、アドレスバッファは制御部６を介してアドレスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給されるようにしてもよい。

１−１０．データラッチ部９について
次に、本実施形態の半導体装置のデータラッチ部９について、図３を用いて説明する。以下、このデータラッチ部９は、センスアンプ８とデータ線Ｄｌｉｎｅの間に設けられる例を用いて説明する。

図３に示すように、データラッチ部９は、ＮＯＲ演算回路９１と、ラッチ回路Ａ９２と、ラッチ回路Ｂ９３を有する。ＮＯＲ演算回路９１は、ラッチ回路Ａ９２に保持されたデータ（例えば２値データ）とラッチ回路Ｂ９３に保持されたデータ（例えば２値データ）をＮＯＲ演算する機能を有する。なお、本実施形態の半導体装置では、ラッチ回路Ａ９２に保持されたデータとラッチ回路Ｂ９３に保持されたデータが一致するか否かをＮＯＲ演算により判定を行うが、これに限定されず、例えばＯＲ演算でもよく、一致するか判定できる演算回路であればいかなる演算回路でもよい。

ＮＯＲ演算回路９１は、センスアンプ８と電気的に接続される。また、ＮＯＲ演算回路９１は、ラッチ回路Ｂ９３と、ＭＯＳトランジスタ９４を介してラッチ回路Ａ９２と電気的に接続される。

ラッチ回路Ａ９２は、データ入出力回路５、データ線Ｄｌｉｎｅを介してテストデータを一時的に保持する機能を有する。ここで、テストデータは、例えばメモリコントローラ（図示略）で生成されたランダムデータを用いる。また、ラッチ回路Ａ９２は、メモリセルから読み出されたデータ（保持データ）を一時的に保持する機能も有する。ラッチ回路Ａ９２には、制御信号Ａが入力される。この制御信号Ａがアサートされると、ラッチ回路Ａ９２はアクティブとなり一時的にデータを保持する。

ラッチ回路Ｂ９３は、ラッチ回路Ａ９２から転送されたテストデータを一時的に保持する機能を有する。ラッチ回路Ｂ９３には、制御信号Ｂが入力される。この制御信号Ｂがアサートされると、ラッチ回路Ｂ９３はアクティブとなり一時的にデータを保持する。

なお、ＭＯＳトランジスタ９４の電流経路の一端は、ラッチ回路Ａ９２、データ線Ｄｌｉｎｅに接続されており、電流経路の他端は、ＮＯＲ演算回路９１とラッチ回路Ｂ９３に接続される。ＭＯＳトランジスタ９４のゲートには制御信号Ｃが入力される。

制御信号Ａ〜Ｃは、制御部６により制御されて、例えばラッチ回路Ａ９２にメモリセルから読み出されたデータをセンスアンプ８から転送するとき、制御信号Ｃがアサートされるように制御される。

［半導体装置の動作方法］
次に、本実施形態の半導体装置のテスト動作について、図３乃至図５を用いて説明する。本実施形態のテスト動作は、（１）書き込み動作と、（２）読み出し動作を有する。それぞれのテスト動作について、以下具体的に説明する。

説明の便宜上、ブロックＢＬＫ０〜ＢＬＫｓそれぞれは、ｍページ（ｍは自然数）を有するものとし、テストデータａ１〜ａｍ（ａ１Ｌ〜ａｍＬ、ａ１Ｈ〜ａｍＨ）それぞれを対応するページ１〜ｍに書き込みテストする場合を例として説明する。ここで、テストデータａ１〜ａｍは、下位ページデータａ１Ｌ〜ａｍＬと、上位ページデータａ１Ｈ〜ａｍＨを有する。

（１）本実施形態の書き込み動作について、図１、図３、及び図４を用いて説明する。

まず、ステップＳ１で、制御部６は、アドレスバッファ（図示略）に保持されたページアドレス（ロウアドレス、カラムアドレス）をリセットする。ただし、アドレスバッファにページアドレスが保持されていないとき、そのままステップＳ２に進む。

そして、ステップＳ２で、ステップＳ１と同様に、制御部６は、アドレスバッファに保持されたブロックアドレスをリセットする。ただし、アドレスバッファにブロックアドレスが保持されていないとき、そのままステップＳ３に進む。

ステップＳ３で、制御部６は、メモリコントローラで生成されたテストデータをデータ入出力回路５からデータラッチ部９のラッチ回路Ａ９２に転送する。例えば、制御部６は、制御信号Ａをアサートして、ラッチ回路Ａ９２にテストデータａ１を保持させるよう制御する。

そして、ステップＳ４で、制御部６は、テストデータを、ブロックＢＬＫのうち対応するページに書き込むようプログラムシーケンスを実行する。上記の例では、制御部６は制御信号Ａ，Ｃをアサートして、ラッチ回路Ａ９２に保持されたテストデータａ１をＭＯＳトランジスタ９４、ＮＯＲ演算回路９１を介してセンスアンプ８に入力する。センスアンプ８に保持されたテストデータａ１をブロックＢＬＫ０のページ１にプログラムを行う。プログラムする方式は例えばＩＳＰＰ（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）方式で行う。例えば、ＩＳＰＰの書き込み動作では、下位ページデータａ１Ｌをページ１にプログラムベリファイし、消去分布とＬＭ分布を形成した後に、上位ページデータａ１Ｈをページ１にプログラムベリファイする。これにより、多値の閾値分布を有するデータを書き込む。

ステップＳ５で、制御部６は、ステップＳ４でデータをプログラムされたページを有するブロックＢＬＫが最後のブロックＢＬＫであるか否かを判定する。ステップＳ４でデータをプログラムされたページを有するブロックＢＬＫが最後のブロックＢＬＫでないとき（ステップＳ５、Ｎｏ）、制御部６は、ブロックアドレスをインクリメントして（ステップＳ６）、ステップＳ４に戻る。上記の例であれば、本実施形態の半導体装置にｓ個のブロックＢＬＫを有するため、ブロックＢＬＫ０は最後のブロックＢＬＫに該当せず、ブロックアドレスをインクリメント（ＢＬＫ１）し、テストデータａ１をブロックＢＬＫ１のページ１にプログラムを行う。

このステップＳ４からステップＳ６までを繰り返すことで、上記の例では、最終的には各ブロックＢＬＫ０〜ＢＬＫｓのページ１にテストデータａ１（ａ１Ｌ，ａ１Ｈ）が保持される。

ステップＳ４でデータをプログラムされたページを有するブロックＢＬＫが最後のブロックＢＬＫであるとき（ステップＳ５、Ｙｅｓ）、制御部６は、直前にプログラムされたページが最後のページアドレスであるか否かを判定する（ステップＳ７）。最後のページアドレスでない場合（ステップＳ７、Ｎｏ）には、ページアドレスのインクリメントをし（ステップＳ８）、ステップＳ２に戻る。

他方で、最後のページアドレスである場合（ステップＳ８、Ｙｅｓ）には、そのまま終了する。

上記の例であれば、各ブロックＢＬＫ０〜ＢＬＫｓのページ１にテストデータａ１が保持されたのちに、ステップＳ７に進む。そして、ページ１は最後のページではなく（ステップＳ７、Ｎｏ）、ページアドレスがインクリメントされる（ステップＳ８）。各ブロックＢＬＫ０〜ＢＬＫｓのページ２にテストデータａ２が保持されたのちに、ステップＳ７に進む。同様に繰り返すことで、各ブロックＢＬＫ０〜ＢＬＫｓのページｍにテストデータａｍが保持されて、終了する。

したがって、ブロックＢＬＫ０〜ＢＬＫｓは全て同じパターンのテストデータがプログラムされる。ブロックＢＬＫ内のそれぞれページにはプログラムされるテストデータは異なるが、全体としてブロックＢＬＫ０〜ＢＬＫｓは同じパターンのデータがプログラムされる。

（２）次に、本実施形態の読み出しシーケンスについて、図１、図３、及び図５を用いて説明する。

ステップＳ３で、制御部６は、メモリコントローラで生成したテストデータをデータ入出力回路５からデータラッチ部９のラッチ回路Ａ９２に転送する。

そして、制御部６は、制御信号Ａ〜Ｃを制御して、ラッチ回路Ａ９２とラッチ回路Ｂ９３を導通させて、テストデータをラッチ回路Ｂ９３に転送する。これにより、例えば最初はテストデータａ１がラッチ回路Ｂ９３に保持される。

そして、ステップＳ４で、制御部６は、上記の書き込み動作によりプログラムされたデータのうち、例えばブロックＢＬＫ０のページ１に保持されたデータを、データラッチ部９のラッチ回路Ａ９２に読み出す。

ステップＳ５で、制御部６は、ラッチ回路Ｂ９３に保持されたテストデータａ１と、ブロックＢＬＫ０のページ１に保持されたデータとをＮＯＲ演算回路９１に読み出す。その結果、ＮＯＲ演算回路９１は、テストデータａ１と、ブロックＢＬＫ０のページ１に保持されたデータ（保持データ）が一致するか否かを例えば２値で制御部６に出力する。

ステップＳ６で、制御部６は、ステップＳ５でテストデータａ１とブロックＢＬＫ０のページ１に保持されたデータが一致すると判定されたとき、ページアドレスとともに一致した旨を示すデータ（一致データ）を保持する。他方で、ステップＳ５でテストデータａ１とブロックＢＬＫ０のページ１に保持されたデータが一致しないと判定されたとき、ページアドレスとともに一致しない旨を示すデータ（不一致データ）を、制御部６は例えばＲＡＭ（図示略）に保持する。

ステップＳ７は、制御部６は、ステップＳ６で判定されたページを有するブロックＢＬＫが最後のブロックＢＬＫであるか否かを判定する。ステップＳ６で判定されたページを有するブロックＢＬＫが最後のブロックＢＬＫでないとき（ステップＳ７、Ｎｏ）、ブロックアドレスをインクリメントし（ステップＳ８）、ステップＳ４に戻る。

他方で、ステップＳ６で判定されたページを有するブロックＢＬＫが最後のブロックＢＬＫであるとき（ステップＳ７、Ｙｅｓ）、制御部６は、ステップＳ６で判定されたページが最後のページアドレスであるか否かを判定する（ステップＳ９）。

ステップＳ６で判定されたページが最後のページアドレスでないとき（ステップＳ９、Ｎｏ）、ページアドレスをインクリメントし（ステップＳ１０）、ステップＳ２に戻るが、ステップＳ６で判定されたページが最終のページアドレスであるとき（ステップＳ９、Ｙｅｓ）、そのまま終了する。

したがって、上記のステップにより、制御部６には、書き込みシーケンスにより保持されたデータとテストデータとを比較された結果（一致データ、不一致データ）が入力される。その結果に基づいて、制御部６は、例えばブロックＢＬＫ内に有するｍ個のページのうち、不一致データに対応するページ数をカウントできる。その結果、制御部６は、ブロックＢＬＫ内において、不一致データに対応するページ数が所望の規定数よりも多い場合には、そのブロックを不良ブロックとして例えばメモリセルアレイ１のＲＯＭＦＵＳＥ領域に登録する。

［第１実施形態の効果］
以上より、実施形態は、テスト時間を短縮可能な半導体装置を提供する。以下、具体的に説明する。

本実施形態では、書き込み動作により、ブロックＢＬＫ０〜ＢＬＫｓにプログラムされるデータは同じパターンを有する。例えば各ブロックＢＬＫにｍページあるとき、ｍ種類のテストデータが１つのブロックＢＬＫに保持される。

また、読み出し動作において、例えばテストデータａ１を生成したのち、ＢＬＫ０のページ１に保持されたデータをラッチ回路に読み出し、これらのテストデータａ１とＢＬＫ０のページ１に保持されたデータを比較して一致するか判定する。その後、テストデータａ１とは異なるテストデータａ２を生成したのち、ＢＬＫ０のページ２に保持されたデータをラッチ回路に読み出し、これらのテストデータａ１とＢＬＫ０のページ２に保持されたデータを比較して一致するか判定する。同様に、テストデータａｍを生成したのち、ＢＬＫ０のページｍに保持されたデータをラッチ回路に読み出し、これらのテストデータａｍとＢＬＫ０のページｍに保持されたデータを比較して一致するか判定する。

テスト方法として、あるブロックＢＬＫ（例えばＢＬＫ０）の全てのページにおいて、両者のデータを比較して一致するか判定したのちに、次にブロックＢＬＫにインクリメントして、各ページの両者のデータを比較して一致するか判定する方法も検討できる（比較例）。

しかしながら、比較例では、ブロックＢＬＫ０のページ１の保持データとテストデータａ１とを比較するためにテストデータａ１を生成し、ブロックＢＬＫ１のページ１の保持データとテストデータａ１とを比較するためにテストデータａ１を生成し、同様に、ブロックＢＬＫｓのページ１の保持データとテストデータａ１とを比較するためにテストデータａ１を生成しなければならず、テストデータａ１を複数回生成し、テスト時間が増大する。

これに対して、本実施形態では、あるブロックＢＬＫ（例えばＢＬＫ０）のページ１において、両者のデータを比較して一致するか判定したのちに、次にブロックＢＬＫにインクリメントして、ページ１の両者のデータを比較して一致するか判定する。テスト動作において、テストデータａ１を生成する回数は１回である。このため、本実施形態は、比較例と比べて、複数回のテストデータを生成する工程を削減できる。その結果、テスト時間を短縮可能な半導体装置を提供できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
９…データラッチ部
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims

メモリセルを含むメモリセルアレイと、
前記メモリセルに電気的に接続されたビット線と、
前記ビット線に電気的に接続されたセンスアンプと、
前記センスアンプを制御する制御部と
を備え、
前記メモリセルアレイは、第１ブロック及び第２ブロックを有し、
前記第１ブロック及び前記第２ブロックそれぞれは、第１ページと第２ページを有し、
前記センスアンプは、外部から入力された第１又は第２テストデータと前記第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、
前記第１テストデータと前記第１ブロックの第１ページに対応する保持データとを比較した後に、前記第１テストデータと前記第２ブロックの第１ページに対応する保持データとを比較し、
前記第１テストデータとは異なる前記第２テストデータと前記第１ブロックの第２ページに対応する保持データとを比較した後に、前記第２テストデータと前記第２ブロックの第２ページに対応する保持データとを比較することを特徴とする半導体装置。
前記センスアンプは、外部からデータを入力可能な第１ラッチ回路と、
前記第１ラッチ回路と電気的に接続可能な第２ラッチ回路と、
前記第１ラッチ回路に保持されたデータと前記第２ラッチ回路に保持されたデータを比較した結果に基づいて、一致するか否かを判定する演算回路と
を備えることを特徴とする請求項１記載の半導体装置。
前記演算回路は、一致するか否かの判定結果を前記制御部に出力し、
前記制御部は、前記判定結果に基づいて、一致しないページが所望の個数以上あるブロックを不良ブロックとして登録することを特徴とする請求項２記載の半導体装置。
外部とデータの授受できるデータ入出力回路をさらに有し、
前記第１ラッチ回路は、前記データ入出力回路と電気的に接続されており、
前記制御部は、前記データ入出力回路と電気的に接続されることを特徴とする請求項２又は請求項３記載の半導体装置。
前記テスト工程で、
（ａ）前記第１テストデータは、前記第１ラッチ回路に入力されたのちに、
（ｂ）前記第１テストデータは、前記第１ラッチ回路から前記第２ラッチ回路に転送されて、
（ｃ）前記第１ラッチ回路に、前記第１ブロックの第１ページに対応する保持データを入力したのちに、
（ｄ）前記演算回路は、前記第１テストデータと前記第１ブロックの第１ページに対応する保持データとを比較し、前記判定結果を前記制御部に出力し、
（ｅ）前記第１ラッチ回路のデータをリセットして、前記第２ブロックの第１ページに対応する保持データを入力したのちに、
（ｆ）前記演算回路は、前記第１テストデータと前記第２ブロックの第１ページに対応する保持データとを比較し、前記判定結果を前記制御部に出力することを特徴とする請求項２乃至請求項４いずれか１項記載の半導体装置。