JP5586666B2 - 不揮発性半導体記憶装置とその読み出し方法 - Google Patents

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその読み出し方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と消去しきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

図１８は、特許文献１に開示された従来例１に係るＥＥＰＲＯＭの構成例を示すブロック図である。図１８において、メモリチップ１００とコントローラ１６０とを示す。メモリチップ１００は、行復号回路構成１１１と列復号回路構成１１３とを接続したメモリセルアレイ１０１を含む。読み出し回路１２１はセンスアンプ並びに任意の他の関連する回路構成を含む。読み出し回路の出力は１組のレジスタ１２５へ供給される。メモリチップ１００をコントローラ１６０と接続するバス１３０は、データ並びにアドレス、コマンド、パラメータ等をコントローラ１６０とバス１３０との間で転送する。ここで、読み出しデータの合成値をメモリチップ１００に形成し、次いでコントローラ１６０へ渡してホストへ出力する一例を示す。図１８では、読み出しデータの平均化回路が示され、当該平均化回路は累算器１２３と除算器１２９とから構成され、これらにより個々の読出しデータに基づいて平均値が演算される。

特開２００４−００５９０９号公報 特開２０１０−１６５４００号公報

図１９は図１８のフラッシュＥＥＰＲＯＭにおけるセンシングマージンを説明するためのしきい値電圧に対するメモリセル数を示すグラフであり、図２０は図１８のＥＥＰＲＯＭにおける読み出し電流Ｉ（ｔ）の時間的変動を示す図である。図１８のフラッシュＥＥＰＲＯＭにおいて、図１９に示すように、メモリセルからのデータの読み出しは、所定のワード線電圧Ｖｒｅａｄを用いてビット線のセル電流を検出することにより行われる。データの消去及び書き込みのサイクルの後、多くのメモリセルは、異なるデータ値間でしきい値電圧が近接しており、異なるデータ値を読み出すときのセンシングマージは十分ではない場合が多い。検出されるセルのしきい値電圧はいつも下記の理由により変動しており、これにより、図２０に示すように読み出し電流Ｉに変動ΔＩが発生してデータの誤読み出しが発生する。
（１）ＲＴＳ（Random Telegraph Signal）雑音、
（２）トラップされた電荷の移動、
（３）センス回路の不安定性及びそれにより発生される雑音、及び
（４）読み出し電圧Ｖｒｅａｄの変動及びそれによる雑音。
この問題点を解決するために、上記従来例１では、複数の読み出しデータを平均化する、複数回の読み出し方式及び多数決決定方式が用いられている。

図２１は、特許文献２に開示された従来例２に係るＥＥＰＲＯＭにおけるセンスアンプ回路内のラッチユニットの構成例を示すブロック図である。図２１において、２２１〜２３６はＭＯＳトランジスタであり、２３７は伝送ゲートであり、ＩＶ２０１〜ＩＶ２０５はインバータである。ここで、ＭＯＳトランジスタ２２３，２２４はメモリセルからデータを読み出して検出するためのトランジスタであり、インバータＩＶ２０１，ＩＶ２０２は論理演算のために一時的にデータを記憶するラッチ回路である。従来例２に係るラッチユニットは、多数決方式の演算を行うために、同一のメモリセルから読み出した複数のデータを格納する３個のラッチ０ＤＬ〜２ＤＬを備え、格納されたデータに基づいて、ＭＯＳトランジスタ２２９，２３０，２３３，２３４により論理和及び反転の演算を行い、ＭＯＳトランジスタ２２７，２２８，２３１，２３２により論理積及び反転の演算を行って、演算結果のデータを出力することを特徴としている。

しかしながら、図２１の従来例２では、以下の問題点があった。
（１）上記ラッチユニットに論理演算のための回路が加わることで、非常に大きな回路規模となる。
（２）各論理演算がシーケンシャルに実行されるので、当該多数決方式の演算が多大の時間がかかる。

本発明の目的は以上の問題点を解決し、多数決方式を用いてデータの読み出しを行う不揮発性記憶装置において、従来技術に比較して処理時間を大幅に短縮できるとともに、回路規模を小さくすることができる不揮発性半導体記憶装置とその読み出し方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、それぞれワード線に接続された複数のメモリセルが複数のビット線とソース線との間に接続されてなり、上記各メモリセルからのデータを３回以上の奇数回読み出して多数決方式でデータ値を決定して出力する不揮発性半導体記憶装置において、
上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ保持するキャパシタを有する３個以上の奇数個のラッチ回路と、
上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ上記各ラッチ回路のキャパシタに保持させた後、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するように制御する制御回路とを備えたことを特徴とする。

上記不揮発性半導体記憶装置において、上記各ラッチ回路は、２個のインバータが接続されてなるラッチと、上記キャパシタとを備えたことを特徴とする。

また、上記不揮発性半導体記憶装置において、上記各ラッチ回路は、上記各ラッチ回路を選択するか否かを切り替える選択トランジスタと、上記キャパシタとを備えたことを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記３個以上の奇数個のラッチ回路に代えて、１個のラッチ回路を備え、
上記ラッチ回路は、互いに直列に接続された奇数個のトランジスタと、互いに隣接する上記各トランジスタ間の接続点及び上記各ラッチ回路の入出力端子から見て遠端のトランジスタ端子に接続された奇数個のキャパシタとを備えたことを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記各ラッチ回路に接続され、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するセンス回路をさらに備えたことを特徴とする。

ここで、上記センス回路は、
当該センス回路を選択するか否かを切り替える選択トランジスタと、
２個のインバータを備え上記各データの電圧を検出して保持するラッチとを備えたことを特徴とする。

もしくは、上記センス回路は、
上記各データの電圧を検出して出力するインバータと、
上記インバータからの電圧を保持する保持キャパシタと、
上記保持キャパシタに保持された電圧を上記各メモリセルからのデータを読み出す回路に出力するか否かを選択的に切り替える選択用トランジスタとを備えたことを特徴とする。

上記不揮発性半導体記憶装置において、上記メモリセルからのデータ読出しは、読出しのセンス回路に接続されるデータセンス点ＳＮＳを介して行われる回路において、上記データセンス点ＳＮＳに接続された別のキャパシタをさらに備え、
上記３個以上の奇数個のラッチ回路のうちの１個のラッチ回路に代えて、上記別のキャパシタを用いることを特徴とする。

また、上記不揮発性半導体記憶装置において、上記各ラッチ回路は上記データセンス点ＳＮＳに接続されたことを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記各ラッチ回路は上記不揮発性半導体記憶装置のページバッファ内の１つのラッチ回路の入出力端子に接続されたことを特徴とする。

第２の発明に係る不揮発性半導体記憶装置の読み出し方法は、それぞれワード線に接続された複数のメモリセルが複数のビット線とソース線との間に接続されてなり、上記各メモリセルからのデータを３回以上の奇数回読み出して多数決方式でデータ値を決定して出力する不揮発性半導体記憶装置の読み出し方法において、
上記不揮発性半導体記憶装置は、上記メモリセルからを介して上記奇数回読み出された各データの電圧を選択的に順次それぞれ保持するキャパシタを有する３個以上の奇数個のラッチ回路を備え、
上記不揮発性半導体記憶装置の読み出し方法は、
上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ上記各ラッチ回路のキャパシタに保持させた後、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するように制御するステップを含むことを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、多数決方式を用いてデータの読み出しを行う不揮発性記憶装置において、従来技術に比較して処理時間を大幅に短縮できるとともに、回路規模を小さくすることができる。

本発明の実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 本発明の実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 実施形態１に係るページバッファ１４におけるデータ読み出し処理時のキャパシタＣ０〜Ｃ２による保持電圧の平均化を説明するための回路図であって、（ａ）は各キャパシタＣ０〜Ｃ２にデータを格納したときの各電圧を示す回路図であり、（ｂ）は各キャパシタＣ０〜Ｃ２を並列接続したときの電圧を示す回路図である。 図４のデータ読み出し処理時の各信号を示すタイミングチャートである。 図４のデータ読み出し処理を示すフローチャートである。 本発明の実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態５に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態６に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。 本発明の実施形態７に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態８に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態９に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態１０に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。 本発明の実施形態１１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。 本発明の実施形態１２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。 従来例１に係るＥＥＰＲＯＭの構成例を示すブロック図である。 図１８のＥＥＰＲＯＭにおけるセンシングマージンを説明するためのしきい値電圧に対するメモリセル数を示すグラフである。 図１８のＥＥＰＲＯＭにおける読み出し電流Ｉ（ｔ）の時間的変動を示す図である。 従来例２に係るＥＥＰＲＯＭにおけるセンスアンプ回路内のラッチユニットの構成例を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態１．
図１は本発明の実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。

図３は本発明の実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ（ＰＢ）１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。図３において、ページバッファ１４は、ラッチ回路Ｌ１，Ｌ２と、制御信号ＢＬＣＬＡＭＰ，ＢＬＣＤ１，ＥＱによりそれぞれ制御されるＭＯＳトランジスタＱ１〜Ｑ３と、データセンス点ＳＮＳの電圧保持用キャパシタＣｓ（＜Ｃｎ）とを備えて構成される。ここで、ラッチ回路Ｌ１は２つのクロックトインバータＩＶ３，ＩＶ４を備えてフリップフロップ型ラッチ回路を構成する。また、メモリセルに接続されたグローバルビット線ＧＢＬはＭＯＳトランジスタＱ１を介してデータセンス点ＳＮＳに接続され、当該データセンス点ＳＮＳには、３個のラッチ回路ＤＬ０〜ＤＬ２が並列に接続される。ここで、各ラッチ回路ＤＬｎ（ｎ＝０，１，２）は、２個のクロックトインバータＩＶ１，ＩＶ２と、キャパシタＣｎと、当該ラッチ回路を選択するか否か（データの電圧を通過させるか否か）を切り替える伝送ゲートＳＧｎとを備えて構成される。伝送ゲートＳＧｎがオンされているとき、データセンス点ＳＮＳのデータは伝送ゲートＳＧｎを介してラッチＬＴｎにラッチされるとともに、キャパシタＣｎに充電保持される。なお、キャパシタＣ０〜Ｃ２及びＣｓは公知の半導体プロセス技術によるＭＯＳ容量で形成される。

図４は実施形態１に係るページバッファ１４におけるデータ読み出し処理時のキャパシタＣ０〜Ｃ２による保持電圧の平均化を説明するための回路図であって、図４（ａ）は各キャパシタＣ０〜Ｃ２にデータを格納したときの各電圧を示す回路図であり、図４（ｂ）は各キャパシタＣ０〜Ｃ２を並列接続したときの電圧を示す回路図である。また、図５は図４のデータ読み出し処理時の各信号を示すタイミングチャートである。なお、図５において、ＤＬ０−ＥＮ〜ＤＬ２−ＥＮは各ラッチ回路ＤＬｎのクロックトインバータＩＶ１，ＩＶ２への駆動制御信号を示し、Ｌ１−ＥＮはラッチＬ１のクロックトインバータＩＶ３，ＩＶ４への駆動制御信号を示す。

実施形態に係るデータ読み出し方法では、複数のキャパシタＣ０〜Ｃ２間の電荷共有化を用いて、多数決方法を従来技術に比較して簡単化したことを特徴としている。同一のメモリセルからセンスされた複数のデータは選択的に順次それぞれ、キャパシタＣｎを有するラッチＬＴｎを備えた複数のラッチ回路ＤＬｎに格納される（図４（ａ））。このとき、格納するラッチ回路ＤＬｎの伝送ゲートＳＧｎがオンされ、格納されない他のラッチ回路ＤＬｎの伝送ゲートＳＧｎはオフされてその入出力端子はハイインピーダンス状態となる。そして、ラッチ回路Ｌ１がローイネーブルされて（図５の時刻ｔ１）、グローバルビット線ＧＢＬをプリチャージするための制御信号ＢＬＰＲＥがハイレベルとされてＭＯＳトランジスタＱ３０がオンされて電圧Ｖ１によりデータセンス点ＳＮＳからラッチＬ１のＳＬＲ１及びＳＬＳ１までを１／２Ｖｄｄにプリチャージが開始され（図５の時刻ｔ２）、すべてのラッチ回路ＤＬ０〜ＤＬ２のクロックトインバータがローイネーブルされて（図５の時刻ｔ４）制御信号ＳＥＬ０〜ＳＥＬ２がハイレベルとなりすべての伝送ゲートＳＧｎがオンされると、すべてのキャパシタＣ０〜Ｃ２は並列に接続され、これらのキャパシタＣ０〜Ｃ２間で電荷の共有化（チャージシェアリング）が行われ、並列接続された３つのキャパシタＣ０〜Ｃ２の合成電圧は平均化された電圧となる（図４（ｂ）、図５の時刻ｔ７）。このとき、データセンス点ＳＮＳのキャパシタＣｓは寄生容量としてキャパシタＣ０〜Ｃ２の各電圧の平均化を不正確にするので、Ｃｓ＜Ｃｎとする必要がある。

図４では、３回読み出しの場合について図示しているが、５回読み出しの場合において、３回ハイレベルのデータを読み出すことができた場合は、電源電圧Ｖｄｄの半分の電圧からの差は（３／５−２．５／５）Ｖｄｄとなる。もしＶｄｄ＝１．５Ｖであれば、その差は０．１５Ｖとなり、データ読み出し時のセンスのためには十分な値となり、従来技術に比較して高精度でデータ読み出しを行うことができる。

図６は図４の１つの読み出しデータに関するデータ読み出し処理を示すフローチャートである。

図６のステップＳ１において、メモリセルからグローバルビットラインＧＢＬを介してデータＤａｔａ１を読み出してラッチＤＬ０に格納し、ステップＳ２において、ステップＳ１と同一のメモリセルからグローバルビットラインＧＢＬを介してデータＤａｔａ２を読み出してラッチＤＬ１に格納し、ステップＳ３において、ステップＳ１，Ｓ２と同一のメモリセルからグローバルビットラインＧＢＬを介してデータＤａｔａ３を読み出してラッチＤＬ２に格納する。ここで、データＤａｔａ１の読出しは、グローバルビットラインＧＢＬを介してデータセンス点ＳＮＳに反映されたデータＤａｔａ１の電位をラッチＬ１にてセンスを行い、かつラッチＬ１にラッチして行う。その後、０Ｖと電源電圧Ｖｄｄの振幅に増幅されたデータＤａｔａ１の電圧をラッチＬ１からデータセンス点ＳＮＳに転送して、次いでラッチＤＬｎに転送し格納する。次いで、ステップＳ４において、データセンス点ＳＮＳに対して所定の制御ＭＯＳトランジスタを介して、データセンス点ＳＮＳの電圧をＶｄｄ／２に設定し、制御信号ＢＬＣＤ１により制御されるトランジスタをオンしかつ制御信号ＢＬＣＬＡＭＰにより制御されるトランジスタをオフし、制御信号ＥＱをハイレベルにすることによりラッチＬ１をリセット（イコライズ）する。そして、ステップＳ５において、ラッチＤＬ０〜ＤＬ２の入出力端子をハイインピーダンス状態に設定し、選択信号ＳＥＬ０〜ＳＥＬ２をハイレベルに設定して選択伝送ゲートＳＧ０〜ＳＧ２をオンにすることにより、キャパシタＣ０〜Ｃ２及びＣｓの間の電荷をチャージシェアリングして保持する。ステップＳ６において、データセンス点ＳＮＳのセンス電圧Ｖｓｎｓがキャパシタ電圧ＶＣ０〜ＶＣ２の多数決により決定される。
（Ａ）もし０Ｖが過半数であれば、Ｖｓｎｓ＜Ｖｄｄ／２となる。
（Ｂ）もしＶｄｄＶが過半数であれば、Ｖｓｎｓ＞Ｖｄｄ／２となる。
ステップＳ７において、選択信号ＳＥＬ０〜ＳＥＬ２をローレベルに設定して選択伝送ゲートＳＧ０〜ＳＧ２をオフにし、制御信号ＢＬＣＤ１をハイレベルにしてそのトランジスタをオンにすることにより、センス電圧Ｖｓｎｓをデータセンス点ＳＮＳからラッチＬ１の端子ＳＬＲ１にデータ転送し、その後制御信号Ｌ１−ＥＮをハイレベルにしてラッチＬ１のデータを確定して保持する。さらに、ステップＳ８において、ラッチＬ１に保持されたデータをラッチＬ２に転送した後、外部回路に出力して終了する。

以上説明したように、本実施形態によれば、同一のメモリセルからの複数の読み出しデータを順次、ラッチ回路ＤＬ０〜ＤＬ２の各ラッチＬＴｎ及びキャパシタＣｎに選択的に格納した後、複数のキャパシタを並列接続して電荷をチャージシェアリングして保持することにより、読み出しデータの電圧を平均化することができ、多数決方式によりメモリセルのデータを読み出すことができる。従って、従来技術に比較して処理時間を大幅に短縮できるとともに、回路規模を小さくすることができる。

以上の実施形態１においては、３個のラッチ回路ＤＬｎを用いているが、本発明はこれに限らず、３個以上の奇数個のラッチ回路ＤＬｎを用いて多数決方式を実行してもよい。

実施形態２．
図７は本発明の実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態２に係る回路は、実施形態１に係る回路に比較して、各ラッチ回路ＤＬｎにおいて、
（１）伝送ゲートＳＧｎをＭＯＳトランジスタＱ４のみに置き換え、
（２）ラッチＬＴｎを削除した、
ことを特徴としている。ここで、選択制御信号ＳＥＬｎの電圧ＶＳＥＬはＶｄｄ（電源電圧）＋Ｖｔｈ（ＭＯＳトランジスタＱ４のしきい値電圧）よりも高くなるように設定される。また、キャパシタＣｎをダイナミック・ラッチとして動作させる。以上のように構成しても、実施形態２に係る回路は実施形態１に係る回路と同様に動作し、同様の作用効果を有する。

実施形態３．
図８は本発明の実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態３に係る回路は、実施形態２に係る回路に比較して、
（１）ラッチ回路ＤＬ２を省略し、
（２）ラッチ回路ＤＬ２に代えて、最後のデータを保持するキャパシタＣ２を設け、当該キャパシタＣ２をキャパシタＣｓの設置位置において設けた、
ことを特徴としている。ここで、本実施形態においては、図５に示したタイミングは少し変更する。信号ＢＬＰＲＥをオンすることによるデータセンス点ＳＮＳの１／２Ｖｄｄへのプリチャージは行わず、信号ＢＬＣＤ１もオフとしておき、キャパシタＣ０〜Ｃ２のチャージシェアリングを終了後ラッチＬ１に結果を取り込む時点にオンとする。なお、ラッチＬ１のノードの１／２Ｖｄｄへのイコライズは信号ＥＱをオンとすることで達成されるので問題ない。以上のように構成しても、実施形態３に係る回路は実施形態１及び２に係る回路と同様に動作し、同様の作用効果を有する。なお、実施形態３に係る構成を実施形態１、２、４、５、６、７、８、９、１０、１１、又は１２に適用してもよい。また、他の実施形態においてもタイミングの変更が必要になる場合もあるが、本発明に本質的な関係はないので、詳細説明を省略する。

実施形態４．
図９は本発明の実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態４に係る回路は、実施形態２に係る回路に比較して、
（１）３個のラッチ回路ＤＬｎに代えて、１個のラッチ回路６０を備え、
（２）ラッチ回路６０は、３個のキャパシタＣ１０，Ｃ１１，Ｃ１２と、３個の選択用ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３とを備えて構成される
ことを特徴としている。ここで、３個の選択用ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３を直列に接続し、互いに隣接する各ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３間の接続点及びデータセンス点ＳＮＳ（ラッチ回路６０の入出力端子）から見て遠端のＭＯＳトランジスタＱ１１の端子（ただし、データセンス点ＳＮＳに接続される近端のＭＯＳトランジスタＱ１３の端子を除く）にキャパシタＣ１０，Ｃ１１，Ｃ１２を接続する。

以上のように構成された回路において、ＭＯＳトランジスタＱ１１〜Ｑ１３をすべてオンにし、第１の読み出しデータＤａｔａ１をキャパシタＣ１０に転送して保持させた後、ＭＯＳトランジスタＱ１１をオフし、第２の読み出しデータＤａｔａ２をキャパシタＣ１１に転送して保持させた後、ＭＯＳトランジスタＱ１２をオフし、第３の読み出しデータＤａｔａ３をキャパシタＣ１２に転送して保持させた後、ＭＯＳトランジスタＱ１３をオフする。その後、すべてのＭＯＳトランジスタＱ１１〜Ｑ１３をオンしてキャパシタＣ１０〜Ｃ１２に保持された電荷をチャージシェアリングして保持することにより各保持電圧を平均化する。その後の処理は実施形態１と同様である。なお、上記第１乃至第３の読み出しデータは同一のメモリセルから読み出したデータである。以上のように構成しても、実施形態４に係る回路は実施形態１に係る回路と同様に動作し、同様の作用効果を有する。

実施形態５．
図１０は本発明の実施形態５に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態５に係る回路は、実施形態２に係る回路に比較して、
（１）３個のラッチ回路ＤＬｎを、ラッチＬ１の入出力端子に接続したことを特徴としている。

以上のように構成された回路において、第１の読み出しデータＤａｔａ１をラッチＬ１に転送した後、キャパシタＣ０に転送して保持させ、次いで、第２の読み出しデータＤａｔａ２をラッチＬ１に転送した後、キャパシタＣ１に転送して保持させ、さらに、第３の読み出しデータＤａｔａ３をラッチＬ１に転送した後、キャパシタＣ２に転送して保持させる。その他の動作は、実施形態２と同様である。以上のように構成しても、実施形態５に係る回路は実施形態２に係る回路と同様に動作し、同様の作用効果を有する。

実施形態６．
図１１は本発明の実施形態６に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。実施形態６に係る回路は、実施形態２に係る回路に比較して、
（１）３個のラッチ回路ＤＬｎを、ラッチＬ２の入出力端子に接続したことを特徴としている。図１１において、ここで、データセンス点ＳＮＳは選択用ＭＯＳトランジスタＱ６を介してラッチＬ２の入出力端子に接続され、ラッチＬ２は２個のクロックトインバータＩＶ５，ＩＶ６を備えて構成される。ラッチＬ２に格納されたデータはＭＯＳトランジスタＱ７，Ｑ８を介して入出力バッファ５０に転送される。

以上のように構成された回路において、第１の読み出しデータＤａｔａ１をラッチＬ１に転送し、ラッチＬ２に転送した後、キャパシタＣ０に転送して保持させ、次いで、第２の読み出しデータＤａｔａ２をラッチＬ１に転送し、ラッチＬ２に転送した後、キャパシタＣ１に転送して保持させ、さらに、第３の読み出しデータＤａｔａ３をラッチＬ１に転送し、ラッチＬ２に転送した後、キャパシタＣ２に転送して保持させる。その他の動作は、実施形態２と同様である。以上のように構成しても、実施形態６に係る回路は実施形態２に係る回路と同様に動作し、同様の作用効果を有する。

実施形態７．
図１２は本発明の実施形態７に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態７に係る回路は、実施形態２に係る回路に比較して、
（１）３個のラッチ回路ＤＬｎに接続されたセンス回路２０をさらに備えたことを特徴としている。ここで、センス回路２０はセンス選択用ＭＯＳトランジスタＱ２１と、データ電圧を検出して保持する、クロックトインバータＩＶ７，ＩＶ８で構成されたフリップフロップ型ラッチＬＴ２０とを備えて構成される。

以上のように構成された回路において、まず制御信号ＳＥＮＳの電圧がＶｄｄ／２に設定されて、次に制御信号ＳＥＬｎがオンされてＣ０〜Ｃ２のチャージシェアリングを行い、信号ＳＥＮＳをオンしてセンス回路２０にてチャージシェアされたノードＳＮＳ電圧をセンスして、一旦センス回路２０のラッチＬＴ２０に格納された後、各ラッチ回路ＤＬｎのキャパシタＣｎに格納される。ここで、ラッチＬ１はメモリセルアレイからグローバルビット線ＧＢＬを通じて読出しを行うセンスアンプを構成しているのでそのセンス電圧は一般にはキャパシタＣ０〜Ｃ２のチャージシェアリングのセンス電圧＝１／２Ｖｄｄとは異なるので、センス回路２０を設け、単にセンス電圧を１／２Ｖｄｄとするだけでなく、ノードＳＮＳのキャパシタＣｓの効果を補正するようにセンス電圧も調整できる効果がある。従って、実施形態２の作用効果に加えて、キャパシタＣｎに格納される電圧の平均化のセンスマージンが大きくなるという特有の利点を有する。

実施形態８．
図１３は本発明の実施形態８に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態８に係る回路は、実施形態２に係る回路に比較して、
（１）３個のラッチ回路ＤＬｎに接続されたセンス回路２１をさらに備えたことを特徴としている。ここで、センス回路２１は、データ読み出し用クロックトインバータＩＶ９と、データ電圧を保持するキャパシタＣｆと、保持された電圧をラッチ回路ＤＬｎに出力するための選択ＭＯＳトランジスタＱ２２とを備えて構成される。

以上のように構成された回路において、キャパシタＣ０〜Ｃ２のチャージシェアリング後のセンスをセンス回路２１で行うまでは実施形態７と同じだが、センスはインバータＩＶ９で行い、ラッチはダイナミック・ラッチとしてキャパシタＣｆで行う。また、ラッチＬ１あるいはＬ２に転送する時は、インバータＩＶ９は非動作状態として制御信号ＦＤＢＫをハイとしてトランジスタＱ２２をオンして、キャパシタＣｆの電圧をＳＮＳに転送してラッチＬ１あるいはＬ２でセンスすることによって行う。従って、実施形態２の作用効果に加えて、実施形態７のようにセンスマージンが大きくなることに加え、センス回路２１のサイズが小さくて済むという特有の利点を有する。

実施形態９．
図１４は本発明の実施形態９に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態９に係る回路は、実施形態７に係る回路に比較して、
（１）ラッチ回路ＤＬｎ及びセンス回路２０を含む回路をラッチＬ１の入出力端子に接続したことを特徴としている。
以上のように構成された回路は実施形態７と同様の作用効果を有する。

実施形態１０．
図１５は本発明の実施形態１０に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路（ただし、ラッチ回路Ｌ２を除く）の詳細構成を示す回路図である。実施形態１０に係る回路は、実施形態８に係る回路に比較して、
（１）ラッチ回路ＤＬｎ及びセンス回路２１を含む回路をラッチＬ１の入出力端子に接続したことを特徴としている。
以上のように構成された回路は実施形態８と同様の作用効果を有する。

実施形態１１．
図１６は本発明の実施形態１１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。実施形態１１に係る回路は、実施形態７に係る回路に比較して
（１）ラッチ回路ＤＬｎ及びセンス回路２０を含む回路をラッチＬ２の入出力端子に接続したことを特徴としている。以上のように構成された回路は実施形態７と同様の作用効果を有する。

以上の実施形態１１において、センス回路２０を設けているが、本発明はこれに限らず、センス回路２０を設けず、センス回路２０の機能をラッチＬ２で代用してもよい。ラッチＬ２のセンスレベルはデータバスのデータのために設定されるので、そのレベルはＶｄｄ／２とできる。また、この場合、実施形態６と回路的には同一となる。

実施形態１２．
図１７は本発明の実施形態１２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭに用いるページバッファ１４とその周辺回路の詳細構成を示す回路図である。実施形態１２に係る回路は、実施形態９に係る回路に比較して
（１）ラッチ回路ＤＬｎ及びセンス回路２１を含む回路をラッチＬ２の入出力端子に接続したことを特徴としている。以上のように構成された回路は実施形態９と同様の作用効果を有するとともに、実施形態１１と同様にセンス回路２１をラッチＬ２で代用することもできる。

変形例．
以上の実施形態（実施形態４を除く）において、３個のラッチ回路ＤＬ０〜ＤＬ２を用いて構成しているが、多数決方式を実現するためには、３個以上であって奇数個のラッチ回路ＤＬ０〜ＤＬＮを用いて構成してもよい。また、実施形態４において、３個のキャパシタＣ１０〜Ｃ１２を用いて構成しているが、多数決方式を実現するためには、３個以上であって奇数個のキャパシタを用いて構成してもよい。

以上の実施形態５〜１２においては、実施形態２に係るラッチ回路ＤＬｎを用いているが、本発明はこれに限らず、実施形態４に係るラッチ回路ＤＬｎを用いてもよい。

以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。

従来例２と実施形態１との動作時間の比較．
本発明者らの推定によれば、１ステップを０．１マイクロ秒とした場合において、従来例２に係る回路では、論理和及び反転、論理積及び反転などの演算を行う必要があるために、４．５マイクロ秒の動作時間が必要になるに対して、本発明の実施形態１では、キャパシタによる電圧平均化により、上記演算を省略でき、０．６マイクロ秒しか動作時間がかからず、動作時間を大幅に短縮することができる。

以上詳述したように、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、多数決方式を用いてデータの読み出しを行う不揮発性記憶装置において、従来技術に比較して処理時間を大幅に短縮できるとともに、回路規模を小さくすることができる。

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ（ＰＢ））、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２０…センス回路、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
ＩＶ１〜ＩＶ９…インバータ、
Ｃ１〜Ｃ２，Ｃ１０〜Ｃ１２，Ｃｓ, Ｃｆ…キャパシタ、
Ｌ１，Ｌ２，ＤＬ０〜ＤＬ２，６０…ラッチ回路、
ＬＴ０〜ＬＴ２，ＬＴ２０…ラッチ、
Ｑ１〜Ｑ３０…ＭＯＳトランジスタ、
ＳＧ０〜ＳＧ２…伝送ゲート。

Claims (13)

1. それぞれワード線に接続された複数のメモリセルが複数のビット線とソース線との間に接続されてなり、上記各メモリセルからのデータを３回以上の奇数回読み出して多数決方式でデータ値を決定して出力する不揮発性半導体記憶装置において、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ保持するキャパシタを有する１個のラッチ回路と、
   上記ラッチ回路は、互いに直列に接続された奇数個のトランジスタと、互いに隣接する上記各トランジスタ間の接続点及び上記ラッチ回路の入出力端子から見て遠端のトランジスタ端子に接続された奇数個のキャパシタとを備え、
   上記不揮発性半導体記憶装置は、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ上記ラッチ回路の各キャパシタに保持させた後、上記ラッチ回路の各キャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するように制御する制御回路とを備えたことを特徴とする不揮発性半導体記憶装置。
2. それぞれワード線に接続された複数のメモリセルが複数のビット線とソース線との間に接続されてなり、上記各メモリセルからのデータを３回以上の奇数回読み出して多数決方式でデータ値を決定して出力する不揮発性半導体記憶装置において、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ保持するキャパシタを有する３個以上の奇数個のラッチ回路と、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ上記各ラッチ回路のキャパシタに保持させた後、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するように制御する制御回路と、
   上記各ラッチ回路に接続され、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するセンス回路とを備え、
   上記センス回路は、
   上記各データの電圧を検出して出力するインバータと、
   上記インバータからの電圧を保持する保持キャパシタと、
   上記保持キャパシタに保持された電圧を上記各メモリセルからのデータを読み出す回路に出力するか否かを選択的に切り替える選択用トランジスタとを備えたことを特徴とする不揮発性半導体記憶装置。
3. 上記メモリセルからのデータ読出しは、読出しのセンス回路に接続されるデータセンス点ＳＮＳを介して行われる回路において、上記データセンス点ＳＮＳに接続された別のキャパシタをさらに備え、
   上記３個以上の奇数個のラッチ回路のうちの１個のラッチ回路に代えて、上記別のキャパシタを用いることを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. それぞれワード線に接続された複数のメモリセルが複数のビット線とソース線との間に接続されてなり、上記各メモリセルからのデータを３回以上の奇数回読み出して多数決方式でデータ値を決定して出力する不揮発性半導体記憶装置において、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ保持するキャパシタを有する３個以上の奇数個のラッチ回路と、
   上記メモリセルから上記奇数回読み出された各データの電圧を選択的に順次それぞれ上記各ラッチ回路のキャパシタに保持させた後、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するように制御する制御回路と、
   上記メモリセルからのデータ読出しは、読出しのセンス回路に接続されるデータセンス点ＳＮＳを介して行われる回路において、上記データセンス点ＳＮＳに接続された別のキャパシタとを備え、
   上記３個以上の奇数個のラッチ回路のうちの１個のラッチ回路に代えて、上記別のキャパシタを用いることを特徴とする記載の不揮発性半導体記憶装置。
5. 上記各ラッチ回路は上記データセンス点ＳＮＳに接続されたことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
6. 上記各ラッチ回路は上記不揮発性半導体記憶装置のページバッファ内の１つのラッチ回路の入出力端子に接続されたことを特徴とする請求項２乃至４のうちのいずれか１つに記載の不揮発性半導体記憶装置。
7. 上記ラッチ回路に接続され、上記ラッチ回路の奇数個のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するセンス回路をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 上記各ラッチ回路に接続され、上記各ラッチ回路のキャパシタを並列に接続し、上記並列に接続された各キャパシタの合成電圧に基づいて、多数決方式のデータ値として決定するセンス回路をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
9. 上記センス回路は、
   当該センス回路を選択するか否かを切り替える選択トランジスタと、
   ２個のインバータを備え上記各データの電圧を検出して保持するラッチとを備えたことを特徴とする請求項７又は８記載の不揮発性半導体記憶装置。
10. 上記センス回路は、
    上記各データの電圧を検出して出力するインバータと、
    上記インバータからの電圧を保持する保持キャパシタと、
    上記保持キャパシタに保持された電圧を上記各メモリセルからのデータを読み出す回路に出力するか否かを選択的に切り替える選択用トランジスタとを備えたことを特徴とする請求項７又は８記載の不揮発性半導体記憶装置。
11. 上記メモリセルからのデータ読出しは、読出しのセンス回路に接続されるデータセンス点ＳＮＳを介して行われる回路において、上記データセンス点ＳＮＳに接続された別のキャパシタをさらに備え、
    上記ラッチ回路の入出力端子から見て最近端のトランジスタ端子に接続された１個のキャパシタに代えて、上記別のキャパシタを用いることを特徴とする請求項１記載の不揮発性半導体記憶装置。
12. 上記ラッチ回路は、読出しのセンス回路に接続されるデータセンス点ＳＮＳに接続されたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
13. 上記ラッチ回路は上記不揮発性半導体記憶装置のページバッファ内の１つのラッチ回路の入出力端子に接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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