CN110060713B - 一种工艺浮动容忍的读取时序生成装置 - Google Patents

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Abstract

本申请公开了一种读取时序生成装置，包括：被读取单元输出灵敏放大器和N个被读取单元单列结构，每个被读取单元单列结构具有预充电端、字线端和控制端，预充电端用于为所述被读取单元单列结构的位线充电，字线端用于选择被被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接，所述被读取单元输出灵敏放大器读取所述N个被读取单元单列结构放电产生的平均电流作为读取时序。该装置通过利用N个被读取单元单列结构中的多个被读取单元产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。

Description

一种工艺浮动容忍的读取时序生成装置
技术领域
本申请涉及半导体领域，尤其涉及一种读取时序生成装置。
背景技术
随着集成电路工艺尺寸的不断缩小，工艺浮动对存储器的读取速度和功耗等方面影响也越来越大。传统的存储器读取存储单元的数据时，需外部输入使能信号经反相器链后传输至灵敏放大器的使能端，但是受到集成电路工艺浮动的影响，反相器链的延时会发生偏差，极大可能会使得存储器存储单元读取时序发生改变，如此，可以导致读取时间的浪费，而且也增加了读取功耗。
基于此，业界亟需提供一种读取时序生成装置，避免读取时间的浪费，降低读取功耗。
发明内容
有鉴于此，本申请提供了一种读取时序生成装置，其通过多个被读取单元单列结构对位线进行放电产生的平均电流，产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。
本申请第一方面提供了一种读取时序生成装置，所述装置包括：
被读取单元输出灵敏放大器和N个被读取单元单列结构，N为大于1的正整数；
每个所述被读取单元单列结构具有预充电端、字线端和控制端，所述预充电端用于为所述被读取单元单列结构的位线充电，所述字线端用于选择所述被读取单元单列结构中的被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接；
所述被读取单元输出灵敏放大器用于读取所述N个被读取单元单列结构进行放电产生的平均电流作为读取时序。
可选的，所述被读取单元单列结构的输出位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；
则所述N个被读取单元单列结构的输出位线连接包括：
所述N个被读取单元单列结构的右输出位线连接；
所述单端灵敏放大器用于读取所述N个被读取单元单列结构的右输出位线连接进行放电产生的平均电流。
可选的，所述被读取单元单列结构的位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；
所述N个被读取单元单列结构的输出位线连接包括：
所述N个被读取单元单列结构的左输出位线连接；
所述单端灵敏放大器用于读取所述N个被读取单元单列结构的左输出位线连接进行放电产生的平均电流。
可选的，所述被读取单元单列结构包括预充电路、M个被读取单元和至少一个传输门，M为大于1的正整数；
所述预充电路用于受到预充信号的触发后，通过电源为所述被读取单元单列结构的位线充电；
所述M个被读取单元分别与所述位线连接，所述字线端包括M个字线端，每个所述被读取单元连接一个字线端，且每个所述被读取单元连接的字线端不同，所述被读取单元用于在受到所述字线端输入的字线信号触发后打开所述被读取单元的传输管使得所述位线放电；
所述传输门用于在受到所述控制端输入的控制信号触发后打开所述传输门，输出所述被读取单元输出的信号。
可选的，所述被读取单元单列结构的位线包括左位线和右位线，所述至少一个传输门包括与所述右位线连接的右传输门，所述右传输门用于在受到所述控制端输入的控制信号触发后打开所述右传输门，输出右输出位线，其中，所述右输出位线是所述右位线在所述被读取单元中放电后经由所述右传输门输出的。
可选的，所述被读取单元单列结构的位线包括左位线和右位线，所述至少一个传输门包括与所述左位线连接的左传输门，所述左传输门用于在受到所述控制端输入的控制信号触发后打开所述左传输门，输出左输出位线，其中，所述左输出位线是所述左位线在所述被读取单元中放电后经由所述左传输门输出的。
可选的，所述被读取单元单列结构还包括控制端反相器，用于将所述控制端输入的信号进行反相处理得到所述控制信号的反相信号，所述控制信号和所述控制信号的反相信号共同控制所述传输门的开启与关闭。
可选的，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；
所述左侧反相器的输出端和所述右侧反相器的输入端连接，且所述左侧反相器的输入端接地。
可选的，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；
所述右侧反相器的输出端输入至所述左侧反相器的输入端，所述右侧反相器的输入端接地。
可选的，所述反相器由P型金属氧化物半导体晶体管和N型金属氧化物半导体管组成。
可选的，所述装置还包括延时单元，用于对所述被读取单元输出灵敏放大器读取的所述平均电流进行延时处理，从而生成读取时序。
从以上技术方案可以看出，本申请实施例具有以下优点：
本申请实施例提供了一种工艺浮动容忍的存储器读取时序生成装置，该装置包括被读取单元输出灵敏放大器和N个被读取单元单列结构，每个所述被读取单元单列结构具有预充电端、字线端和控制端，所述预充电端用于为所述被读取单元单列结构的位线充电，所述字线端用于选择被读取单元单列结构中的被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接，所述被读取单元输出灵敏放大器读取所述N个被读取单元单列结构进行放电产生的平均电流作为读取时序。该装置通过利用N个被读取单元单列结构中的多个被读取单元放电产生的平均电流产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中读取时序生成装置生成读取时序以读取存储器存储阵列中数据的结构示意图；
图2为本申请实施例中被读取单元单列结构的结构示意图；
图3为本申请实施例中被读取单元单列结构的结构示意图；
图4为本申请实施例中被读取单元的结构示意图；
图5为本申请实施例中被读取单元的结构示意图；
图6为本申请实施例中存储单元的读取时间分布和读取时序生成装置的读取时间分布示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
针对现有技术中通过外部输入使能信号经反相器链后传输至灵敏放大器的使能端以读取存储单元的数据时，反相器链的延时发生偏差，使得存储器存储单元读取时序发生改变，导致读取时间的浪费以及读取功耗的增加这一技术问题，本申请提供了一种读取时序生成装置，该装置包括读取单元输出灵敏放大器和N个被读取单元单列结构，每个所述被读取单元单列结构具有预充电端、字线端和控制端，所述预充电端用于为所述被读取单元单列结构的位线充电，所述字线端用于选择被读取单元单列结构中的被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接，所述被读取单元输出灵敏放大器读取所述N个被读取单元单列结构进行放电产生的平均电流作为读取时序。
该装置通过利用N个被读取单元单列结构中的多个被读取单元产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。
接下来，将结合具体实施例对本申请提供的读取时序生成装置进行介绍。
参见图1所示的读取时序生成装置生成读取时序以读取存储器存储阵列中数据的示意图，如图1所示，虚线左侧为第一部分，包括读取时序生成装置，虚线右侧为第二部分，包括被供给读取时序的装置。
第一部分由多组被读取单元单列结构RC Column、被读取单元输出灵敏放大器(Dummy Sensing Amplifier，DSA)和延时单元Delay Cell等模块组成。第二部分由存储器存储阵列Normal Array和输出灵敏放大器(Sensing Amplifier，SA)组成。第一部分的输出信号作为第二部分Normal Array的输出灵敏放大器SA的使能信号(SA Enable，SAE)。
在图1的示例中，其是以4个RC Column作为示例进行说明的，在本申请实施例其他可能的实现方式中，RC Column也可以缩减至2个，或者扩展至8个，当然，RC Column的数量还可以是其他数值，本实施例对此不作限定。
每个RC Column具有预充电端、字线端和控制端，所述预充电端用于为所述RCColumn的位线充电，具体地，通过输入预充电端的预充信号(Pre-Charge，PCH)为所述RCColumn的位线充电，其中，预充信号为低电平有效时，可以表示为PCHb，字线端用于选择所述被读取单元单列结构中的被读取单元，字线端具体包括M个字线端，每个字线端连接一条字线(WordLine，WL)信号，且每个字线端连接的字线是不同的，字线一般为高电平有效，当某条字线的电平为高电平时，与该字线连接的被读取单元单列结构中的被读取单元被选中，所述控制端用于控制输出所述RC Column的位线信号，具体是通过控制端输入的控制信号SEL控制输出所述RC Column的位线信号。
如图1所示，控制信号SEL可以通过控制端反相器进行反相处理得到控制信号反相信号SELb，SEL和SELb共同控制输出所述RC Column的位线信号，得到输出位线信号，在图1的示例中，输出位线信号为右输出位线信号，具体是右位线输出在所述被读取单元中放电后输出的，其可以表示为Bri0、Bri1、Bri2和Bri3。
在图1的示例中，M具体是3，也即图1是以3条字线为例对读取时序生成装置进行说明的，在其他可能的实现方式中，M可以是任意大于1的正整数，本实施例对此不作限定。
在该技术方案中，4个RC Column的输出位线Bri0、Bri1、Bri2以及Bri3连接进行放电，产生平均电流，Bri0、Bri1、Bri2以及Bri3连接后输入至DSA，该DSA能够读取上述4个RCColumn进行放电产生的平均电流，并输出该平均电流，在有些情况下，DSA还可以将该平均电流转换为电压信号，以便在需要时根据该电压信号生成读取时序。进一步地，DSA的输出(DSAOutput，DSAO)作为Delay Cell的输入，由Delay Cell对DSAO进行延时处理得到SAE，用于驱动第二部分也即被供给读取时序装置中的SA。
其中，Delay Cell为可选单元，在有些情况下，当DSA读取的平均电流产生的读取时序逼近读取所需的时间时，也可以直接将DSAO最为SAE，以驱动第二部分的SA。
在实际应用时，所述RC Column的输出位线往往包括左输出位线和右输出位线，图1仅示出了右输出位线，具体为Bri0、Bri1、Bri2以及Bri3，在一些可能的实现方式中，RCColumn还包括左输出位线，左输出位线具体是左位线经被读取单元放电后输出的，在该示例中，左输出位线可以为针对RC Column0至RC Column3的Bli0、Bli1、Bli2以及Bli3。
基于此，本申请还提供了读取时序生成装置的两种实现方式，下面对这两种实现方式分别进行说明。
一种实现方式为，DSA为单端灵敏放大器，该单端灵敏放大器用于读取所述N个RCColumn的右输出位线连接进行放电产生的平均电流。如图1所示，4个RC Column的右输出位线Bri0、Bri1、Bri2以及Bri3连接进行放电，DSA读取放电产生的平均电流，然后经过DelayCell进行延时处理，生成读取时序，输入至第二部分的SA，用于驱动SA。
另一种实现方式为，DSA为单端灵敏放大器，该单端灵敏放大器用于读取4个RCColumn的左输出位线Bli0、Bli1、Bli2以及Bli3连接进行放电产生的平均电流。在该实现方式中，4个RC Column的左输出位线Bli0、Bli1、Bli2以及Bli3连接进行放电，DSA读取放电产生的平均电流，然后通过Delay Cell进行延时处理，生成读取时序，输入至第二部分的SA，以驱动该SA。
接下来，对本申请实施例提供的读取时序生成装置中的RC Column进行介绍。
所述RC Column包括预充电路、M个被读取单元和至少一个传输门，M为大于1的正整数；所述预充电路用于受到预充信号的触发后，通过电源为所述RC Column的位线充电；
所述M个被读取单元(Read Cell，RC)分别与所述位线连接，所述字线端包括M个字线端，每个所述被读取单元连接一个字线端，且每个所述被读取单元连接的字线端不同，所述被读取单元用于在受到所述字线端输入的字线电平触发后打开所述被读取单元的传输管使得所述位线放电；
所述传输门用于在受到所述控制端输入的控制信号SEL触发后打开所述传输门，输出所述被读取单元输出的信号。
图2示出了RC Column的一个示例图，如图2所示，预充电路包括两个晶体管MP1和MP2分别为位线Bl和Br充电，所述MP1和MP2的源极分别接电源，漏极分别接左位线Bl和右位线Br，所述MP1和MP2的栅极连接，预充信号PCHb通过预充电端连接至所述栅极。
本图以WL0-2、Read Cell0-2为例，但是不仅仅限制于WL0-2、Read Cell0-2，可以进一步扩展为WLn、Readn。其工作原理为：当预充信号PCHb为低电平有效时，晶体管MP1、MP2导通，电源为位线Bl和Br充电。然后关闭预充，即PCHb为高电平，字线WL0-2中一条字线打开，即WL0-2中一条字线为高电平，相应的Read Cell的传输管打开，右侧位线Br通过该传输管进入到Read Cell放电。SEL为高电平有效时，SELb为低电平有效，SEL控制传输门T1右侧晶体管打开，SELb控制传输门T1左侧晶体管打开，进而使得传输门T1打开，位线Br传输至Bri。
需要说明的是，图2是以Br进入Read Cell进行放电作为示例进行说明的，RCColumn包括左位线Bl和右位线Br，在该实现方式中，RC Column包括的至少一个传输门具体可以是与所述右位线Br连接的右传输门，如图2中T1所示，右传输门用于在受到控制端输入的控制信号SEL触发后打开右传输门，输出右输出位线Bri，例如，在图1中输出Bri0至Bri3。
在一些可能的实现方式中，也可以是Bl进入Read Cell进行放电。在该实现方式中，RC Column包括的至少一个传输门具体可以是与所述左位线Bl连接的左传输门，如图3中的T1所示，左传输门用于受到控制端输入的控制信号SEL触发后打开左传输门，输出左输出位线Bli。在图3的示例中，MP1、MP2的连接关系以及位线WL0至WL2与被读取单元ReadCell 0至Read Cell2的连接关系可以参照图2或者上文相关内容描述，在此不再赘述。
在该实施例中，RC Column还包括控制端反相器，用于将所述控制端输入的信号SEL进行反相处理得到所述控制信号的反相信号SELb，所述控制信号SEL和所述控制信号的反相信号SELb共同控制所述传输门的开启与关闭。
接下来，对本申请实施例RC Column的被读取单元Read Cell进行介绍。需要说明的是，RC Column输出左位线和输出右位线两种实现方式下，Read Cell结构存在差异，下面将分别进行说明。
在一种实现方式中，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；所述左侧反相器的输出端和所述右侧反相器的输入端连接，且所述左侧反相器的输入端接地。在此种情形下，RCColumn的位线在右侧反相器放电，输出右位线，即右输出位线。
参见图4所示的Read Cell的结构示意图，其包括左侧反相器、左侧传输管和右侧反相器、右侧传输管，左侧反相器由P型金属氧化物半导体晶体管(Positive channelMetal Oxide Semiconductor，PMOS)和N型金属氧化物半导体管(Negative channel MetalOxide Semiconductor，NMOS)组成，具体为M1和M2，其中，M1和M2的栅极连接，M2的源极接电源，M1的源极接地，M1和M2的漏极连接，作为左侧反相器的输出端。
类似的，右侧反相器也是由PMOS和NMOS组成，具体为由M3和M4组成，M3和M4栅极连接，作为右侧反相器的输入端，M4的源极接电源，M3的源极接地，M3和M4的漏极连接作为右侧反相器的输出端。
与传统的存储单元不同，右侧反相器M3-M4的输出不反馈到左侧反相器M1-M2的输入端，左侧反相器M1-M2的输入端连接固定电位地。
传输管M5、M6均与字线连接，当字线高电平有效时，传输管M5、M6打开，位线进入对应的反相器输出端进行放电。以右位线Br为例，当WL高电平有效时，M6打开，右位线Br通过传输管M6进入Read Cell的右侧反相器的输出端放电，Read Cell在右侧反相器M3-M4的输出端存储低电平“0”。
在另一种实现方式中，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；其中，所述右侧反相器的输出端输入至所述左侧反相器的输入端，所述右侧反相器的输入端接地。在此种情形下，RCColumn的位线在左侧反相器放电，输出左位线，即左输出位线。
参见图5所示的Read Cell的结构示意图，其包括左侧反相器、左侧传输管和右侧反相器、右侧传输管，左侧反相器由PMOS和NMOS组成，具体为M3和M4，其中，M3和M4的栅极连接，M4的源极接电源，M3的源极接地，M3和M4的漏极连接，作为左侧反相器的输出端。
类似的，右侧反相器也是由PMOS和NMOS组成，具体为由M1和M2组成，M1和M2栅极连接，作为右侧反相器的输入端，M2的源极接电源，M1的源极接地，M1和M2的漏极连接作为右侧反相器的输出端。
与传统的存储单元不同，左侧反相器M3-M4的输出不反馈到右侧反相器M1-M2的输入端，右侧反相器M1-M2的输入端连接固定电位地。
传输管M5、M6均与字线连接，当字线高电平有效时，传输管M5、M6打开，位线进入对应的反相器输出端进行放电。以左位线Bl为例，当WL高电平有效时，M6打开，左位线Bl通过传输管M6进入Read Cell的左侧反相器的输出端放电，Read Cell在左侧反相器M3-M4的输出端存储低电平“0”。
本申请实施例还提供了一种读取时序生成装置的效果示意图，具体请参见图6，其示出了存储单元的读取时间分布和读取时序生成装置的读取时间分布示意图，如图6所示，存储单元(Storage Cell，SC)的读取时间呈高斯分布，本申请实施例提供的读取时序生成装置(Read Time Genarating Equipment，RTGE)的读取时间也是呈高斯分布的，当RTGE的高斯分布与SC的高斯分布逼近时，读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (8)

1.一种读取时序生成装置，其特征在于，所述装置包括：被读取单元输出灵敏放大器和N个被读取单元单列结构，N为大于1的正整数；
每个所述被读取单元单列结构具有预充电端、字线端和控制端，所述预充电端用于为所述被读取单元单列结构的位线充电，所述字线端用于选择所述被读取单元单列结构中的被读取单元；
所述被读取单元输出灵敏放大器用于读取所述N个被读取单元单列结构进行放电产生的平均电流作为读取时序；
还包括延时单元，用于对所述被读取单元输出灵敏放大器读取的所述平均电流进行延时处理，从而生成读取时序；
所述被读取单元单列结构包括M个被读取单元，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；
所述左侧反相器的输出端和所述右侧反相器的输入端连接，且所述左侧反相器的输入端接地。
2.根据权利要求1所述的装置，其特征在于，所述被读取单元单列结构的位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；
所述N个被读取单元单列结构的输出位线连接包括：
所述N个被读取单元单列结构的右输出位线连接；
所述单端灵敏放大器用于读取所述N个被读取单元单列结构的右输出位线连接进行放电产生的平均电流。
3.根据权利要求1所述的装置，其特征在于，所述被读取单元单列结构的位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；
所述N个被读取单元单列结构的输出位线连接包括：
所述N个被读取单元单列结构的左输出位线连接；
所述单端灵敏放大器用于读取所述N个被读取单元单列结构的左输出位线连接进行放电产生的平均电流。
4.根据权利要求1至3任一项所述的装置，其特征在于，所述被读取单元单列结构包括预充电路、M个被读取单元和至少一个传输门，M为大于1的正整数；
所述预充电路用于受到预充信号的触发后，通过电源为所述被读取单元单列结构的位线充电；
所述M个被读取单元分别与所述位线连接，所述字线端包括M个字线端，每个所述被读取单元连接一个字线端，且每个所述被读取单元连接的字线端不同，所述被读取单元用于在受到所述字线端输入的字线电平触发后打开所述被读取单元的传输管使得所述位线放电；
所述传输门用于在受到所述控制端输入的控制信号触发后打开所述传输门，输出所述被读取单元输出的信号。
5.根据权利要求4所述的装置，其特征在于，所述被读取单元单列结构的位线包括左位线和右位线，所述至少一个传输门包括与所述右位线连接的右传输门，所述右传输门用于在受到所述控制端输入的控制信号触发后打开所述右传输门，输出右输出位线，其中，所述右输出位线是所述右位线在所述被读取单元中放电后经由所述右传输门输出的。
6.根据权利要求4所述的装置，其特征在于，所述被读取单元单列结构的位线包括左位线和右位线，所述至少一个传输门包括与所述左位线连接的左传输门，所述左传输门用于在受到所述控制端输入的控制信号触发后打开所述左传输门，输出左输出位线，其中，所述左输出位线是所述左位线在所述被读取单元中放电后经由所述左传输门输出的。
7.根据权利要求4所述的装置，其特征在于，所述被读取单元单列结构还包括控制端反相器，用于将所述控制端输入的信号进行反相处理得到所述控制信号的反相信号，所述控制信号和所述控制信号的反相信号共同控制所述传输门的开启与关闭。
8.根据权利要求4所述的装置，其特征在于，所述被读取单元包括左侧传输管、左侧反相器和右侧传输管、右侧反相器，所述左侧传输管与所述左侧反相器连接，所述右侧传输管与所述右侧反相器连接，所述左侧传输管与所述右侧传输管与所述字线端连接；
所述右侧反相器的输出端输入至所述左侧反相器的输入端，所述右侧反相器的输入端接地。
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