CN102496389A - 一种读取时序控制电路 - Google Patents
一种读取时序控制电路 Download PDFInfo
- Publication number
- CN102496389A CN102496389A CN2011103914947A CN201110391494A CN102496389A CN 102496389 A CN102496389 A CN 102496389A CN 2011103914947 A CN2011103914947 A CN 2011103914947A CN 201110391494 A CN201110391494 A CN 201110391494A CN 102496389 A CN102496389 A CN 102496389A
- Authority
- CN
- China
- Prior art keywords
- phase inverter
- door
- output terminal
- input end
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 claims abstract description 61
- 230000003321 amplification Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims abstract description 12
- 238000012545 processing Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000003068 static effect Effects 0.000 claims description 12
- 238000012546 transfer Methods 0.000 claims description 8
- PSVRFUPOQYJOOZ-QNPWAGBNSA-O 2-[hydroxy-[(2r)-2-[(5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoyl]oxy-3-octadecanoyloxypropoxy]phosphoryl]oxyethyl-trimethylazanium Chemical compound CCCCCCCCCCCCCCCCCC(=O)OC[C@H](COP(O)(=O)OCC[N+](C)(C)C)OC(=O)CCC\C=C/C\C=C/C\C=C/C\C=C/CCCCC PSVRFUPOQYJOOZ-QNPWAGBNSA-O 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 6
- 230000035945 sensitivity Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明实施例提供一种读取时序控制电路，包括读取预充电单元、灵敏放大延时单元、数据锁存延时单元、数据输出并行延时单元和内建测试模块；所述读取预充电单元用于在地址传输监测信号的触发下，产生读取预充电时序，并将预充电预备信号发给灵敏放大延时单元和内建测试模块；所述灵敏放大延时单元，用于给存储器芯片提供灵敏放大过程的处理时间；所述数据锁存延时单元输出数据锁存预备信号至数据输出并行延时单元和内建测试模块；所述数据输出并行延时单元用于输出读取使能预备信号至内建测试模块；所述内置测试模块包括具有预充电功能的动态测试子模块，所述内置测试模块用于输出灵敏放大预充电信号、数据锁存脉冲控制信号和读取周期使能信号。
Description
技术领域
本发明涉及一种快速测试的读取时序控制电路。
背景技术
读取时序控制电路为存储器芯片产生全局读取时序控制信号，在地址传输监测信号(ATD)的触发下工作，用于输出是能、预充和锁存等控制信号。对存储器芯片的读取功能进行测试可以通过其读取时序控制电路中的内建测试模块来实现。
传统存储器芯片读取功能的测试时序通常采用静态激励，对存储器内部电路的动态过渡过程缺乏控制，使得测试效率不足，测试速度慢。
发明内容
有鉴于此，本发明的目的在于提供读取时序控制电路，能够提高存储器读取功能测试的速度。
为实现上述目的，本发明的一个实施例提供一种读取时序控制电路，包括读取预充电单元、灵敏放大延时单元、数据锁存延时单元、数据输出并行延时单元和内建测试模块；
所述读取预充电单元用于在地址传输监测信号ATD的触发下，产生读取预充电时序，并将预充电预备信号SAPCpre发给灵敏放大延时单元和内建测试模块；
所述灵敏放大延时单元，用于给存储器芯片提供灵敏放大过程的处理时间；
所述数据锁存延时单元接收灵敏放大延时单元输出的锁存等待信号，并输出数据锁存预备信号SOLATpre至数据输出并行延时单元和内建测试模块；
所述数据输出并行延时单元用于输出读取使能预备信号SENpre至内建测试模块；
所述内置测试模块包括具有预充电功能的动态测试子模块，所述内置测试模块用于输出灵敏放大预充电信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN。
由此可见，本发明实施例中，动态测试子模块中包括预充电装置，所测位线可以快速完成充电过程，减少灵敏放大过程的等待时间，进而加快了数据DATA的读取，提高了存储器读取功能测试速度，提高了测试效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的读取时序控制电路的示意图；
图2是本发明的读取时序控制电路的一个应用场景示意图；
图3是利用本发明中的读取时序控制电路在静态测试模式下获得的测试结果时序图；
图4是利用本发明中的读取时序控制电路在动态测试模式下获得的测试结果时序图；
图5是本发明提供的实现图1中的读取时序控制电路的一种具体电路图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出了本发明提供的读取时序控制电路的示意图，如图1所示，本实施例中的读取预充电单元包括读取预充电单元100、灵敏放大延时单元200、数据锁存延时单元300、数据输出并行延时单元400和内置测试模块500。
其中，读取预充电单元100的输入端接收地址传输监测信号ATD，读取预充电单元在地址传输监测信号ATD的触发下，产生读取预充电时序，并将预充电预备信号SAPCpre发给灵敏放大延时单元200。预充电预备信号SAPCpre是一具有特定脉冲宽度的信号，能控制预充电的过程。
灵敏放大延时单元200的输入端接收预充电预备信号SAPCpre，并经过内部延时处理，给外部读取电路提供灵敏放大的处理等待时间。
数据锁存延时单元300的输入端与灵敏放大延时单元200的输出端相连，接收灵敏放大延时单元200输出的锁存等待信号，经过内部延时处理，控制给外部锁存电路提供数据锁存的处理等待时间，并输出数据锁存预备信号SOLATpre。
数据输出并行延时单元400的输入端接收上述数据锁存预备信号SOLATpre，另一端接收读取预充电单元100输出的SAPCpre信号，两者分别决定了输出信号SENpre信号的结束边沿和开始边沿，数据输出并行延时单元400的输出端输出读取使能预备信号SENpre。
内建测试模块500包括具有预充电功能的动态测试子模块700，动态测试子模块700具有用于接收预充电预备信号SAPCpre、第一控制端T1和第二控制端T2。
内建测试模块500还可以包括不带有预充电功能的静态测试子模块600。静态测试子模块600具有数据锁存预备信号SOLATpre、读取使能预备信号SENpre的输入端、第一控制端T1和第二控制端T2。
内建测试模块500用于在第一控制端T1和第二控制端T2的控制下，输出灵敏放大预充电信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN。
以下详细说明本发明提供的读取时序控制电路的工作原理。
在正常工作时，读取预充电单元100、灵敏放大延时单元200、数据锁存延时单元300和数据输出并行延时单元400组成的串行链路产生一组读取时序控制信号，即预充电预备信号SAPCpre、数据锁存预备信号SOLATpre和读取使能预备信号SENpre。这三个信号经过内建测试模块500的处理，在第一控制端T1和T2的控制下，输出对应状态所需的读取时序控制信号，即：灵敏放大预充电信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN。
当系统处于测试状态时，通过内建测试模块500中的动态测试子模块700可以进行动态测试，通过内建测试模块500中的静态测试子模块600可以进行静态测试。
以下以图2中所实处的应用场景示意图说明动态测试和静态测试的过程。
图2中VBL为存储阵列位线电压，Rarray为存储阵列寄生电阻，Carray为存储阵列寄生电容，DATA为灵敏放大延时单元201的数据输出端。
经过实验得到图3中示出的静态测试时序图，图4中示出了动态测试的时序图。
由图3和图4示出的结果进行对比可以看出：在静态测试模式下，由于失去对预充电装置101的控制，位线电压VBL需要很长时间才能完成充电过程，增加了灵敏放大过程的延迟时间，进而延缓了数据DATA的输出，使得静态测试模式下的读取操作周期变得很长；
而在动态测试模式下，系统获得对预充电装置101的控制，在预充电装置101的预充作用下，所测位线快速完成充电过程，减少灵敏放大过程的等待时间，进而加快了数据DATA的读取，提高了存储器读取功能测试速度，提高了测试效率。
图5示出了实现图1中的读取时序控制电路的一种具体电路图。如图5所示，该具体电路的方案如下：
读取预充电单元100包反相器I10、与门I11和电容C2。与门I11的一个输入端接收所述地址传输监控信号ATD，另一个输入端与反相器I10的输出端连接；反相器I10的输入端用于接收上述地址传输监控信号ATD，反相器I10的输出端还通过电容C2接地，与门I11的输出端作为该读取预充电单元输出预充电预备信号SAPCpre的输出端。
灵敏放大延时单元200包括：反相器I12、反相器I13、或门I14和电容C3。其中，反相器I12的输入端与所述读取预充电单元的输出端相连，用于接收读取预充电单元100输出的预充电预备信号SAPCpre。反相器I13的输入端与反相器I12的输出端相连，所述反相器I13的输出端通过电容C13接地，上述反相器I13的输出端还与或门I14的一个输入端相连；该或门I14的另一个输入端与反相器I12的输出端相连。或门I14的输出端作为该灵敏放大延时单元200的输出端。
数据锁存延时单元300包括：反相器I15、反相器I16、反相器I17、反相器I18、与门I19和电容C4。
其中，反相器I15的输入端与灵敏放大延时单元200的输出端相连，反相器I15的输出端与反相器I16的输入端相连，反相器I16的输出端通过电容C4接地，反相器I16的输出端还与反相器I17的输入端相连，反相器I17的输出端与反相器I18的输入端相连。与门I19的一个输入端与反相器I15的输出端相连，与门I19的另一个输入端与反相器I18的输出端相连。与门I19的输出端作为该数据锁存单元300输出数据锁存预备信号SOLATpre的输出端。
数据输出并行延时单元400包括：反相器I20、反相器I21、反相器I22、或门I23和电容C5。
其中，反相器I20接收数据锁存单元300输出的数据锁存预备信号SOLATpre。反相器I21的输入端与反相器I20的输出端相连，反相器I21的输出端通过电容C5接地。反相器I21的输出端还与反相器I22的输入端相连。
反相器I22的输出端与或门I23的一个输入端相连，该或门I23的另一个输入端接收灵敏放大预充电信号SAPC；
或门I23的输出端作为该数据输出并行延时单元400输出读取使能预备信号SENpre的输出端。
内置测试模块包括或门I24、或门I25、或非门I26、与门I27、反相器I28、或门I29、反相器I30、与门I31、与非门I32、与门I33。
其中，动态测试子模块包括：或门I24、或门I25、或非门I26、与门I27；静态测试子模块包括：反相器I28、或门I29、反相器I30、与门I31、与非门I32、与门I33。
其中，或门I24的一个输入端与第一控制端T1相连，或门I24的另一个输入端与第二控制端T2相连，或门I24的输出端与或门I25的一个输入端相连，或门I25的另一个输入端接收上述预充电预备信号SAPCpre，或门I25的输出端输出读取周期使能信号SEN。
或非门I26的一个输入端与第一控制端T1相连，或非门I26的另一个输入端与第二控制端相连，或非门I26的输出端和与门I27的一个输入端相连，与门I27的另一个输入端接收读取使能预备信号SOLATpre；与门I27的输出端输出数据锁存脉冲控制信号SOLAT。
反相器I28的输入端与第一控制端T1相连，反相器I28的输出端和或门I29的一个输入端相连，所述或门I29的另一个输入端与第二控制端T2相连。
反相器I30的输入端与第二控制端T2相连，反相器I30的输出端和与门I31的一个输入端相连，所述与门I31的另一个输入端与第一控制端T1相连。
或门I29的输出端和与门I31的输出端分别连接与非门I32的两个输入端，与非门I32的输出端和与门I33的一个输入端相连，与门I33的另一个输入端接收预充电预备信号SAPCpre，与门I33的输出端输出灵敏放大预充电信号SAPC。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种读取时序控制电路，其特征在于，包括读取预充电单元、灵敏放大延时单元、数据锁存延时单元、数据输出并行延时单元和内建测试模块；
所述读取预充电单元用于在地址传输监测信号ATD的触发下，产生读取预充电时序，并将预充电预备信号SAPCpre发给灵敏放大延时单元和内建测试模块；
所述灵敏放大延时单元，用于给存储器芯片提供灵敏放大过程的处理时间，并输出锁存等待信号；
所述数据锁存延时单元接收灵敏放大延时单元输出的锁存等待信号，并输出数据锁存预备信号SOLATpre至数据输出并行延时单元和内建测试模块；
所述数据输出并行延时单元用于输出读取使能预备信号SENpre至内建测试模块；
所述内置测试模块包括具有预充电功能的动态测试子模块，所述内置测试模块用于输出灵敏放大预充电信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN。
2.根据权利要求1所述的读取时序控制电路，其特征在于，所述读取预充电单元包括：反相器I10、与门I11和电容C2；
其中，与门I11的一个输入端接收所述地址传输监控信号ATD，另一个输入端与反相器I10的输出端连接；
所述反相器I10的输入端用于接收所述地址传输监控信号ATD，反相器I10的输出端还通过电容C2接地；
所述与门I11的输出端作为该读取预充电单元输出预充电预备信号SAPCpre的输出端。
3.根据权利要求1所述的读取时序控制电路，其特征在于，所述灵敏放大延时单元包括：反相器I12、反相器I13、或门I14和电容C3；
其中，反相器I12的输入端与所述读取预充电单元的输出端相连，接收读取预充电单元输出的预充电预备信号，反相器I13的输入端与反相器I12的输出端相连，所述反相器I13的输出端通过电容C13接地，所述反相器I13的输出端还与或门I14的一个输入端相连；
所述或门I14的另一个输入端与反相器I12的输出端相连；
所述或门I14的输出端作为该灵敏放大延时单元的输出端。
4.根据权利要求1所述的读取时序控制电路，其特征在于，所述数据锁存延时单元包括：反相器I15、反相器I16、反相器I17、反相器I18、与门I19和电容C4；
其中，所述反相器I15的输入端与所述灵敏放大延时单元的输出端相连，所述反相器I15的输出端与反相器I16的输入端相连；所述反相器I16的输出端通过电容C4接地，所述反相器I16的输出端还与反相器I17的输入端相连，所述反相器I17的输出端与反相器I18的输入端相连；
所述与门I19的一个输入端与反相器I15的输出端相连，所述与门I19的另一个输入端与反相器I18的输出端相连，所述与门I19的输出端作为该数据锁存单元输出数据锁存预备信号SOLATpre的输出端。
5.根据权利要求1所述的读取时序控制电路，其特征在于，所述数据输出并行延时单元包括：反相器I20、反相器I21、反相器I22、或门I23和电容C5；
其中，所述反相器I20接收数据锁存单元输出的数据锁存预备信号；所述反相器I21的输入端与反相器I20的输出端相连，所述反相器I21的输出端通过电容C5接地，所述反相器I21的输出端还与反相器I22的输入端相连；
所述反相器I22的输出端与或门I23的一个输入端相连，所述或门I23的另一个输入端接收灵敏放大预充电信号SAPCpre；
所述或门I23的输出端作为该数据输出并行延时单元输出读取使能预备信号的输出端。
6.根据权利要求1至5中任意一项所述的读取时序控制电路，其特征在于，所述内置测试模块还包括静态测试子模块。
7.根据权利要求6所述的读取时序控制电路，其特征在于，所述内置测试模块包括或门I24、或门I25、或非门I26、与门I27、反相器I28、或门I29、反相器I30、与门I31、与非门I32、与门I33；
其中，所述或门I24的一个输入端与第一控制端T1相连，或门I24的另一个输入端与第二控制端T2相连，所述或门I24的输出端与或门I25的一个输入端相连，所述或门I25的另一个输入端接收所述预充电预备信号SAPCpre，所述或门I25的输出端输出读取周期使能信号SEN；
所述或非门I26的一个输入端与第一控制端T1相连，所述或非门I26的另一个输入端与第二控制端相连，所述或非门I26的输出端和与门I27的一个输入端相连，所述与门I27的另一个输入端接收所述读取使能预备信号SOLATpre；所述与门I27的输出端输出数据锁存脉冲控制信号SOLAT；
所述反相器I28的输入端与第一控制端T1相连，所述反相器I28的输出端和或门I29的一个输入端相连，所述或门I29的另一个输入端与第二控制端T2相连；
所述反相器I30的输入端与第二控制端T2相连，所述反相器I30的输出端和与门I31的一个输入端相连，所述与门I31的另一个输入端与第一控制端T1相连；
所述或门I29的输出端和与门I31的输出端分别连接与非门I32的两个输入端，所述与非门I32的输出端与与门I33的一个输入端相连，所述与门I33的另一个输入端接收预充电预备信号SAPCpre，所述与门I33的输出端输出灵敏放大预充电信号SAPC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110391494.7A CN102496389B (zh) | 2011-11-30 | 2011-11-30 | 一种读取时序控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110391494.7A CN102496389B (zh) | 2011-11-30 | 2011-11-30 | 一种读取时序控制电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102496389A true CN102496389A (zh) | 2012-06-13 |
| CN102496389B CN102496389B (zh) | 2014-11-05 |
Family
ID=46188203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110391494.7A Active CN102496389B (zh) | 2011-11-30 | 2011-11-30 | 一种读取时序控制电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102496389B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103676674A (zh) * | 2012-09-04 | 2014-03-26 | 鸿富锦精密工业（深圳）有限公司 | 时序控制电路及使用其的电子装置 |
| CN105097036A (zh) * | 2015-07-10 | 2015-11-25 | 北京兆易创新科技股份有限公司 | 资料存储型闪存中读操作控制方法与装置 |
| CN110060713A (zh) * | 2019-04-28 | 2019-07-26 | 中国科学院微电子研究所 | 读取时序生成装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1139841A (zh) * | 1994-11-09 | 1997-01-08 | 索尼电子有限公司 | 高性能动态比较电路和读出放大器电路 |
| CN1278647A (zh) * | 1999-06-18 | 2001-01-03 | 三菱电机株式会社 | 具有可抑制电路规模增大的测试电路的半导体装置和半导体装置的试验装置 |
| CN1489156A (zh) * | 2002-08-30 | 2004-04-14 | 恩益禧电子股份有限公司 | 存储器测试电路 |
| CN1819057A (zh) * | 2004-11-10 | 2006-08-16 | 三星电子株式会社 | 带有公共预充电器的动态随机存取存储器 |
| CN101217059A (zh) * | 2007-12-26 | 2008-07-09 | 中国航天时代电子公司第七七一研究所 | 一种自定时sram访问控制电路 |
-
2011
- 2011-11-30 CN CN201110391494.7A patent/CN102496389B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1139841A (zh) * | 1994-11-09 | 1997-01-08 | 索尼电子有限公司 | 高性能动态比较电路和读出放大器电路 |
| CN1278647A (zh) * | 1999-06-18 | 2001-01-03 | 三菱电机株式会社 | 具有可抑制电路规模增大的测试电路的半导体装置和半导体装置的试验装置 |
| CN1489156A (zh) * | 2002-08-30 | 2004-04-14 | 恩益禧电子股份有限公司 | 存储器测试电路 |
| CN1819057A (zh) * | 2004-11-10 | 2006-08-16 | 三星电子株式会社 | 带有公共预充电器的动态随机存取存储器 |
| CN101217059A (zh) * | 2007-12-26 | 2008-07-09 | 中国航天时代电子公司第七七一研究所 | 一种自定时sram访问控制电路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103676674A (zh) * | 2012-09-04 | 2014-03-26 | 鸿富锦精密工业（深圳）有限公司 | 时序控制电路及使用其的电子装置 |
| CN105097036A (zh) * | 2015-07-10 | 2015-11-25 | 北京兆易创新科技股份有限公司 | 资料存储型闪存中读操作控制方法与装置 |
| CN105097036B (zh) * | 2015-07-10 | 2019-11-12 | 北京兆易创新科技股份有限公司 | 资料存储型闪存中读操作控制方法与装置 |
| CN110060713A (zh) * | 2019-04-28 | 2019-07-26 | 中国科学院微电子研究所 | 读取时序生成装置 |
| CN110060713B (zh) * | 2019-04-28 | 2021-10-22 | 中国科学院微电子研究所 | 一种工艺浮动容忍的读取时序生成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102496389B (zh) | 2014-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104851445B (zh) | 半导体器件 | |
| CN100464193C (zh) | 芯片测试系统和芯片测试方法 | |
| US6212113B1 (en) | Semiconductor memory device input circuit | |
| CN104112466B (zh) | 一种应用于多次可编程非易失性存储器的灵敏放大器 | |
| CN104810047A (zh) | 半导体器件 | |
| US9881658B2 (en) | Methods and apparatuses for master-slave detection | |
| CN101866007A (zh) | 大气多参数探测激光雷达的信号采集处理系统 | |
| US12033709B2 (en) | Test circuit and test method thereof | |
| US20180025757A1 (en) | Method and apparatus for serial data output in memory device | |
| CN102496389B (zh) | 一种读取时序控制电路 | |
| CN110113054A (zh) | 串行化器以及包括其的半导体系统 | |
| CN102967819A (zh) | 高速测试电路与方法 | |
| CN106297889B (zh) | 存储器测试系统及其测试方法 | |
| CN102654852A (zh) | 一种异步数据读写控制方法、装置及系统 | |
| CN103309981A (zh) | 一种具有高存储效率的adc数据组织系统及其方法 | |
| CN107978338B (zh) | 一种测试信号产生方法及装置 | |
| CN108268416B (zh) | 一种异步接口转同步接口控制电路 | |
| CN103714012B (zh) | 数据处理方法和装置 | |
| CN100561590C (zh) | 一种读取内存中数据的方法和系统 | |
| US8521463B2 (en) | System for performing electrical characterization of asynchronous integrated circuit interfaces | |
| US9923627B2 (en) | Semiconductor device, semiconductor memory device and communication system | |
| CN110600066B (zh) | 异步sram多路时钟产生电路及终端设备 | |
| CN102541772B (zh) | 内存总线的信号采集装置 | |
| CN103258567A (zh) | 激活信号生成电路和半导体存储器装置 | |
| CN204228267U (zh) | 双路高速线阵ccd数据采集电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |