CN104810047A - 半导体器件 - Google Patents

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Abstract

半导体器件包括第一数据对准器、输入选通信号发生器和第二数据对准器。第一数据对准器与内部选通信号同步地将输入数据对准，以产生对准数据。输入选通信号发生器从内部选通信号产生第一延迟信号和第二延迟信号。输入选通信号发生器还响应于第一延迟信号和第二延迟信号来锁存在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生的输入时钟信号，以产生输入选通信号。第二数据对准器与输入选通信号同步地将对准数据再次对准，以产生内部数据。

Description

半导体器件
相关申请的交叉引用
本申请要求2014年1月28日向韩国知识产权局提交的申请号为10-2014-0010068的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
本发明的实施例涉及半导体器件。
背景技术
通常，诸如双倍数据速率同步动态随机存取存储(DDR SDRAM)器件之类的半导体器件包括多个存储器单元，以根据从控制器输出的命令将数据储存于其中或者输出储存于其中的数据。也就是说，如果从控制器产生的写入命令信号和地址信号被施加至半导体器件，则半导体器件可以将外部数据储存在与地址信号相对应的(多个)存储器单元中。另外，如果从控制器产生的读取命令信号和地址信号被施加至半导体器件，则半导体器件可以将储存在与地址信号相对应的(多个)存储器单元中的数据输出。换言之，在写入模式下经由半导体器件的焊盘输入的外部数据可以经由数据输入路径被储存在半导体器件的存储器单元中，而在读取模式下储存在半导体器件的存储器单元中的数据可以经由数据输出路径和焊盘输出。
发明内容
根据一个实施例，一种半导体器件包括：第一数据对准器、输入选通信号发生器和第二数据对准器。第一数据对准器适于与内部选通信号同步地将输入数据对准，以产生对准数据。输入选通信号发生器适于从内部选通信号产生第一延迟信号和第二延迟信号，并且适于锁存输入时钟信号。响应于第一延迟信号和第二延迟信号，输入时钟信号在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生，以产生输入选通信号。第二数据对准器适于与输入选通信号同步地将对准数据再次对准，以产生内部数据。
根据一个实施例，一种半导体器件包括第一数据对准器、输入选通信号发生器和第二数据对准器。第一数据对准器适于与内部选通信号同步地将第一输入数据至第八输入数据对准，以产生第一对准数据至第八对准数据。输入选通信号发生器适于从内部选通信号产生第一延迟信号和第二延迟信号，并且锁存第一输入时钟信号和第二输入时钟信号。响应于第一延迟信号和第二延迟信号，第一输入时钟信号和第二输入时钟信号在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生，以产生第一输入选通信号和第二输入选通信号。第二数据对准器适于与第一输入选通信号和第二输入选通信号同步地将第一对准数据至第八对准数据再次对准，以产生第一内部数据至第八内部数据。
根据一个实施例，一种半导体器件包括延迟信号发生器、输入时钟发生器、锁存单元和数据对准器。延迟信号发生器适于将内部选通信号延迟以产生第一延迟信号和第二延迟信号。输入时钟发生器适于响应于外部时钟信号、写入命令信号和写入等待时间信号来产生输入时钟信号。锁存单元适于从第二延迟信号的脉冲被输入的时段起将输入时钟信号锁存。锁存单元还适于从内部选通信号的脉冲被输入至其的时段起产生输入选通信号。数据对准器适于与输入选通信号同步地将对准数据对准，以产生内部数据。
附图说明
图1是图示根据本发明构思的一个实施例的半导体器件的框图；
图2是图示包括在图1的半导体器件中的延迟信号发生器的框图；
图3是图示包括在图1的半导体器件中的锁存单元的框图；
图4是图示包括在图1的半导体器件中的输入选通信号发生器的操作的时序图；
图5是根据本发明构思的一个实施例的半导体器件的操作的时序图；以及
图6图示利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
具体实施方式
在下文中，将参照附图描述本发明构思的各种实施例。然而，所描述的实施例仅出于说明性的目的，并非意图限制本发明构思的范围。半导体器件已经不断被研发成更高的集成并且以高速操作。结果，经由单个焊盘串行输入的数据的数目增加得更多。各种实施例针对半导体器件。因此，经由单个焊盘串行输入的数据通过对准操作被并行对准。另外，并行对准的数据被传送至与半导体器件的内部全局数据线相对应的多个全局输入/输出(I/O)线。
参见图1，在一个实施例中，半导体器件可以包括：数据(DQ)缓冲器10、内部选通信号发生器20、第一数据对准器30、输入选通信号发生器40和第二数据对准器50。
数据缓冲器10可以配置成将经由数据焊盘输入的数据DQ与参考电压信号VREF进行比较以产生输入数据IDQ。参考电压信号VREF可以设定成具有辨别数据DQ的逻辑电平的电压电平。
内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生分频的第一内部选通信号至第四内部选通信号IDQS<1:4>。第一内部选通信号至第四内部选通信号IDQS<1:4>可以被产生成具有不同的相位。根据各种实施例，第一内部选通信号至第四内部选通信号IDQS<1:4>之间的相位差可以设定成不同。
第一数据对准器30可以配置成锁存与第一内部选通信号至第四内部选通信号IDQS<1:4>同步串行输入的输入数据IDQ。另外，第一数据对准器30可以将锁存的输入数据IDQ对准，以产生第一对准数据至第八对准数据AD<1:8>。将参照图5详细地描述产生第一对准数据至第八对准数据AD<1:8>的操作。尽管结合八个对准数据AD<1:8>来描述实施例，但是本发明构思不限制于仅仅八个对准数据AD<1:8>。更具体地，对准数据的数目可以根据串行输入至第一数据对准器30的输入数据IDQ的数目来设定。
输入选通信号发生器40可以配置成包括延迟信号发生器41、输入时钟发生器42和锁存单元43。延迟信号发生器41可以配置成将第三内部选通信号IDQS<3>延迟以产生第一延迟信号DLY1和第二延迟信号DLY2。输入时钟发生器42可以配置成接收外部时钟信号CLK、写入命令信号WT和写入等待时间信号WL以产生第一输入时钟信号和第二输入时钟信号DINCLK<1:2>。第一输入时钟信号和第二输入时钟信号DINCLK<1:2>在自输入写入命令信号WT的时间点起经过写入等待时间之后被顺序使能。写入等待时间可以与从输入写入命令信号WT的时间点起直到数据被输入为止的时段相对应。锁存单元43可以配置成在第二延迟信号DLY2的脉冲被输入的时间点锁存第一输入时钟信号和第二输入时钟信号DINCLK<1:2>。另外，锁存单元可以在输入第三内部选通信号IDQS<3>的脉冲的时间点从锁存的第一输入时钟信号和第二输入时钟信号DINCLK<1:2>产生第一输入选通信号和第二输入选通信号DINDQS<1:2>。更具体地，输入选通信号发生器40可以配置成从第一内部选通信号至第四内部选通信号IDQS<1:4>之中的第三内部选通信号IDQS<3>产生第一延迟信号DLY1和第二延迟信号DLY2。另外，输入选通信号发生器40可以响应于第一延迟信号DLY1和第二延迟信号DLY2来锁存在从写入操作开始的时间经过写入等待时间之后产生的第一输入时钟信号和第二输入时钟信号DINCLK<1:2>，以产生第一输入选通信号和第二输入选通信号DINDQS<1:2>。根据各种实施例，输入选通信号发生器40可以配置成接收第一内部选通信号至第四内部选通信号IDQS<1:4>中的任何一个，以产生第一输入选通信号和第二输入选通信号DINDQS<1:2>。
第二数据对准器50可以配置成与第一输入选通信号和第二输入选通信号DINDQS<1:2>同步地锁存第一对准数据至第八对准数据AD<1:8>。另外，第二数据对准器50可以将锁存的第一对准数据至第八对准数据AD<1:8>再次对准，以产生第一内部数据至第八内部数据ID<1:8>。此外，第二数据对准器50可以在输入第二输入选通信号DINDQS<2>的时间点将第一对准数据至第八对准数据AD<1:8>再次对准。第二数据对准器50还可以将再次对准的第一对准数据至第八对准数据AD<1:8>作为第一内部数据至第八内部数据ID<1:8>输出。
参见图2，延迟信号发生器41可以配置成包括第一延迟单元411和第二延迟单元412。
第一延迟单元411可以配置成将第三内部选通信号IDQS<3>反相并延迟，以产生第一延迟信号DLY1。
第二延迟单元412可以配置成将第一延迟信号DLY1反相并延迟，以产生第二延迟信号DLY2。
可以根据各种实施例把第一延迟单元411和第二延迟单元412的延迟时间设定成是不同的。
参见图3，锁存单元43可以配置成包括第一锁存单元431、第二锁存单元432和第三锁存单元433。
第一锁存单元431可以配置成当输入第二延迟信号DLY2的脉冲时锁存第一输入时钟信号DINCLK<1>以产生第一移位信号SFT1。
第二锁存单元432可以配置成当第一延迟信号DLY1的脉冲被输入时锁存第一移位信号SFT1，以产生第二移位信号SFT2。
第三锁存单元433可以配置成当第三内部选通信号IDQS<3>的脉冲被输入时锁存第二移位信号SFT2以产生第一输入选通信号DINDQS<1>。
从第二输入时钟信号DINCLK<2>产生第二输入选通信号DINDQS<2>的操作可以与从第一输入时钟信号DINCLK<1>产生第一输入选通信号DINDQS<1>的操作基本类似。因此，将省略从第二输入时钟信号DINCLK<2>产生第二输入选通信号DINDQS<2>的操作的详细描述。
将参照图4，结合从第一输入时钟信号DINCLK<1>产生第一输入选通信号DINDQS<1>的实例，来描述具有前述配置的输入选通信号发生器40的操作。
延迟信号发生器41的第一延迟单元411可以将第三内部选通信号IDQS<3>反相并延迟以产生第一延迟信号DLY1。然后第二延迟单元412可以将延迟信号DLY1反相并延迟以产生第二延迟信号DLY2。
在从写入操作开始之后经过了写入等待时间的时刻“T1”，输入时钟发生器42可以配置成产生具有逻辑“高”电平的第一输入时钟信号DINCLK<1>。
随后，在时刻“T2”，锁存单元43的第一锁存单元431可以配置成响应于具有逻辑“高”电平的第二延迟信号DLY2的脉冲来锁存具有逻辑“高”电平的第一输入时钟信号DINCLK<1>，以产生具有逻辑“高”电平的第一移位信号SFT1。
随后，在时刻“T3”，锁存单元43的第二锁存单元432可以响应于具有逻辑“高”电平的第一延迟信号DLY1的脉冲来锁存具有逻辑“高”电平的第一移位信号SFT1，以产生具有逻辑“高”电平的第二移位信号SFT2。
随后，在时刻“T4”，锁存单元43的第三锁存单元433可以响应于具有逻辑“高”电平的第三内部选通信号IDQS<3>的脉冲来锁存具有逻辑“高”电平的第二移位信号SFT2，以产生具有逻辑“高”电平的第一输入选通信号DINDQS<1>。
另外，在时刻“T5”，输入时钟发生器42可以产生具有逻辑“低”电平的第一输入时钟信号DINCLK<1>。锁存单元43的第一锁存单元431可以响应于具有逻辑“高”电平的第二延迟信号DLY2的脉冲来锁存具有逻辑“低”电平的第一输入时钟信号DINCLK<1>。第一锁存单元431可以锁存第一输入时钟信号DINCLK<1>以产生具有逻辑“低”电平的第一移位信号SFT1。
随后，在时刻“T6”，锁存单元43的第二锁存单元432可以响应于具有逻辑“高”电平的第一延迟信号DLY1的脉冲来锁存具有逻辑“低”电平的第一移位信号SFT1。第二锁存单元432可以锁存第一移位信号SFT1以产生具有逻辑“低”电平的第二移位信号SFT2。
此外，在时刻“T7”，锁存单元43的第三锁存单元433可以响应于具有逻辑“高”电平的第三内部选通信号IDQS<3>的脉冲来锁存具有逻辑“低”电平的第二移位信号SFT2。第三锁存单元433可以锁存第二移位信号SFT2，以产生具有逻辑“低”电平的第一输入选通信号DINDQS<1>。
如上所述，输入选通信号发生器40可以从第三内部选通信号IDQS<3>产生第一延迟信号DLY1和第二延迟信号DLY2。另外，输入选通信号发生器40可以响应于第一延迟信号DLY1和第二延迟信号DLY2来将从写入操作开始的时间点起经过写入等待时间之后顺序产生的第一输入时钟信号和第二输入时钟信号DINCLK<1:2>锁存。输入选通信号发生器40可以锁存第一输入时钟信号和第二输入时钟信号DINCLK<1:2>以产生第一输入选通信号和第二输入选通信号DINDQS<1:2>。
将参照图5，结合半导体器件在写入模式下串行接收八个数据DQ的实例来描述具有前述配置的半导体器件的操作。另外，半导体器件将被描述为将八个数据DQ对准，以产生第一内部数据至第八内部数据ID<1:8>。
首先，数据(DQ)缓冲器10可以配置成在写入模式下将经由数据焊盘串行输入的数据DQ与参考电压信号VREF进行比较以产生输入数据IDQ。
随后，在时刻“T11”，内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第一内部选通信号IDQS<1>。第一数据对准器30可以配置成与具有逻辑“高”电平的第一内部选通信号IDQS<1>同步地锁存输入数据IDQ的第一数据D1。
随后，在时刻“T12”，内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第二内部选通信号IDQS<2>。第一数据对准器30可以配置成与具有逻辑“高”电平的第二内部选通信号IDQS<2>同步地锁存输入数据IDQ的第二数据D2。在这种情况下，第一数据对准器30可以配置成将在时刻“T11”锁存的第一数据D1对准，以将对准的第一数据D1作为第一对准数据AD<1>输出。此外，第一数据对准器30可以配置成将第二数据D2对准，以将对准的第二数据D2作为第三对准数据AD<3>输出。
结果，在时刻“T13”，内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第三内部选通信号IDQS<3>。第一数据对准器30可以配置成与具有逻辑“高”电平的第三内部选通信号IDQS<3>同步地锁存输入数据IDQ的第三数据D3。
随后，在时刻“T14”，内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第四内部选通信号IDQS<4>。第一数据对准器30可以配置成与具有逻辑“高”电平的第四内部选通信号IDQS<4>同步地锁存输入数据IDQ的第四数据D4。在这种情况下，第一数据对准器30可以配置成将在时刻“T13”锁存的第三数据D3对准，以将对准的第三数据D3作为第五对准数据AD<5>输出。此外，第一数据对准器30可以将第四数据D4对准，以将对准的第四数据D4作为第七对准数据AD<7>输出。
因此，在时刻“T15”，内部选通信号发生器20可以被配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第一内部选通信号IDQS<1>。第一数据对准器30可以被配置成与具有逻辑“高”电平的第一内部选通信号IDQS<1>同步地锁存输入数据IDQ的第五数据D5。
随后，在时刻“T16”，内部选通信号发生器20可以被配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第二内部选通信号IDQS<2>。第一数据对准器30可以被配置成与具有逻辑“高”电平的第二内部选通信号IDQS<2>同步地锁存输入数据IDQ的第六数据D6。在这种情况下，第一数据对准器30可以被配置成将与在时刻“T11”锁存的第一数据D1相对应的第一对准数据AD<1>对准，以将它作为第二对准数据AD<2>输出。另外，第一数据对准器30可以被配置成将在时刻“T15”锁存的第五数据D5对准，以将它作为第一对准数据AD<1>输出。另外，第一数据对准器30可以被配置成将与在时刻“T12”锁存的第二数据D2相对应的第三对准数据AD<3>对准，以将它作为第四对准数据AD<4>输出。第一数据对准器30还可以将输入数据IDQ的第六数据D6对准，以将它作为第三对准数据AD<3>输出。输入选通信号发生器40的输入时钟发生器42可以被配置成产生在从写入操作开始的时间点经过写入等待时间之后具有逻辑“高”电平的第一输入时钟信号DINCLK<1>。锁存单元43可以被配置成锁存具有逻辑“高”电平的第一输入时钟信号DINCLK<1>。
因此，在时间点“T17”，内部选通信号发生器20可以被配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第三内部选通信号IDQS<3>。第一数据对准器30可以被配置成与具有逻辑“高”电平的第三内部选通信号IDQS<3>同步地锁存输入数据IDQ的第七数据D7。
此外，在时刻“T18”，内部选通信号发生器20可以被配置成接收数据选通信号DQS和反相数据选通信号DQSB，以产生具有逻辑“高”电平的第四内部选通信号IDQS<4>。第一数据对准器30可以被配置成与具有逻辑“高”电平的第四内部选通信号IDQS<4>同步地锁存输入数据IDQ的第八数据D8。在这种情况下，第一数据对准器30可以被配置成将与在时刻“T13”锁存的第三数据D3相对应的第五对准数据AD<5>对准，以将它作为第六对准数据AD<6>输出。第一数据对准器30还可以将在时刻“T17”锁存的第七数据D7对准，以将它作为第五对准数据AD<5>输出。另外，第一数据对准器30可以将与在时刻“T14”锁存的第四数据D4相对应的第七对准数据AD<7>对准，以将它作为第八对准数据AD<8>输出。第一数据对准器30还可以将输入数据IDQ的第八数据D8对准，以将它作为第七对准数据AD<7>输出。输入选通信号发生器40的输入时钟发生器42可以被配置成产生在从写入操作开始的时刻经过写入等待时间之后具有逻辑“高”电平的第二输入时钟信号DINCLK<2>。锁存单元43可以被配置成将具有逻辑“高”电平的第二输入时钟信号DINCLK<2>锁存，并且从在时刻“T16”锁存的第一输入时钟信号DINCLK<1>产生具有逻辑“高”电平的第一输入选通信号DINDQS<1>。第二数据对准器50可以被配置成与具有逻辑“高”电平的第一输入选通信号DINDQS<1>同步地锁存第一对准数据至第四对准数据AD<1:4>。
随后，在时刻“T19”，输入选通信号发生器40的锁存单元43可以被配置成从在时刻“T18”锁存的第二输入时钟信号DINCLK<2>产生具有逻辑“高”电平的第二输入选通信号DINDQS<2>。第二数据对准器50可以被配置成与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第一数据D1相对应的第二对准数据AD<2>对准，以将它作为第一内部数据ID<1>输出。第二数据对准器50还可以与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第二数据D2相对应的第四对准数据AD<4>对准，以将它作为第二内部数据ID<2>输出。此外，第二数据对准器50可以被配置成与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第五数据D5相对应的第一对准数据AD<1>对准，以将它作为第三内部数据ID<3>输出。第二数据对准器50还可以与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第六数据D6相对应的第三对准数据AD<3>对准，以将它作为第四内部数据ID<4>输出。此外，第二数据对准器50可以被配置成与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第三数据D3相对应的第六对准数据AD<6>对准，以它作为第五内部数据ID<5>输出。另外，第二数据对准器50可以与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第四数据D4相对应的第八对准数据AD<8>对准，以将它作为第六内部数据ID<6>输出。另外，第二数据对准器50可以被配置成与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第七数据D7相对应的第五对准数据AD<5>对准，以将它作为第七内部数据ID<7>输出。第二数据对准器50还可以与第二输入选通信号DINDQS<2>同步地将与输入数据IDQ的第八数据D8相对应的第七对准数据AD<7>对准，以将它作为第八内部数据ID<8>输出。
参见图6，系统1000可以包括一个或更多个处理器1100。可以单独地或与其他处理器结合地使用处理器1100。芯片组1150可以与处理器1100电耦接。芯片组1150可以是信号在系统1000的处理器1100与其他部件之间的通信路径。其他部件可以包括：存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，一些不同的信号中的任何一个可以经由芯片组1150来传送。
存储器控制器1200可以与芯片组1150电耦接。存储器控制器1200可以经由芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以与一个或更多个存储器件1350电耦接。存储器件1350可以包括上面描述的半导体器件。
芯片组1150还可以与I/O总线1250电耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括：鼠标1410、视频显示器1420或者键盘1430。I/O总线1250可以利用一些通信协议中的任何一种与I/O设备1410、1420和1430通信。
盘驱动器控制器1300还可以与芯片组1150电耦接。盘驱动器控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450和盘驱动器控制器1300可以彼此通信，或者实际上使用任何类型的通信协议与芯片组1150通信。
如上所述，根据实施例的半导体器件可以将串行输入至其的多个数据并行对齐，以产生多个内部数据。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体器件，包括：
第一数据对准器，其适于与内部选通信号同步地将输入数据对准，以产生对准数据；
输入选通信号发生器，其适于从所述内部选通信号产生第一延迟信号和第二延迟信号，以及响应于所述第一延迟信号和所述第二延迟信号来锁存在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生的输入时钟信号，以产生输入选通信号；以及
第二数据对准器，其适于与所述输入选通信号同步地将所述对准数据再次对准，以产生内部数据。
技术方案2.如技术方案1所述的半导体器件，其中，所述第一延迟信号通过将所述内部选通信号反相并延迟来产生，而所述第二延迟信号通过将所述第一延迟信号反相并延迟来产生。
技术方案3.如技术方案1所述的半导体器件，其中，所述输入选通信号在产生所述输入时钟信号之后，所述内部选通信号的脉冲被输入至所述输入选通信号发生器的时段被使能。
技术方案4.如技术方案1所述的半导体器件，其中，所述输入选通信号发生器包括：
延迟信号发生器，其适于将所述内部选通信号延迟，以产生所述第一延迟信号和所述第二延迟信号；
输入时钟发生器，其适于响应于所述外部时钟信号、写入命令信号和写入等待时间信号来产生所述输入时钟信号；以及
锁存单元，其适于在所述第二延迟信号的脉冲被输入的时段锁存所述输入时钟信号，以及在所述内部选通信号的脉冲被输入至其的时段产生所述输入选通信号。
技术方案5.如技术方案4所述的半导体器件，其中，所述延迟信号发生器包括：
第一延迟单元，其适于将所述内部选通信号反相并延迟，以产生所述第一延迟信号；以及
第二延迟单元，其适于将所述第一延迟信号反相并延迟，以产生所述第二延迟信号。
技术方案6.如技术方案4所述的半导体器件，其中，所述锁存单元包括：
第一锁存单元，其适于当所述第二延迟信号的脉冲被输入时，锁存所述输入时钟信号以产生第一移位信号；
第二锁存单元，其适于当所述第一延迟信号的脉冲被输入时，锁存所述第一移位信号以产生第二移位信号；以及
第三锁存单元，其适于当所述内部选通信号的脉冲被输入时，锁存所述第二移位信号以产生所述输入选通信号。
技术方案7.如技术方案1所述的半导体器件，还包括：
数据缓冲器，其适于将经由数据焊盘输入的数据与参考电压信号进行比较，以产生所述输入数据；以及
内部选通信号发生器，其适于接收数据选通信号和反相数据选通信号以产生分频的所述内部选通信号。
技术方案8.一种半导体器件，包括：
第一数据对准器，其适于与内部选通信号同步地将第一输入数据至第八输入数据对准，以产生第一对准数据至第八对准数据；
输入选通信号发生器，其适于从所述内部选通信号产生第一延迟信号和第二延迟信号，并且响应于所述第一延迟信号和所述第二延迟信号来锁存在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生的第一输入时钟信号和第二输入时钟信号，以产生第一输入选通信号和第二输入选通信号；以及
第二数据对准器，其适于与所述第一输入选通信号和所述第二输入选通信号同步地将所述第一对准数据至第八对准数据再次对准，以产生第一内部数据至第八内部数据。
技术方案9.如技术方案8所述的半导体器件，其中，所述第一延迟信号通过将所述内部选通信号反相并延迟来产生，而所述第二延迟信号通过将所述第一延迟信号反相并延迟来产生。
技术方案10.如技术方案8所述的半导体器件，
其中，所述第一输入选通信号在所述第一输入时钟信号被产生之后，从所述内部选通信号的脉冲被输入至所述输入选通信号发生器的时段起被使能；以及
其中，所述第二输入选通信号在所述第二输入时钟信号被产生之后，从所述内部选通信号的脉冲被输入至所述输入选通信号发生器的时段起被使能。
技术方案11.如技术方案8所述的半导体器件，其中，所述输入选通信号发生器包括：
延迟信号发生器，其适于将所述内部选通信号延迟，以产生所述第一延迟信号和所述第二延迟信号；
输入时钟发生器，其适于响应于所述外部时钟信号、写入命令信号和写入等待时间信号来产生所述第一输入时钟信号和所述第二输入时钟信号；以及
锁存单元，其适于从所述第二延迟信号的脉冲被输入的时段起锁存所述第一输入时钟信号和所述第二输入时钟信号，以及在所述内部选通信号的脉冲被输入至其的时段产生所述第一输入选通信号和所述第二输入选通信号。
技术方案12.如技术方案11所述的半导体器件，其中，所述延迟信号发生器包括：
第一延迟单元，其适于将所述内部选通信号反相并延迟，以产生所述第一延迟信号；以及
第二延迟单元，其适于将所述第一延迟信号反相并延迟，以产生所述第二延迟信号。
技术方案13.如技术方案11所述的半导体器件，其中，所述锁存单元包括：
第一锁存单元，其适于当所述第二延迟信号的脉冲被输入时将所述第一输入时钟信号锁存以产生第一移位信号；
第二锁存单元，其适于当所述第一延迟信号的脉冲被输入时将所述第一移位信号锁存以产生第二移位信号；以及
第三锁存单元，其适于当所述内部选通信号的脉冲被输入时将所述第二移位信号锁存以产生所述第一输入选通信号。
技术方案14.一种半导体器件，包括：
延迟信号发生器，其适于将内部选通信号延迟，以产生所述第一延迟信号和所述第二延迟信号；
输入时钟发生器，其适于响应于外部时钟信号、写入命令信号和写入等待时间信号来产生输入时钟信号；
锁存单元，其适于在所述第二延迟信号的脉冲被输入的时段锁存所述输入时钟信号，以及在所述内部选通信号的脉冲被输入的时段产生所述输入选通信号；以及
数据对准器，其适于与所述输入选通信号同步地将对准数据对准，以产生内部数据。
技术方案15.如技术方案14所述的半导体器件，其中，所述第一延迟信号通过将所述内部选通信号反相并延迟来产生。
技术方案16.如技术方案14所述的半导体器件，其中，所述第二延迟信号通过将所述第一延迟信号反相并延迟来产生。
技术方案17.如技术方案14所述的半导体器件，其中，所述输入时钟信号在从写入操作发生的时段经过写入等待时间之后，从所述外部时钟信号产生。
技术方案18.如技术方案14所述的半导体器件，其中，所述输入选通信号在所述输入时钟信号被产生之后，在所述内部选通信号的脉冲被输入至所述锁存单元的时段被使能。
技术方案19.如技术方案14所述的半导体器件，其中，所述延迟信号发生器包括：
第一延迟单元，其适于将所述内部选通信号反相并延迟，以产生所述第一延迟信号；以及
第二延迟单元，其适于将所述第一延迟信号反相并延迟，以产生所述第二延迟信号。
技术方案20.如技术方案14所述的半导体器件，其中，所述锁存单元包括：
第一锁存单元，其适于当所述第二延迟信号的脉冲被输入时，锁存所述输入时钟信号以产生第一移位信号；
第二锁存单元，其适于当所述第一延迟信号的脉冲被输入时，锁存所述第一移位信号以产生第二移位信号；以及
第三锁存单元，其适于当所述内部选通信号的脉冲被输入时，锁存所述第二移位信号以产生所述输入选通信号。

Claims (10)

1.一种半导体器件，包括：
第一数据对准器，其适于与内部选通信号同步地将输入数据对准，以产生对准数据；
输入选通信号发生器，其适于从所述内部选通信号产生第一延迟信号和第二延迟信号，以及响应于所述第一延迟信号和所述第二延迟信号来锁存在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生的输入时钟信号，以产生输入选通信号；以及
第二数据对准器，其适于与所述输入选通信号同步地将所述对准数据再次对准，以产生内部数据。
2.如权利要求1所述的半导体器件，其中，所述第一延迟信号通过将所述内部选通信号反相并延迟来产生，而所述第二延迟信号通过将所述第一延迟信号反相并延迟来产生。
3.如权利要求1所述的半导体器件，其中，所述输入选通信号在产生所述输入时钟信号之后，所述内部选通信号的脉冲被输入至所述输入选通信号发生器的时段被使能。
4.如权利要求1所述的半导体器件，其中，所述输入选通信号发生器包括：
延迟信号发生器，其适于将所述内部选通信号延迟，以产生所述第一延迟信号和所述第二延迟信号；
输入时钟发生器，其适于响应于所述外部时钟信号、写入命令信号和写入等待时间信号来产生所述输入时钟信号；以及
锁存单元，其适于在所述第二延迟信号的脉冲被输入的时段锁存所述输入时钟信号，以及在所述内部选通信号的脉冲被输入至其的时段产生所述输入选通信号。
5.如权利要求4所述的半导体器件，其中，所述延迟信号发生器包括：
第一延迟单元，其适于将所述内部选通信号反相并延迟，以产生所述第一延迟信号；以及
第二延迟单元，其适于将所述第一延迟信号反相并延迟，以产生所述第二延迟信号。
6.如权利要求4所述的半导体器件，其中，所述锁存单元包括：
第一锁存单元，其适于当所述第二延迟信号的脉冲被输入时，锁存所述输入时钟信号以产生第一移位信号；
第二锁存单元，其适于当所述第一延迟信号的脉冲被输入时，锁存所述第一移位信号以产生第二移位信号；以及
第三锁存单元，其适于当所述内部选通信号的脉冲被输入时，锁存所述第二移位信号以产生所述输入选通信号。
7.如权利要求1所述的半导体器件，还包括：
数据缓冲器，其适于将经由数据焊盘输入的数据与参考电压信号进行比较，以产生所述输入数据；以及
内部选通信号发生器，其适于接收数据选通信号和反相数据选通信号以产生分频的所述内部选通信号。
8.一种半导体器件，包括：
第一数据对准器，其适于与内部选通信号同步地将第一输入数据至第八输入数据对准，以产生第一对准数据至第八对准数据；
输入选通信号发生器，其适于从所述内部选通信号产生第一延迟信号和第二延迟信号，并且响应于所述第一延迟信号和所述第二延迟信号来锁存在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生的第一输入时钟信号和第二输入时钟信号，以产生第一输入选通信号和第二输入选通信号；以及
第二数据对准器，其适于与所述第一输入选通信号和所述第二输入选通信号同步地将所述第一对准数据至第八对准数据再次对准，以产生第一内部数据至第八内部数据。
9.如权利要求8所述的半导体器件，其中，所述第一延迟信号通过将所述内部选通信号反相并延迟来产生，而所述第二延迟信号通过将所述第一延迟信号反相并延迟来产生。
10.一种半导体器件，包括：
延迟信号发生器，其适于将内部选通信号延迟，以产生所述第一延迟信号和所述第二延迟信号；
输入时钟发生器，其适于响应于外部时钟信号、写入命令信号和写入等待时间信号来产生输入时钟信号；
锁存单元，其适于在所述第二延迟信号的脉冲被输入的时段锁存所述输入时钟信号，以及在所述内部选通信号的脉冲被输入的时段产生所述输入选通信号；以及
数据对准器，其适于与所述输入选通信号同步地将对准数据对准，以产生内部数据。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
CN108962305A (zh) * 2017-05-22 2018-12-07 爱思开海力士有限公司 数据对齐电路和包括其的半导体器件
CN109286390A (zh) * 2017-07-19 2019-01-29 爱思开海力士有限公司 半导体器件
CN112908378A (zh) * 2017-12-18 2021-06-04 美光科技公司 多相位时钟分割
CN112992219A (zh) * 2019-12-16 2021-06-18 爱思开海力士有限公司 数据输出方法以及使用该数据输出方法的半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법
KR20180049836A (ko) * 2016-11-03 2018-05-14 에스케이하이닉스 주식회사 반도체장치
KR20180116623A (ko) * 2017-04-17 2018-10-25 에스케이하이닉스 주식회사 동기 회로
KR102300123B1 (ko) * 2017-06-01 2021-09-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102392903B1 (ko) * 2017-10-23 2022-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20220085271A (ko) * 2020-12-15 2022-06-22 에스케이하이닉스 주식회사 파이프 래치 회로, 그의 동작 방법, 및 이를 포함한 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063505A (ko) * 1999-12-22 2001-07-09 박종섭 디디알 동기식메모리 장치의 데이터 얼라인 장치
US7522459B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Data input circuit of semiconductor memory device
US7975162B2 (en) * 2006-11-28 2011-07-05 Samsung Electronics Co., Ltd. Apparatus for aligning input data in semiconductor memory device
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403635B1 (ko) * 2001-11-06 2003-10-30 삼성전자주식회사 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법
KR100521049B1 (ko) * 2003-12-30 2005-10-11 주식회사 하이닉스반도체 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로
US7280417B2 (en) 2005-04-26 2007-10-09 Micron Technology, Inc. System and method for capturing data signals using a data strobe signal
KR100865328B1 (ko) 2006-11-28 2008-10-27 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
KR100925370B1 (ko) * 2007-12-21 2009-11-09 주식회사 하이닉스반도체 데이터 입력 장치
KR101113331B1 (ko) * 2010-07-30 2012-03-15 주식회사 하이닉스반도체 데이터입력회로
KR20140026046A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 데이터입력회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063505A (ko) * 1999-12-22 2001-07-09 박종섭 디디알 동기식메모리 장치의 데이터 얼라인 장치
US7522459B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Data input circuit of semiconductor memory device
US7975162B2 (en) * 2006-11-28 2011-07-05 Samsung Electronics Co., Ltd. Apparatus for aligning input data in semiconductor memory device
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN107919149B (zh) * 2016-10-06 2021-04-30 爱思开海力士有限公司 半导体器件
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
US10964365B2 (en) 2016-12-15 2021-03-30 SK Hynix Inc. Semiconductor apparatus, semiconductor system, and training method
CN108962305A (zh) * 2017-05-22 2018-12-07 爱思开海力士有限公司 数据对齐电路和包括其的半导体器件
CN108962305B (zh) * 2017-05-22 2022-04-08 爱思开海力士有限公司 数据对齐电路和包括其的半导体器件
CN109286390A (zh) * 2017-07-19 2019-01-29 爱思开海力士有限公司 半导体器件
CN109286390B (zh) * 2017-07-19 2022-06-07 爱思开海力士有限公司 半导体器件
CN112908378A (zh) * 2017-12-18 2021-06-04 美光科技公司 多相位时钟分割
CN112908378B (zh) * 2017-12-18 2024-03-15 美光科技公司 多相位时钟分割
CN112992219A (zh) * 2019-12-16 2021-06-18 爱思开海力士有限公司 数据输出方法以及使用该数据输出方法的半导体器件

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Publication number Publication date
KR20150089445A (ko) 2015-08-05
US20150213861A1 (en) 2015-07-30
KR102167598B1 (ko) 2020-10-19
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