KR102300123B1 - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 스트로브신호의 주파수가 분주되어 생성되는 제1 내지 제4 내부스트로브신호에 동기되어 생성되는 제1 내지 제4 입력데이터를 지연하여 제1 내지 제4 지연데이터를 생성하는 데이터지연회로, 상기 제2 내부스트로브신호 및 상기 제4 내부스트로브신호를 지연하여 제1 지연스트로브신호 및 제2 지연스트로브신호를 생성하는 스트로브신호지연회로 및 상기 제1 지연스트로브신호 및 제2 지연스트로브신호에 동기되어 제1 내지 제4 지연데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터를 정렬하여 입출력하는 반도체장치 및 반도체시스템에 관한 것이다.
최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고 대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화 하는 것을 말한다. 데이터를 병렬화하기 위해서는 데이터를 병렬화하기 위한 신호의 분주(Dividing)기법을 사용한다. 데이터를 병렬화하기 위한 신호의 분주가 되면 위상이 서로 다른 다중 위상(multi-phase)을 갖는 신호가 생성되며, 이를 이용하여 데이터를 병렬화 혹은 직렬화 제어에 사용하게 된다.
본 발명은 데이터와 주파수가 분주된 내부스트로브신호를 동일한 설정구간만큼 지연하고, 지연된 내부스트로브신호에 동기되어 지연된 데이터를 병렬화하여 저장하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 스트로브신호의 주파수가 분주되어 생성되는 제1 내지 제4 내부스트로브신호에 동기되어 생성되는 제1 내지 제4 입력데이터를 지연하여 제1 내지 제4 지연데이터를 생성하는 데이터지연회로, 상기 제2 내부스트로브신호 및 상기 제4 내부스트로브신호를 지연하여 제1 지연스트로브신호 및 제2 지연스트로브신호를 생성하는 스트로브신호지연회로 및 상기 제1 지연스트로브신호 및 제2 지연스트로브신호에 동기되어 제1 내지 제4 지연데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부에서 입력되는 클럭에 동기되어 커맨드를 디코딩하여 라이트인에이블신호를 생성하는 커맨드디코더, 스트로브신호 및 직렬로 입력되는 다수의 비트를 포함하는 데이터를 설정구간만큼 지연한 이후 상기 스트로브신호로에 동기되어 상기 데이터를 정렬하여 정렬데이터를 생성하고, 상기 라이트인에이블신호에 동기되어 상기 정렬데이터에 응답하여 내부데이터를 생성하는 내부데이터생성회로 및 상기 내부데이터를 저장하는 메모리회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드, 클럭, 데이터, 스트로브신호 및 반전스트로브신호를 출력하는 제1 반도체장치 및 상기 커맨드에 응답하여 라이트동작 시 상기 스트로브신호 및 상기 반전스트로브신호를 지연하고, 상기 데이터를 지연하며, 지연된 상기 스트로브신호 및 상기 반전스트로브신호에 동기되어 지연된 상기 데이터를 내부데이터로 저장하는 제2 반도체장치를 포함하되, 상기 데이터를 지연하는 데이터지연회로와 상기 스트로브신호 및 상기 반전스트로브신호를 지연하는 스트로브신호지연회로는 동일한 지연량을 갖도록 설정되는 반도체시스템을 제공한다.
본 발명에 의하면 데이터와 주파수가 분주된 내부스트로브신호를 동일한 설정구간만큼 지연하고, 지연된 내부스트로브신호에 동기되어 지연된 데이터를 병렬화하여 저장할 수 있는 효과가 있다.
또한, 본 발명에 의하면 데이터를 지연한 이후 내부스트로브신호에 동기되어 지연된 데이터를 병렬화함으로써 데이터를 지연하는 지연회로의 수를 줄이고, 줄어든 지연회로의 수만큼 데이터의 토글링 전류를 감소할 수 있어 데이터 정렬 시 전류소모를 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 데이터를 지연한 이후 내부스트로브신호에 동기되어 지연된 데이터를 병렬화함으로써 데이터를 지연하는 지연회로의 수를 줄일 수 있어 면적을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 내부데이터생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 내부데이터생성회로에 포함된 입력회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 내부데이터생성회로에 포함된 데이터지연회로의 구성을 도시한 블럭도이다.
도 5는 도 2에 도시된 내부데이터생성회로에 포함된 스트로브신호지연회로의 구성을 도시한 블럭도이다.
도 6은 도 2에 도시된 내부데이터생성회로에 포함된 데이터정렬회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 데이터정렬회로에 포함된 제2 래치회로의 구성을 도시한 블럭도이다.
도 8 는 도 6에 도시된 데이터정렬회로에 포함된 제1 래치회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1 내지 도 8에 도시된 반도체시스템이 적용된 전자시스템의 일실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 패드회로(10), 커맨드디코더(20), 내부데이터생성회로(30) 및 메모리회로(40)를 포함할 수 있다.
제1 반도체장치(1)는 커맨드(CMD), 클럭(CLK), 제1 내지 제16 데이터(DATA<1:16>), 스트로브신호(DQS) 및 반전스트로브신호(DQSB)를 출력할 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 다수의 비트를 포함하는 신호로 설정되어 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제16 데이터(DATA<1:16>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제16 데이터(DATA<1:16>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다. 제1 내지 제16 데이터(DATA<1:16>)는 직렬로 출력될 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 클럭(CLK)은 제1 반도체장치(1) 및 제2 반도체장치(2)를 동기화하기 위한 신호로 설정될 수 있다. 스트로브신호(DQS) 및 반전스트로브신호(DQSB)는 서로 위상이 반대인 신호로 생성될 수 있다. 스트로브신호(DQS) 및 반전스트로브신호(DQSB)는 제1 내지 제16 데이터(DATA<1:16>)를 스트로빙하기 위한 신호로 설정될 수 있다. 스트로브신호(DQS) 및 반전스트로브신호(DQSB)는 제1 반도체장치(1)에서 생성되는 신호로 도시되어 있지만 실시예에 따라 제2 반도체장치(2)의 내부에서 생성되는 신호로 설정될 수 있다. 클럭(CLK)과 스트로브신호(DQS)의 위상은 상이하게 생성될 수 있다.
패드회로(10)는 다수의 패드(P1~P5)를 포함할 수 있다. 다수의 패드(P1~P5)는 반도체장치와 외부장치 간의 신호를 입출력하기 위한 일반적인 패드로 설정될 수 있다. 패드회로(10)에 포함되는 패드의 수는 실시예에 따라 다양하게 설정될 수 있다.
커맨드디코더(20)는 패드(P2)를 통해 입력되는 클럭(CLK)에 동기되어 패드(P1)를 통해 입력되는 커맨드(CMD)의 조합에 따라 라이트인에이블신호(WTEN)를 생성할 수 있다. 커맨드디코더(20)는 패드(P2)를 통해 입력되는 클럭(CLK)에 동기되어 패드(P1)를 통해 입력되는 커맨드(CMD)의 조합이 라이트동작에 대응하는 조합인 경우 인에이블되는 라이트인에이블신호(WTEN)를 생성할 수 있다. 커맨드디코더(20)는 패드(P2)를 통해 입력되는 클럭(CLK)에 동기되어 패드(P1)를 통해 입력되는 커맨드(CMD)를 디코딩하여 라이트인에이블신호(WTEN)를 생성할 수 있다. 커맨드디코더(20)는 라이트인에이블신호(WTEN)를 생성하도록 구현되어 있지만 실시예에 따라 반도체장치의 동작을 제어하기 위한 다양한 신호를 생성하도록 구현될 수 있다.
내부데이터생성회로(30)는 스트로브신호(DQS), 반전스트로브신호(DQSB) 및 제1 내지 제16 데이터(DATA<1:16>)를 설정구간만큼 지연할 수 있다. 내부데이터생성회로(30)는 설정구간만큼 지연된 스트로브신호(DQS)에 동기되어 설정구간만큼 지연된 제1 내지 제16 데이터(DATA<1:16>)를 정렬하여 제1 내지 제16 정렬데이터(도 2의 AD<1:16>)를 생성할 수 있다. 내부데이터생성회로(30)는 라이트인에이블신호(WTEN)에 동기되어 제1 내지 제16 정렬데이터(도 2의 AD<1:16>)에 응답하여 제1 내지 제16 내부데이터(ID<1:16>)를 생성할 수 있다.
메모리회로(40)는 라이트동작 시 제1 내지 제16 내부데이터(ID<1:16>)를 저장할 수 있다. 메모리회로(40)는 라이트동작만을 개시하고 있으나 실시예에 따라 리드동작 시 저장된 제1 내지 제16 내부데이터(ID<1:16>)를 외부로 출력하도록 구현될 수 있다. 메모리회로(40)는 일반적인 휘발성 메모리회로 또는 비 휘발성 메모리회로로 구현될 수 있다.
이와 같은 제2 반도체장치(2)는 라이트동작 시 스트로브신호(DQS), 반전스트로브신호(DQSB) 및 제1 내지 제16 데이터(DATA<1:16>)를 동일한 설정구간만큼 지연하고, 지연된 스트로브신호(DQS), 반전스트로브신호(DQSB)에 동기되어 지연된 제1 내지 제16 데이터(DATA<1:16>)를 정렬하며, 정렬된 제1 내지 제16 데이터(DATA<1:16>)를 저장할 수 있다. 제2 반도체장치(2)는 라이트동작 시 스트로브신호(DQS)에 동기되어 직렬로 입력되는 제1 내지 제16 데이터(DATA<1:16>)를 정렬하고, 클럭(CLK)에 동기되어 병렬로 정렬된 제1 내지 제16 데이터(DATA<1:16>)를 저장할 수 있다. 제2 반도체장치(2)는 라이트동작 시 스트로브신호(DQS)에 동기되어 입력되는 제1 내지 제16 데이터(DATA<1:16>)를 클럭(CLK)에 동기되어 저장함으로써 도메인 크로싱 동작을 수행할 수 있다.
도 2를 참고하면 내부데이터생성회로(30)는 주파수분주회로(310), 입력회로(320), 데이터지연회로(330), 스트로브신호지연회로(340), 데이터정렬회로(350) 및 라이트드라이버(360)를 포함할 수 있다.
주파수분주회로(310)는 스트로브신호(DQS) 및 반전스트로브신호(DQSB)를 입력 받아 주파수가 분주된 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)를 생성할 수 있다. 주파수분주회로(310)는 스트로브신호(DQS) 및 반전스트로브신호(DQSB)의 주파수를 분주하여 서로 다른 위상을 갖는 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)를 생성할 수 있다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)는 90°의 위상차를 갖도록 생성될 수 있다. 주파수분주회로(310)는 일반적인 주파수분주회로로 구현될 수 있다.
입력회로(320)는 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)에 응답하여 제1 내지 제16 데이터(DATA<1:16>)를 버퍼링하여 제1 입력데이터(DIN1<1:4>), 제2 입력데이터(DIN2<1:4>), 제3 입력데이터(DIN3<1:4>) 및 제4 입력데이터(DIN4<1:4>)를 생성할 수 있다. 입력회로(320)는 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 생성되는 시점에 입력되는 제1 내지 제16 데이터(DATA<1:16>)를 버퍼링하여 제1 입력데이터(DIN1<1:4>), 제2 입력데이터(DIN2<1:4>), 제3 입력데이터(DIN3<1:4>) 및 제4 입력데이터(DIN4<1:4>)를 생성할 수 있다. 제1 입력데이터(DIN1<1:4>), 제2 입력데이터(DIN2<1:4>), 제3 입력데이터(DIN3<1:4>) 및 제4 입력데이터(DIN4<1:4>)를 생성하는 동작은 후술하는 도 3을 통해 구체적으로 설명하도록 한다. 입력회로(320)는 일반적인 버퍼회로로 구현될 수 있다.
데이터지연회로(330)는 제1 입력데이터(DIN1<1:4>), 제2 입력데이터(DIN2<1:4>), 제3 입력데이터(DIN3<1:4>) 및 제4 입력데이터(DIN4<1:4>)를 설정구간만큼 지연하여 제1 지연데이터(DD1<1:4>), 제2 지연데이터(DD2<1:4>), 제3 지연데이터(DD3<1:4>) 및 제4 지연데이터(DD4<1:4>)를 생성할 수 있다. 설정구간은 반도체장치의 tDQSS로 설정될 수 있다. tDQSS는 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙을 나타낸다.
스트로브신호지연회로(340)는 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)를 지연하여 제1 지연스트로브신호(QDQSD) 및 제2 지연스트로브신호(QDQSBD)를 생성할 수 있다. 제1 지연스트로브신호(QDQSD) 및 제2 지연스트로브신호(QDQSBD)는 실시예에 따라 제1 내부스트로브신호(IDQS) 및 제3 내부스트로브신호(IDQSB)를 지연하여 생성될 수 있다.
데이터정렬회로(350)는 제1 지연스트로브신호(QDQSD) 및 제2 지연스트로브신호(QDQSBD)에 동기되어 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>)를 정렬하여 제1 내지 제16 정렬데이터(AD<1:16>)를 생성할 수 있다. 제1 내지 제16 정렬데이터(AD<1:16>)를 생성하는 동작은 후술하는 도 8을 통해 구체적으로 설명하도록 한다.
라이트드라이버(360)는 라이트인에이블신호(WTEN)에 동기되어 제1 내지 제16 정렬데이터(AD<1:16>)에 응답하여 제1 내지 제16 내부데이터(ID<1:16>)를 생성할 수 있다. 라이트드라이버(360)는 라이트인에이블신호(WTEN)가 인에이블되는 경우 제1 내지 제16 정렬데이터(AD<1:16>)를 제1 내지 제16 내부데이터(ID<1:16>)로 출력할 수 있다.
도 3을 참고하여 라이트동작 시 제1 내지 제16 데이터(DATA<1:16>)를 버퍼링하여 제1 내지 제4 입력데이터(DIN1<1:4>,DIN2<1:4>,DIN3<1:4>,DIN4<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 스트로브신호(DQS) 및 반전스트로브신호(DQSB)를 출력한다. T1 시점부터 T2 시점은 스트로브신호(DQS) 및 반전스트로브신호(DQSB)의 레벨을 안정화하기 위한 프리엠블 구간으로 설정된다.
한편, 주파수분주회로(310)는 스트로브신호(DQS) 및 반전스트로브신호(DQSB)를 입력 받아 주파수가 분주된 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)를 생성한다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)는 90°의 위상차를 갖도록 생성된다.
T2 시점에 입력회로(320)는 제1 내부스트로브신호(IDQS)의 폴링엣지에 동기되어 제1 데이터(DATA<1>)를 래치한다.
T3 시점에 입력회로(320)는 래치된 제1 데이터(DATA<1>)를 버퍼링하여 제1 입력데이터의 첫 번째 비트(DIN1<1>)를 생성한다. 제1 입력데이터(DIN1<1:4>)는 제1 내부스트로브신호(IDQS)에 동기되어 생성된다. 입력회로(320)는 제2 내부스트로브신호(QDQS)의 폴링엣지에 동기되어 제2 데이터(DATA<2>)를 래치한다.
T4 시점에 입력회로(320)는 래치된 제2 데이터(DATA<2>)를 버퍼링하여 제2 입력데이터의 첫 번째 비트(DIN2<1>)를 생성한다. 제2 입력데이터(DIN2<1:4>)는 제2 내부스트로브신호(QDQS)에 동기되어 생성된다. 입력회로(320)는 제3 내부스트로브신호(IDQSB)의 폴링엣지에 동기되어 제3 데이터(DATA<3>)를 래치한다.
T5 시점에 입력회로(320)는 래치된 제3 데이터(DATA<3>)를 버퍼링하여 제3 입력데이터의 첫 번째 비트(DIN3<1>)를 생성한다. 제3 입력데이터(DIN3<1:4>)는 제3 내부스트로브신호(IDQSB)에 동기되어 생성된다. 입력회로(320)는 제4 내부스트로브신호(QDQSB)의 폴링엣지에 동기되어 제4 데이터(DATA<4>)를 래치한다.
T6 시점에 입력회로(320)는 래치된 제4 데이터(DATA<4>)를 버퍼링하여 제4 입력데이터의 첫 번째 비트(DIN4<1>)를 생성한다. 제4 입력데이터(DIN4<1:4>)는 제4 내부스트로브신호(QDQSB)에 동기되어 생성된다. 입력회로(320)는 제1 내부스트로브신호(IDQS)의 폴링엣지에 동기되어 제5 데이터(DATA<5>)를 래치한다.
T7 시점에 입력회로(320)는 래치된 제5 데이터(DATA<5>)를 버퍼링하여 제1 입력데이터의 두 번째 비트(DIN1<2>)를 생성한다. 제1 입력데이터(DIN1<1:4>)는 제1 내부스트로브신호(IDQS)에 동기되어 생성된다. 입력회로(320)는 제2 내부스트로브신호(QDQS)의 폴링엣지에 동기되어 제6 데이터(DATA<6>)를 래치한다.
T8 시점에 입력회로(320)는 래치된 제6 데이터(DATA<6>)를 버퍼링하여 제2 입력데이터의 두 번째 비트(DIN2<2>)를 생성한다. 제2 입력데이터(DIN2<1:4>)는 제2 내부스트로브신호(QDQS)에 동기되어 생성된다. 입력회로(320)는 제3 내부스트로브신호(IDQSB)의 폴링엣지에 동기되어 제7 데이터(DATA<7>)를 래치한다.
T9 시점에 입력회로(320)는 래치된 제7 데이터(DATA<7>)를 버퍼링하여 제3 입력데이터의 두 번째 비트(DIN3<2>)를 생성한다. 제3 입력데이터(DIN3<1:4>)는 제3 내부스트로브신호(IDQSB)에 동기되어 생성된다. 입력회로(320)는 제4 내부스트로브신호(QDQSB)의 폴링엣지에 동기되어 제8 데이터(DATA<8>)를 래치한다.
T10 시점에 입력회로(320)는 래치된 제8 데이터(DATA<8>)를 버퍼링하여 제4입력데이터의 두 번째 비트(DIN4<2>)를 생성한다. 제4 입력데이터(DIN4<1:4>)는 제4 내부스트로브신호(QDQSB)에 동기되어 생성된다.
여기서, 제1 내지 제4 입력데이터의 나머지 비트(DIN1<3:4>,DIN2<3:4>,DIN3<3:4>,DIN4<3:4>)들을 생성하는 동작은 앞서 설명한 T1 시점부터 T10 시점까지와 동일하므로 구체적인 설명은 생략한다.
한편, 도 3에 도시된 제1 내지 제4 입력데이터(DIN1<1:4>,DIN2<1:4>,DIN3<1:4>,DIN1<1:4>)들의 파형 내부에 표시된 자연수 1 내지 16은 제1 내지 제16 데이터(DATA<1:16>)의 비트로부터 생성되는 데이터를 의미한다. 예를 들어, 자연수 1로 표시된 제1 입력데이터(DIN1<1>)는 제1 데이터(DATA<1>)로부터 생성됨을 의미한다.
도 4를 참고하면 데이터지연회로(330)는 제1 지연회로(331), 제2 지연회로(332), 제3 지연회로(333) 및 제4 지연회로(334)를 포함할 수 있다.
제1 지연회로(331)는 제1 입력데이터(DIN1<1:4>)를 설정구간만큼 지연하여 제1 지연데이터(DD1<1:4>)를 생성할 수 있다. 제1 지연회로(331)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제1 지연회로(331)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제1 지연회로(331)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
제2 지연회로(332)는 제2 입력데이터(DIN2<1:4>)를 설정구간만큼 지연하여 제2 지연데이터(DD2<1:4>)를 생성할 수 있다. 제2 지연회로(332)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제2 지연회로(332)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제2 지연회로(332)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
제3 지연회로(333)는 제3 입력데이터(DIN3<1:4>)를 설정구간만큼 지연하여 제3 지연데이터(DD1<1:4>)를 생성할 수 있다. 제3 지연회로(333)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제3 지연회로(333)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제3 지연회로(333)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
제4 지연회로(334)는 제4 입력데이터(DIN4<1:4>)를 설정구간만큼 지연하여 제4 지연데이터(DD4<1:4>)를 생성할 수 있다. 제4 지연회로(334)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제4 지연회로(334)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제4 지연회로(334)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
도 5를 참고하면 스트로브신호지연회로(340)는 입력지연회로(341), 제5 지연회로(342) 및 제6 지연회로(343)를 포함할 수 있다.
입력지연회로(341)는 제2 내부스트로브신호(QDQS)를 소정구간 지연하여 제1 지연신호(DS)를 생성할 수 있다. 입력지연회로(341)는 제4 내부스트로브신호(QDQSB)를 소정구간 지연하여 제2 지연신호(DSB)를 생성할 수 있다. 입력지연회로(341)의 지연량은 도 2에 도시된 입력회로(320)에서 제1 내지 제16 데이터(DATA<1:16>)를 버퍼링하여 제1 입력데이터(DIN1<1:4>), 제2 입력데이터(DIN2<1:4>), 제3 입력데이터(DIN3<1:4>) 및 제4 입력데이터(DIN4<1:4>)를 생성하기 위한 지연량과 동일하게 설정될 수 있다. 입력지연회로(341)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 입력지연회로(341)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
제5 지연회로(342)는 제1 지연신호(DS)를 설정구간만큼 지연하여 제1 지연스트로브신호(QDQSD)를 생성할 수 있다. 제5 지연회로(342)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제5 지연회로(342)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제5 지연회로(342)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
제6 지연회로(343)는 제2 지연신호(DSB)를 설정구간만큼 지연하여 제2 지연스트로브신호(QDQSBD)를 생성할 수 있다. 제6 지연회로(343)의 지연량은 앞서 설명한 스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙인 tDQSS로 설정될 수 있다. 제6 지연회로(343)는 다수의 인버터가 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제6 지연회로(343)는 일반적인 RC회로로 구현되는 지연회로로 구현될 수 있다.
한편, 도 4에 도시된 제1 내지 제4 지연회로(331,332,333,334)와 도 5에 도시된 제5 및 제6 지연회로(342,343)들은 동일한 지연량을 갖도록 설정될 수 있다.
도 6을 참고하면 데이터정렬회로(350)는 제1 래치회로(351) 및 제2 래치회로(352)를 포함할 수 있다.
제1 래치회로(351)는 제1 지연스트로브신호(QDQSD) 및 제2 지연스트로브신호(QDQSBD)에 동기되어 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>)를 래치하고, 래치된 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>)를 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)로 출력할 수 있다. 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>로부터 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)를 생성하는 동작은 후술하는 도 7을 통해 구체적으로 설명하도록 한다.
제2 래치회로(352)는 제1 내지 제4 입력스트로브신호(DINDQS<1:4>)에 동기되어 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)를를 래치하고, 래치된 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)를를 정렬하여 제1 내지 제16 정렬데이터(AD<1:16>)를 생성할 수 있다.
도 7을 참고하여 라이트동작 시 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>)를 래치하여 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
T21 시점에 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제1 지연데이터의 첫 번째 비트(DD1<1>)를 래치하여 제1 래치데이터의 첫 번째 비트(LD1<1>)를 생성한다. 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제2 지연데이터의 첫 번째 비트(DD2<1>)를 래치하여 제3 래치데이터의 첫 번째 비트(LD3<1>)를 생성한다.
T22 시점에 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제3 지연데이터의 첫 번째 비트(DD3<1>)를 래치하여 제5 래치데이터의 첫 번째 비트(LD5<1>)를 생성한다. 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제4 지연데이터의 첫 번째 비트(DD4<1>)를 래치하여 제7 래치데이터의 첫 번째 비트(LD7<1>)를 생성한다.
T23 시점에 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제1 지연데이터의 두 번째 비트(DD1<2>)를 래치하여 제1 래치데이터의 두 번째 비트(LD1<2>)를 생성한다. 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제1 래치데이터의 첫 번째 비트(LD1<1>)를 제2 래치데이터의 첫 번째 비트(LD2<1>)로 출력한다. 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제2 지연데이터의 두 번째 비트(DD2<2>)를 래치하여 제3 래치데이터의 두 번째 비트(LD3<2>)를 생성한다. 제1 래치회로(351)는 제1 지연스트로브신호(QDQSD)의 폴링엣지에 동기되어 제3 래치데이터의 첫 번째 비트(LD3<1>)를 제4 래치데이터의 첫 번째 비트(LD4<1>)로 출력한다.
T24 시점에 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제3 지연데이터의 두 번째 비트(DD3<2>)를 래치하여 제5 래치데이터의 두 번째 비트(LD5<2>)를 생성한다. 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제5 래치데이터의 첫 번째 비트(LD5<1>)를 제6 래치데이터의 첫 번째 비트(LD6<1>)로 출력한다. 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제4 지연데이터의 두 번째 비트(DD4<2>)를 래치하여 제7 래치데이터의 두 번째 비트(LD7<2>)를 생성한다. 제1 래치회로(351)는 제2 지연스트로브신호(QDQSBD)의 폴링엣지에 동기되어 제7 래치데이터의 첫 번째 비트(LD7<1>)를 제8 래치데이터의 첫 번째 비트(LD8<1>)로 출력한다.
여기서, 제1 내지 제8 래치데이터의 나머지 비트(LD1<3:4>,LD2<2:4>,LD3<3:4>,LD4<2:4>,LD5<3:4>,LD6<2:4>,LD7<3:4>,LD8<2:4>)들을 생성하는 동작은 앞서 설명한 T21 시점부터 T24 시점까지와 동일하므로 구체적인 설명은 생략한다.
한편, 도 7에 도시된 제1 내지 제4 지연데이터(DD1<1:4>,DD2<1:4>,DD3<1:4>,DD4<1:4>)와 제1 내지 제8 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>,LD5<1:4>,LD6<1:4>,LD7<1:4>,DIN8<1:4>)들의 파형 내부에 표시된 자연수 1 내지 16은 제1 내지 제16 데이터(DATA<1:16>)의 비트로부터 생성되는 데이터를 의미한다. 예를 들어, 자연수 1로 표시된 제1 지연데이터의 첫 번째 비트(DD1<1>), 제1 래치데이터의 첫 번째 비트(LD1<1>) 및 제2 래치데이터의 첫 번째 비트(LD2<1>)는 제1 데이터(DATA<1>)로부터 생성됨을 의미한다.
도 8을 참고하면 제2 래치회로(352)는 다수의 플립플롭(F/F)들로 구현될 수 있다.
제2 래치회로(352)는 제1 입력스트로브신호(DINDQS<1>)가 인에이블되는 시점에 입력되는 제1 내지 제4 래치데이터(LD1<1:4>,LD2<1:4>,LD3<1:4>,LD4<1:4>)를 래치할 수 있다.
제2 래치회로(352)는 제2 입력스트로브신호(DINDQS<2>)가 인에이블되는 시점에 제1 입력스트로브신호(DINDQS<1>)가 인에이블되는 시점에 래치된 제2 래치데이터(LD2<1:4>)를 제1 정렬데이터(AD<1>)로 출력하고, 제1 입력스트로브신호(DINDQS<1>)가 인에이블되는 시점에 래치된 제1 래치데이터(LD1<1:4>)를 제3 정렬데이터(AD<3>)로 출력하며, 제1 입력스트로브신호(DINDQS<1>)가 인에이블되는 시점에 래치된 제4 래치데이터(LD4<1:4>)를 제5 정렬데이터(AD<5>)로 출력하고, 제1 입력스트로브신호(DINDQS<1>)가 인에이블되는 시점에 래치된 제3 래치데이터(LD3<1:4>)를 제7 정렬데이터(AD<7>)로 출력할 수 있다.
제2 래치회로(352)는 제2 입력스트로브신호(DINDQS<2>)가 인에이블되는 시점에 입력되는 제2 래치데이터(LD2<1:4>)를 제2 정렬데이터(AD<2>)로 출력하고, 제2 입력스트로브신호(DINDQS<2>)가 인에이블되는 시점에 입력되는 제1 래치데이터(LD1<1:4>)를 제4 정렬데이터(AD<4>)로 출력하며, 제2 입력스트로브신호(DINDQS<2>)가 인에이블되는 시점에 입력되는 제4 래치데이터(LD4<1:4>)를 제6 정렬데이터(AD<6>)로 출력하고, 제2 입력스트로브신호(DINDQS<2>)가 인에이블되는 시점에 입력되는 제3 래치데이터(LD3<1:4>)를 제8 정렬데이터(AD<8>)로 출력할 수 있다.
제2 래치회로(352)는 제3 입력스트로브신호(DINDQS<3>)가 인에이블되는 시점에 입력되는 제5 내지 제8 래치데이터(LD5<1:4>,LD6<1:4>,LD7<1:4>,LD8<1:4>)를 래치할 수 있다.
제2 래치회로(352)는 제4 입력스트로브신호(DINDQS<4>)가 인에이블되는 시점에 제3 입력스트로브신호(DINDQS<3>)가 인에이블되는 시점에 래치된 제6 래치데이터(LD6<1:4>)를 제9 정렬데이터(AD<9>)로 출력하고, 제3 입력스트로브신호(DINDQS<3>)가 인에이블되는 시점에 래치된 제5 래치데이터(LD5<1:4>)를 제11 정렬데이터(AD<11>)로 출력하며, 제3 입력스트로브신호(DINDQS<3>)가 인에이블되는 시점에 래치된 제8 래치데이터(LD8<1:4>)를 제13 정렬데이터(AD<13>)로 출력하고, 제3 입력스트로브신호(DINDQS<3>)가 인에이블되는 시점에 래치된 제7 래치데이터(LD7<1:4>)를 제15 정렬데이터(AD<15>)로 출력할 수 있다.
제2 래치회로(352)는 제4 입력스트로브신호(DINDQS<4>)가 인에이블되는 시점에 입력되는 제6 래치데이터(LD6<1:4>)를 제10 정렬데이터(AD<10>)로 출력하고, 제4 입력스트로브신호(DINDQS<4>)가 인에이블되는 시점에 입력되는 제5 래치데이터(LD5<1:4>)를 제12 정렬데이터(AD<12>)로 출력하며, 제4 입력스트로브신호(DINDQS<4>)가 인에이블되는 시점에 입력되는 제8 래치데이터(LD8<1:4>)를 제14정렬데이터(AD<14>)로 출력하고, 제4 입력스트로브신호(DINDQS<4>)가 인에이블되는 시점에 입력되는 제7 래치데이터(LD7<1:4>)를 제16 정렬데이터(AD<16>)로 출력할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 데이터와 주파수가 분주된 내부스트로브신호를 동일한 설정구간만큼 지연하고, 지연된 내부스트로브신호에 동기되어 지연된 데이터를 병렬화하여 저장할 수 있다. 그리고, 본 발명의 일 실시예에 따른 반도체시스템은 데이터를 지연한 이후 내부스트로브신호에 동기되어 지연된 데이터를 병렬화함으로써 데이터를 지연하는 지연회로의 수를 줄이고, 줄어든 지연회로의 수만큼 데이터의 토글링 전류를 감소할 수 있어 데이터 정렬 시 전류소모를 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체시스템은 데이터를 지연한 이후 내부스트로브신호에 동기되어 지연된 데이터를 병렬화함으로써 데이터를 지연하는 지연회로의 수를 줄일 수 있어 면적을 감소할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 패드회로 20. 커맨드디코더
30. 내부데이터생성회로 40. 메모리회로
310. 주파수분주회로 320. 입력회로
330. 데이터지연회로 331. 제1 지연회로
332. 제2 지연회로 333. 제3 지연회로
334. 제4 지연회로 340. 스트로브신호지연회로
341. 입력지연회로 342. 제5 지연회로
343. 제6 지연회로 350. 데이터정렬회로
351. 제1 래치회로 352. 제2 래치회로
360. 라이트드라이버

Claims (20)

  1. 스트로브신호의 주파수가 분주되어 생성되는 제1 내지 제4 내부스트로브신호에 동기되어 생성되는 제1 내지 제4 입력데이터를 지연하여 제1 내지 제4 지연데이터를 생성하는 데이터지연회로;
    상기 제2 내부스트로브신호 및 상기 제4 내부스트로브신호를 지연하여 제1 지연스트로브신호 및 제2 지연스트로브신호를 생성하는 스트로브신호지연회로; 및
    상기 제1 지연스트로브신호 및 제2 지연스트로브신호에 동기되어 제1 내지 제4 지연데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬회로를 포함하되,
    상기 데이터정렬회로는
    상기 제1 지연스트로브신호 및 상기 제2 지연스트로브신호에 동기되어 상기 제1 내지 제4 지연데이터를 래치하고, 래치된 상기 제1 내지 제4 지연데이터를 제1 내지 제8 래치데이터로 출력하는 제1 래치회로; 및
    제1 내지 제4 입력스트로브신호에 동기되어 상기 제1 내지 제8 래치데이터를 래치하고, 래치된 상기 제1 내지 제8 래치데이터를 정렬하여 상기 정렬데이터를 생성하는 제2 래치회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 데이터지연회로 및 상기 스트로브신호지연회로의 지연량은 동일하게 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 정렬데이터는 병렬로 생성되는 다수의 비트를 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 데이터지연회로는
    상기 제1 입력데이터를 설정구간만큼 지연하여 상기 제1 지연데이터를 생성하는 제1 지연회로;
    상기 제2 입력데이터를 상기 설정구간만큼 지연하여 상기 제2 지연데이터를 생성하는 제2 지연회로;
    상기 제3 입력데이터를 상기 설정구간만큼 지연하여 상기 제3 지연데이터를 생성하는 제3 지연회로; 및
    상기 제4 입력데이터를 상기 설정구간만큼 지연하여 상기 제4 지연데이터를 생성하는 제4 지연회로를 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 스트로브신호지연회로는
    상기 제2 내부스트로브신호 및 상기 제4 내부스트로브신호를 소정구간 지연하여 제1 지연신호 및 제2 지연신호를 생성하는 입력지연회로;
    상기 제1 지연신호를 설정구간만큼 지연하여 상기 제1 지연스트로브신호를 생성하는 제5 지연회로; 및
    상기 제2 지연신호를 상기 설정구간만큼 지연하여 상기 제2 지연스트로브신호를 생성하는 제6 지연회로를 포함하는 반도체장치.
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