KR102656697B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 동작주파수정보에 응답하여 인에이블되는 플래그신호를 생성하는 플래그신호생성회로 및 상기 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 동작 속도에 따라 파워다운모드 진입 시점을 조절하는 반도체장치에 관한 것이다.
클럭에 동기되어 동작하는 반도체장치들은 외부로부터 공급되는 클럭을 이용하여 반도체장치의 내부에서 사용할 내부클럭을 생성하는 클럭생성회로를 구비한다. 대표적으로 클럭생성회로에는 지연고정루프(DLL:Delay Locked Loop)와 위상고정루프(PLL: Phase Locked Loop)등이 있다.
한편, 반도체장치들은 내부에서 소비되는 전류소모를 줄이기 위한 파워다운 모드를 구비한다. 반도체장치들은 연속적으로 기능을 수행하는 것이 아니라 아무런 기능을 수행하지 않는 경우도 많은데, 이러한 경우에 반도체장치들은 파워다운모드로 진입하여 자신의 전류소모를 줄인다. 예를 들어 반도체장치의 일종인 메모리장치는 데이터의 입/출력이 없는 구간 동안에는 파워다운모드로 진입하여 내부의 특정 블럭을 제외한 다른 블럭들을 동작시키지 않는 파워다운모드를 구비하고 있다. 또한, 파워다운모드에서는 외부로부터 전원은 인가되지만 내부클럭의 생성을 중단시켜 전력소모를 감소킬 수 있다.
본 발명은 동작 속도에 따라 파워다운신호를 지연하는 지연구간을 조절함으로써 파워다운모드 진입 시점을 조절하는 반도체장치를 제공한다.
이를 위해 본 발명은 동작주파수정보에 응답하여 인에이블되는 플래그신호를 생성하는 플래그신호생성회로 및 상기 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 동작주파수정보에 응답하여 제1 내지 제3 플래그신호를 생성하는 플래그신호생성회로 및 상기 제1 내지 제3 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 제1 내지 제3 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 클럭의 주파수를 감지하여 동작속도정보를 포함하는 동작주파수정보를 생성하는 동작주파수정보생성회로, 상기 동작주파수정보에 응답하여 인에이블되는 플래그신호를 생성하는 플래그신호생성회로 및 상기 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 동작 속도에 따라 파워다운신호를 지연하는 지연구간을 조절함으로써 파워다운모드 진입 시점을 조절할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 파워다운신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 파워다운신호생성회로의 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 파워다운신호생성회로의 또 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 반도체장치에 포함된 파워다운신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 6에 도시된 반도체장치에 포함된 파워다운신호생성회로의 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 6에 도시된 반도체장치에 포함된 파워다운신호생성회로의 또 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 6에 도시된 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1 내지 도 10에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 동작주파수정보생성회로(10), 플래그신호생성회로(20), 파워다운신호생성회로(30) 및 내부회로(40)를 포함할 수 있다.
동작주파수정보생성회로(10)는 클럭(CLK)의 주파수를 감지하여 반도체장치의 동작속도정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(10)는 고속동작정보 및 저속동작정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(10)는 설정구간 동안 클럭(CLK)의 토글링 횟수를 감지하여 동작속도정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(10)는 반도체장치의 동작 정보인 모드레지스터셋(MRS: Mode Register Set)에 의해 동작주파수정보(FIF)를 생성하도록 구현될 수 있다. 예를 들어 동작주파수정보생성회로(10)는 모드레지스터셋(MRS: Mode Register Set)에 의해 설정된 반도체장치의 동작속도에 따라 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보(FIF)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수의 비트로 구현하여 다수의 동작속도정보를 포함하도록 구현될 수 있다.
플래그신호생성회로(20)는 동작주파수정보(FIF)에 응답하여 인에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(20)는 동작주파수정보(FIF)가 고속동작에 대응하는 경우 인에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(20)는 동작주파수정보(FIF)가 저속동작에 대응하는 경우 디스에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호(FLAG)가 인에이블되는 로직레벨은 다양하게 설정될 수 있다.
파워다운신호생성회로(30)는 플래그신호(FLAG) 및 클럭인에이블신호(CKE)에 응답하여 커맨드(CMD)의 입력을 제어하기 위한 파워다운신호(PD)를 생성할 수 있다. 파워다운신호생성회로(30)는 클럭인에이블신호(CKE)의 레벨천이를 감지하여 파워다운신호(PD)를 생성할 수 있다. 파워다운신호생성회로(30)는 플래그신호(FLAG)에 응답하여 파워다운신호(PD)를 지연하는 지연구간이 설정될 수 있다. 파워다운신호생성회로(30)는 플래그신호(FLAG)가 인에이블되는 경우 파워다운신호(PD)를 지연하는 지연구간이 제1 지연구간으로 설정될 수 있다. 파워다운신호생성회로(30)는 플래그신호(FLAG)가 디스에이블되는 경우 파워다운신호(PD)를 지연하는 지연구간이 제2 지연구간으로 설정될 수 있다. 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정될 수 있다. 클럭인에이블신호(CKE)는 반도체장치에서 사용되는 내부클럭을 생성하기 위한 신호로 설정될 수 있다.
내부회로(40)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)에 따라 내부동작을 수행할 수 있다. 내부회로(40)는 파워다운신호(PD)가 디스에이블되는 경우 클럭(CLK)에 동기된 커맨드(CMD)에 따라 내부동작을 수행할 수 있다. 내부회로(40)는 파워다운신호(PD)가 인에이블되는 경우 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단할 수 있다. 내부회로(40)는 파워다운신호(PD)가 인에이블되는 경우 파워다운모드에 진입하여 내부클럭의 생성을 중단할 수 있다. 내부회로(40)는 일반적인 반도체장치에 포함되는 휘발성 메모리회로 또는 비휘발성 메모리회로로 구현될 수 있다.
도 2를 참고하면 본 발명의 일 실시예에 따른 파워다운신호생성회로(30a)는 전치파워다운신호생성회로(311), 제1 지연회로(312) 및 제2 지연회로(313)를 포함할 수 있다.
전치파워다운신호생성회로(311)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(311)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다. 라이징클럭(RCLK) 및 폴링클럭(FCLK)은 클럭(CLK)의 주파수가 분주되어 생성되는 신호로 설정될 수 있다. 라이징클럭(RCLK) 및 폴링클럭(FCLK)의 주파수는 클럭(CLK)의 주파수보다 느리게 설정될 수 있다. 라이징클럭(RCLK)과 폴링클럭(FCLK)은 서로 반대 위상을 갖는 신호로 설정될 수 있다.
제1 지연회로(312)는 플래그신호(FLAG)에 응답하여 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(312)는 플래그신호(FLAG)가 인에이블되는 경우 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(312)는 플래그신호(FLAG)가 인에이블되는 경우 구동되어 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다.
제2 지연회로(313)는 플래그신호(FLAG)에 응답하여 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(313)는 플래그신호(FLAG)가 디스에이블되는 경우 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(313)는 플래그신호(FLAG)가 디스에이블되는 경우 구동되어 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정될 수 있다.
도 3을 참고하면 본 발명의 다른 실시예에 따른 파워다운신호생성회로(30b)는 전치파워다운신호생성회로(321), 신호전달회로(322), 제1 지연회로(323) 및 제2 지연회로(324)를 포함할 수 있다.
전치파워다운신호생성회로(321)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(321)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다.
신호전달회로(322)는 제1 스위치(T31) 및 제2 스위치(T32)를 포함할 수 있다.
제1 스위치(T31)는 트랜지스터형 전달게이트로 구현될 수 있다. 제1 스위치(T31)는 플래그신호(FLAG)에 응답하여 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다. 제1 스위치(T31)는 플래그신호(FLAG)가 로직하이레벨로 인에이블되는 경우 턴온되어 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다.
제2 스위치(T32)는 트랜지스터형 전달게이트로 구현될 수 있다. 제2 스위치(T32)는 플래그신호(FLAG)에 응답하여 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다. 제2 스위치(T32)는 플래그신호(FLAG)가 로직로우레벨로 디스에이블되는 경우 턴온되어 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다.
즉, 신호전달회로(322)는 플래그신호(FLAG)에 응답하여 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달하거나 제2 전달신호(TS<2>)로 전달할 수 있다. 신호전달회로(322)는 플래그신호(FLAG)가 인에이블되는 경우 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다. 신호전달회로(322)는 플래그신호(FLAG)가 디스에이블되는 경우 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다.
제1 지연회로(323)는 제1 전달신호(TS<1>)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(323)는 제1 전달신호(TS<1>)를 제1 지연구간만큼 지연하여 파워다운신호(PD)로 전달할 수 있다.
제2 지연회로(324)는 제2 전달신호(TS<2>)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(324)는 제2 전달신호(TS<2>)를 제2 지연구간만큼 지연하여 파워다운신호(PD)로 전달할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정될 수 있다.
도 4를 참고하면 본 발명의 다른 실시예에 따른 파워다운신호생성회로(30c)는 전치파워다운신호생성회로(331), 제1 지연회로(332), 제2 지연회로(333) 및 선택전달회로(334)를 포함할 수 있다.
전치파워다운신호생성회로(331)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(331)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다.
제1 지연회로(332)는 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 제1 지연신호(DS<1>)를 생성할 수 있다. 제1 지연회로(332)는 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 제1 지연신호(DS<1>)로 전달할 수 있다.
제2 지연회로(333)는 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 제2 지연신호(DS<2>)를 생성할 수 있다. 제2 지연회로(333)는 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 제2 지연신호(DS<2>)로 전달할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정될 수 있다.
선택전달회로(334)는 플래그신호(FLAG)에 응답하여 제1 지연신호(DS<1>) 및 제2 지연신호(DS<2>) 중 어느 하나를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(334)는 플래그신호(FLAG)가 인에이블되는 경우 제1 지연신호(DS<1>)를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(334)는 플래그신호(FLAG)가 디스에이블되는 경우 제2 지연신호(DS<2>)를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(334)는 일반적인 멀티플렉서로 구현될 수 있다.
도 5를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 고속동작인 경우와 저속동작인 경우를 나누어 설명하면 다음과 같다.
우선, 반도체장치의 동작이 고속동작인 경우 동작주파수정보생성회로(10)는 클럭(CLK)의 주파수를 감지하여 반도체장치가 고속동작 정보를 포함하는 동작주파수정보(FIF)를 생성한다. 플래그신호생성회로(20)는 동작주파수정보(FIF)가 고속동작에 대응하는 경우 로직하이레벨로 인에이블되는 플래그신호(FLAG)를 생성한다.
한편, 반도체장치의 파워다운모드 진입시점은 파워다운모드에 진입하기 위한 커맨드(CMD)의 입력 시점으로부터 설정구간(tCPDED) 동안 파워다운신호(PD)를 생성하도록 스펙으로 설정되어 있다. 도 5에 도시된 설정구간(tCPDED)은 파워다운모드에 진입하기 위한 커맨드 입력시점인 T2 시점부터 T5 시점까지로 설정된다.
T1 시점에 파워다운신호생성회로(30)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 레벨천이 됨을 감지한다.
T2 시점에 파워다운모드에 진입하기 위한 커맨드(CMD)가 입력된다.
T3 시점에 파워다운신호생성회로(30)는 로직하이레벨로 인에이블되는 플래그신호(FLAG)에 응답하여 T1 시점부터 T3 시점까지 제1 지연구간만큼 지연된 파워다운신호(PD)를 생성한다.
내부회로(40)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단하여 파워다운모드에 진입한다.
다음으로, 반도체장치의 동작이 저속동작인 경우 동작주파수정보생성회로(10)는 클럭(CLK)의 주파수를 감지하여 반도체장치가 저속동작 정보를 포함하는 동작주파수정보(FIF)를 생성한다. 플래그신호생성회로(20)는 동작주파수정보(FIF)가 저속동작에 대응하는 경우 로직로우레벨로 디스에이블되는 플래그신호(FLAG)를 생성한다.
T1 시점에 파워다운신호생성회로(30)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 레벨천이 됨을 감지한다.
T2 시점에 파워다운모드에 진입하기 위한 커맨드(CMD)가 입력된다.
T4 시점에 파워다운신호생성회로(30)는 로직로우레벨로 디스에이블되는 플래그신호(FLAG)에 응답하여 T1 시점부터 T4 시점까지 제2 지연구간만큼 지연된 파워다운신호(PD)를 생성한다.
내부회로(40)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단하여 파워다운모드에 진입한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 동작 속도에 따라 파워다운신호를 지연하는 지연구간을 조절함으로써 파워다운모드 진입 시점을 조절할 수 있다.
도 6에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체장치는 동작주파수정보생성회로(50), 플래그신호생성회로(60), 파워다운신호생성회로(70) 및 내부회로(80)를 포함할 수 있다.
동작주파수정보생성회로(50)는 클럭(CLK)의 주파수를 감지하여 반도체장치의 동작속도정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(50)는 고속동작속도정보, 노멀동작속도정보 및 저속동작속도정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(50)는 설정구간 동안 클럭(CLK)의 토글링 횟수를 감지하여 동작속도정보를 포함하는 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보생성회로(50)는 반도체장치의 동작 정보인 모드레지스터셋(MRS: Mode Register Set)에 의해 동작주파수정보(FIF)를 생성하도록 구현될 수 있다. 예를 들어 동작주파수정보생성회로(50)는 모드레지스터셋(MRS: Mode Register Set)에 의해 설정된 반도체장치의 동작속도에 따라 동작주파수정보(FIF)를 생성할 수 있다. 동작주파수정보(FIF)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수의 비트로 구현하여 다수의 동작정보를 포함하도록 구현될 수 있다.
플래그신호생성회로(60)는 동작주파수정보(FIF)에 응답하여 인에이블되는 제1 내지 제3 플래그신호(FLAG<1:3>)를 생성할 수 있다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 고속동작에 대응하는 경우 인에이블되는 제1 플래그신호(FLAG<1>)를 생성할 수 있다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 노멀동작에 대응하는 경우 인에이블되는 제2 플래그신호(FLAG<2>)를 생성할 수 있다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 저속동작에 대응하는 경우 인에이블되는 제3 플래그신호(FLAG<3>)를 생성할 수 있다. 제1 내지 제3 플래그신호(FLAG<1:3>)가 인에이블되는 로직레벨은 다양하게 설정될 수 있다.
파워다운신호생성회로(70)는 제1 내지 제3 플래그신호(FLAG<1:3>) 및 클럭인에이블신호(CKE)에 응답하여 커맨드(CMD)의 입력을 제어하기 위한 파워다운신호(PD)를 생성할 수 있다. 파워다운신호생성회로(70)는 클럭인에이블신호(CKE)의 레벨천이를 감지하여 파워다운신호(PD)를 생성할 수 있다. 파워다운신호생성회로(70)는 제1 내지 제3 플래그신호(FLAG<1:3>)에 응답하여 파워다운신호(PD)를 지연하는 지연구간이 설정될 수 있다. 파워다운신호생성회로(70)는 제1 플래그신호(FLAG<1>)가 인에이블되는 경우 파워다운신호(PD)를 지연하는 지연구간이 제1 지연구간으로 설정될 수 있다. 파워다운신호생성회로(70)는 제2 플래그신호(FLAG<2>)가 인에이블되는 경우 파워다운신호(PD)를 지연하는 지연구간이 제2 지연구간으로 설정될 수 있다. 파워다운신호생성회로(70)는 제3 플래그신호(FLAG<3>)가 인에이블되는 경우 파워다운신호(PD)를 지연하는 지연구간이 제3 지연구간으로 설정될 수 있다. 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정되고, 제3 지연구간은 제2 지연구간보다 지연구간이 길게 설정될 수 있다. 클럭인에이블신호(CKE)는 반도체장치에서 사용되는 내부클럭을 생성하기 위한 신호로 설정될 수 있다.
내부회로(80)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)에 따라 내부동작을 수행할 수 있다. 내부회로(80)는 파워다운신호(PD)가 디스에이블되는 경우 클럭(CLK)에 동기된 커맨드(CMD)에 따라 내부동작을 수행할 수 있다. 내부회로(80)는 파워다운신호(PD)가 인에이블되는 경우 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단할 수 있다. 내부회로(80)는 파워다운신호(PD)가 인에이블되는 경우 파워다운모드에 진입하여 내부클럭의 생성을 중단할 수 있다. 내부회로(80)는 일반적인 반도체장치에 포함되는 휘발성 메모리회로 또는 비휘발성 메모리회로로 구현될 수 있다.
도 7을 참고하면 본 발명의 다른 실시예에 따른 파워다운신호생성회로(70a)는 전치파워다운신호생성회로(711), 제1 지연회로(712), 제2 지연회로(713) 및 제3 지연회로(714)를 포함할 수 있다.
전치파워다운신호생성회로(711)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(711)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다. 라이징클럭(RCLK) 및 폴링클럭(FCLK)은 클럭(CLK)의 주파수가 분주되어 생성되는 신호로 설정될 수 있다. 라이징클럭(RCLK) 및 폴링클럭(FCLK)의 주파수는 클럭(CLK)의 주파수보다 느리게 설정될 수 있다. 라이징클럭(RCLK)과 폴링클럭(FCLK)은 서로 반대 위상을 갖는 신호로 설정될 수 있다.
제1 지연회로(712)는 제1 플래그신호(FLAG<1>)에 응답하여 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(712)는 제1 플래그신호(FLAG<1>)가 인에이블되는 경우 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(712)는 제1 플래그신호(FLAG<1>)가 인에이블되는 경우 구동되어 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다.
제2 지연회로(713)는 제2 플래그신호(FLAG<2>)에 응답하여 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(713)는 제2 플래그신호(FLAG<2>)가 인에이블되는 경우 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(713)는 제2 플래그신호(FLAG<2>)가 인에이블되는 경우 구동되어 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다.
제3 지연회로(714)는 제3 플래그신호(FLAG<3>)에 응답하여 전치파워다운신호(PD_PRE)를 제3 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제3 지연회로(714)는 제3 플래그신호(FLAG<3>)가 인에이블되는 경우 전치파워다운신호(PD_PRE)를 제3 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제3 지연회로(714)는 제3 플래그신호(FLAG<3>)가 인에이블되는 경우 구동되어 전치파워다운신호(PD_PRE)를 제3 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정되고, 제3 지연구간은 제2 지연구간보다 지연구간이 길게 설정될 수 있다.
도 8을 참고하면 본 발명의 다른 실시예에 따른 파워다운신호생성회로(70b)는 전치파워다운신호생성회로(721), 신호전달회로(722), 제1 지연회로(723), 제2 지연회로(724) 및 제3 지연회로(725)를 포함할 수 있다.
전치파워다운신호생성회로(721)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(721)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다.
신호전달회로(722)는 제1 스위치(T71), 제2 스위치(T72) 및 제3 스위치(T73)를 포함할 수 있다.
제1 스위치(T71)는 트랜지스터형 전달게이트로 구현될 수 있다. 제1 스위치(T71)는 제1 플래그신호(FLAG<1>)에 응답하여 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다. 제1 스위치(T71)는 제1 플래그신호(FLAG<1>)가 로직하이레벨로 인에이블되는 경우 턴온되어 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다.
제2 스위치(T72)는 트랜지스터형 전달게이트로 구현될 수 있다. 제2 스위치(T72)는 제2 플래그신호(FLAG<2>)에 응답하여 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다. 제2 스위치(T72)는 제2 플래그신호(FLAG<2>)가 로직하이레벨로 인에이블되는 경우 턴온되어 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다.
제3 스위치(T73)는 트랜지스터형 전달게이트로 구현될 수 있다. 제3 스위치(T73)는 제3 플래그신호(FLAG<3>)에 응답하여 전치파워다운신호(PD_PRE)를 제3 전달신호(TS<3>)로 전달할 수 있다. 제3 스위치(T73)는 제3 플래그신호(FLAG<3>)가 로직하이레벨로 인에이블되는 경우 턴온되어 전치파워다운신호(PD_PRE)를 제3 전달신호(TS<3>)로 전달할 수 있다.
즉, 신호전달회로(722)는 제1 플래그신호(FLAG<1>)에 응답하여 전치파워다운신호(PD_PRE)를 제1 전달신호(TS<1>)로 전달할 수 있다. 신호전달회로(722)는 제2 플래그신호(FLAG<2>)에 응답하여 전치파워다운신호(PD_PRE)를 제2 전달신호(TS<2>)로 전달할 수 있다. 신호전달회로(722)는 제3 플래그신호(FLAG<3>)에 응답하여 전치파워다운신호(PD_PRE)를 제3 전달신호(TS<3>)로 전달할 수 있다.
제1 지연회로(723)는 제1 전달신호(TS<1>)를 제1 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제1 지연회로(723)는 제1 전달신호(TS<1>)를 제1 지연구간만큼 지연하여 파워다운신호(PD)로 전달할 수 있다.
제2 지연회로(724)는 제2 전달신호(TS<2>)를 제2 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제2 지연회로(724)는 제2 전달신호(TS<2>)를 제2 지연구간만큼 지연하여 파워다운신호(PD)로 전달할 수 있다.
제3 지연회로(725)는 제3 전달신호(TS<3>)를 제3 지연구간만큼 지연하여 파워다운신호(PD)를 생성할 수 있다. 제3 지연회로(725)는 제3 전달신호(TS<3>)를 제3 지연구간만큼 지연하여 파워다운신호(PD)로 전달할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정되고, 제3 지연구간은 제2 지연구간보다 지연구간이 길게 설정될 수 있다.
도 9를 참고하면 본 발명의 다른 실시예에 따른 파워다운신호생성회로(70c)는 전치파워다운신호생성회로(731), 제1 지연회로(732), 제2 지연회로(733), 제3 지연회로(734) 및 선택전달회로(735)를 포함할 수 있다.
전치파워다운신호생성회로(731)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)에 응답하여 전치파워다운신호(PD_PRE)를 생성할 수 있다. 전치파워다운신호생성회로(731)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 레벨천이하는 경우 인에이블되는 전치파워다운신호(PD_PRE)를 생성할 수 있다.
제1 지연회로(732)는 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 제1 지연신호(DS<1>)를 생성할 수 있다. 제1 지연회로(732)는 전치파워다운신호(PD_PRE)를 제1 지연구간만큼 지연하여 제1 지연신호(DS<1>)로 전달할 수 있다.
제2 지연회로(733)는 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 제2 지연신호(DS<2>)를 생성할 수 있다. 제2 지연회로(733)는 전치파워다운신호(PD_PRE)를 제2 지연구간만큼 지연하여 제2 지연신호(DS<2>)로 전달할 수 있다.
제3 지연회로(734)는 전치파워다운신호(PD_PRE)를 제3 지연구간만큼 지연하여 제3 지연신호(DS<3>)를 생성할 수 있다. 제3 지연회로(734)는 전치파워다운신호(PD_PRE)를 제3 지연구간만큼 지연하여 제3 지연신호(DS<3>)로 전달할 수 있다.
여기서, 제2 지연구간은 제1 지연구간보다 지연구간이 길게 설정되고, 제3 지연구간은 제2 지연구간보다 지연구간이 길게 설정될 수 있다.
선택전달회로(735)는 제1 내지 제3 플래그신호(FLAG<1:3>)에 응답하여 제1 내지 제3 지연신호(DS<1:3>) 중 어느 하나를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(735)는 제1 플래그신호(FLAG<1>)가 인에이블되는 경우 제1 지연신호(DS<1>)를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(735)는 제2 플래그신호(FLAG<2>)가 인에이블되는 경우 제2 지연신호(DS<2>)를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(735)는 제3 플래그신호(FLAG<3>)가 인에이블되는 경우 제3 지연신호(DS<3>)를 파워다운신호(PD)로 전달할 수 있다. 선택전달회로(735)는 일반적인 멀티플렉서로 구현될 수 있다.
도 10를 참고하여 본 발명의 다른 실시예에 따른 반도체장치의 동작을 설명하되 고속동작인 경우, 노멀동작인 경우 및 저속동작인 경우를 나누어 설명하면 다음과 같다.
우선, 반도체장치의 동작이 고속동작인 경우 동작주파수정보생성회로(50)는 클럭(CLK)의 주파수를 감지하여 반도체장치가 고속동작 정보를 포함하는 동작주파수정보(FIF)를 생성한다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 고속동작에 대응하는 경우 로직하이레벨로 인에이블되는 제1 플래그신호(FLAG<1>)를 생성한다.
한편, 반도체장치의 파워다운모드 진입시점은 파워다운모드에 진입하기 위한 커맨드(CMD)의 입력 시점으로부터 설정구간(tCPDED) 동안 파워다운신호(PD)를 생성하도록 스펙으로 설정되어 있다. 도 10에 도시된 설정구간(tCPDED)은 파워다운모드에 진입학 위한 커맨드 입력시점인 T12 시점부터 T16 시점까지로 설정된다.
T11 시점에 파워다운신호생성회로(70)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 레벨천이 됨을 감지한다.
T12 시점에 파워다운모드에 진입하기 위한 커맨드(CMD)가 입력된다.
T13 시점에 파워다운신호생성회로(70)는 로직하이레벨로 인에이블되는 제1 플래그신호(FLAG<1>)에 응답하여 T11 시점부터 T13 시점까지 제1 지연구간만큼 지연된 파워다운신호(PD)를 생성한다.
내부회로(80)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단하여 파워다운모드에 진입한다.
다음으로, 반도체장치의 동작이 노멀동작인 경우 동작주파수정보생성회로(50)는 클럭(CLK)의 주파수를 감지하여 반도체장치가 노멀동작 정보를 포함하는 동작주파수정보(FIF)를 생성한다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 노멀동작에 대응하는 경우 로직하이레벨로 인에이블되는 제2 플래그신호(FLAG<2>)를 생성한다.
T11 시점에 파워다운신호생성회로(70)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 레벨천이 됨을 감지한다.
T12 시점에 파워다운모드에 진입하기 위한 커맨드(CMD)가 입력된다.
T14 시점에 파워다운신호생성회로(70)는 로직하이레벨로 인에이블되는 제2 플래그신호(FLAG<2>)에 응답하여 T11 시점부터 T14 시점까지 제2 지연구간만큼 지연된 파워다운신호(PD)를 생성한다.
내부회로(80)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단하여 파워다운모드에 진입한다.
다음으로, 반도체장치의 동작이 저속동작인 경우 동작주파수정보생성회로(50)는 클럭(CLK)의 주파수를 감지하여 반도체장치가 저속동작 정보를 포함하는 동작주파수정보(FIF)를 생성한다. 플래그신호생성회로(60)는 동작주파수정보(FIF)가 저속동작에 대응하는 경우 로직하이레벨로 인에이블되는 제3 플래그신호(FLAG<3>)를 생성한다.
T11 시점에 파워다운신호생성회로(70)는 라이징클럭(RCLK) 및 폴링클럭(FCLK)에 동기되어 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 레벨천이를 감지한다.
T12 시점에 파워다운에 진입하기 위한 커맨드(CMD)가 입력된다.
T15 시점에 파워다운신호생성회로(70)는 로직하이레벨로 인에이블되는 제3 플래그신호(FLAG<3>)에 응답하여 T11 시점부터 T15 시점까지 제3 지연구간만큼 지연된 파워다운신호(PD)를 생성한다.
내부회로(80)는 파워다운신호(PD)에 응답하여 클럭(CLK)에 동기된 커맨드(CMD)의 입력을 차단하여 파워다운모드에 진입한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 동작 속도에 따라 파워다운신호를 지연하는 지연구간을 조절함으로써 파워다운모드 진입 시점을 조절할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 6에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
10. 동작주파수정보생성회로 20. 플래그신호생성회로
30. 파워다운신호생성회로 40. 내부회로
제2 실시예
50. 동작주파수정보생성회로 60. 플래그신호생성회로
70. 파워다운신호생성회로 80. 내부회로

Claims (24)

  1. 동작주파수정보에 응답하여 인에이블되는 플래그신호를 생성하는 플래그신호생성회로; 및
    상기 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함하되, 상기 동작주파수정보는 모드레지스터셋에 의해 생성되는 신호인 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    설정구간 동안 외부로부터 공급되는 클럭의 주파수를 감지하여 동작속도정보를 포함하는 상기 동작주파수정보를 생성하는 동작주파수정보생성회로를 더 포함하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 플래그신호는 상기 클럭의 주파수가 상기 반도체장치의 동작속도가 고속인 경우에 대응할 때 인에이블되고, 상기 플래그신호는 상기 클럭의 주파수가 상기 반도체장치의 동작속도가 저속인 경우에 대응할 때 디스에이블되는 신호인 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 파워다운신호가 디스에이블되는 경우 클럭에 동기되어 상기 커맨드를 입력받아 내부동작을 수행하고, 상기 파워다운신호가 인에이블되는 경우 상기 커맨드의 입력을 차단하는 내부회로를 더 포함하는 반도체장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 플래그신호는 상기 반도체장치의 동작속도가 고속인 경우 인에이블되고, 상기 플래그신호는 상기 반도체장치의 동작속도가 저속인 경우 디스에이블되는 신호인 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 플래그신호가 인에이블되는 경우 상기 전치파워다운신호를 제1 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제1 지연회로; 및
    상기 플래그신호가 디스에이블되는 경우 상기 전치파워다운신호를 제2 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제2 지연회로를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 플래그신호에 응답하여 상기 전치파워다운신호를 제1 전달신호로 전달하거나 제2 전달신호로 전달하는 신호전달회로;
    상기 제1 전달신호를 제1 지연구간만큼 지연하여 상기 파워다운신호를 생성는 제1 지연회로; 및
    상기 제2 전달신호를 제2 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제2 지연회로를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 신호전달회로는
    상기 플래그신호가 인에이블되는 경우 상기 전치파워다운신호를 상기 제1 전달신호로 전달하는 제1 스위치; 및
    상기 플래그신호가 디스에이블되는 경우 상기 전치파워다운신호를 상기 제2 전달신호로 전달하는 제2 스위치를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 전치파워다운신호를 제1 지연구간만큼 지연하여 제1 지연신호를 생성는 제1 지연회로;
    상기 전치파워다운신호를 제2 지연구간만큼 지연하여 제2 지연신호를 생성하는 제2 지연회로; 및
    상기 플래그신호에 응답하여 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 상기 파워다운신호로 전달하는 선택전달회로를 포함하는 반도체장치.
  11. 동작주파수정보에 응답하여 제1 내지 제3 플래그신호를 생성하는 플래그신호생성회로; 및
    상기 제1 내지 제3 플래그신호 및 클럭인에이블신호에 응답하여 커맨드의 입력을 제어하기 위한 파워다운신호를 생성하되, 상기 파워다운신호는 상기 제1 내지 제3 플래그신호에 응답하여 지연구간이 조절되는 파워다운신호생성회로를 포함하되, 상기 동작주파수정보는 모드레지스터셋에 의해 생성되는 신호인 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    설정구간 동안 외부로부터 공급되는 클럭의 주파수를 감지하여 동작속도정보를 포함하는 상기 동작주파수정보를 생성하는 동작주파수정보생성회로를 더 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 파워다운신호가 디스에이블되는 경우 클럭에 동기되어 상기 커맨드를 입력받아 내부동작을 수행하고, 상기 파워다운신호가 인에이블되는 경우 상기 커맨드의 입력을 차단하는 내부회로를 더 포함하는 반도체장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 플래그신호는 상기 반도체장치가 고속동작인 경우 인에이블되고, 상기 제2 플래그신호는 상기 반도체장치가 노말동작인 경우 인에이블되며, 상기 제3 플래그신호는 상기 반도체장치가 저속동작인 경우 인에이블되는 신호인 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 제1 플래그신호에 응답하여 상기 전치파워다운신호를 제1 지연구간만큼 지연하여 상기 파워다운신호로 전달하는 제1 지연회로;
    상기 제2 플래그신호에 응답하여 상기 전치파워다운신호를 제2 지연구간만큼 지연하여 상기 파워다운신호로 전달하는 제2 지연회로; 및
    상기 제3 플래그신호에 응답하여 상기 전치파워다운신호를 제3 지연구간만큼 지연하여 상기 파워다운신호로 전달하는 제3 지연회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 제1 플래그신호에 응답하여 상기 전치파워다운신호를 제1 전달신호로 전달하고, 상기 제2 플래그신호에 응답하여 상기 전치파워다운신호를 제2 전달신호로 전달하며, 상기 제3 플래그신호에 응답하여 상기 전치파워다운신호를 제3 전달신호로 전달하는 신호전달회로;
    상기 제1 전달신호를 제1 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제1 지연회로;
    상기 제2 전달신호를 제2 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제2 지연회로; 및
    상기 제3 전달신호를 제3 지연구간만큼 지연하여 상기 파워다운신호를 생성하는 제3 지연회로를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 신호전달회로는
    상기 제1 플래그신호가 인에이블되는 경우 상기 전치파워다운신호를 상기 제1 전달신호로 전달하는 제1 스위치;
    상기 제2 플래그신호가 인에이블되는 경우 상기 전치파워다운신호를 상기 제2 전달신호로 전달하는 제2 스위치; 및
    상기 제3 플래그신호가 인에이블되는 경우 상기 전치파워다운신호를 상기 제3 전달신호로 전달하는 제3 스위치를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 파워다운신호생성회로는
    라이징클럭 및 폴링클럭에 동기되어 상기 클럭인에이블신호가 레벨천이하는 경우 인에이블되는 전치파워다운신호를 생성하는 전치파워다운신호생성회로;
    상기 전치파워다운신호를 제1 지연구간만큼 지연하여 제1 지연신호를 생성는 제1 지연회로;
    상기 전치파워다운신호를 제2 지연구간만큼 지연하여 제2 지연신호를 생성하는 제2 지연회로;
    상기 전치파워다운신호를 제3 지연구간만큼 지연하여 제3 지연신호를 생성하는 제3 지연회로; 및
    상기 제1 플래그신호에 응답하여 상기 제1 지연신호를 상기 파워다운신호로 전달하고, 상기 제2 플래그신호에 응답하여 상기 제2 지연신호를 상기 파워다운신호로 전달하며, 상기 제3 플래그신호에 응답하여 상기 제3 지연신호를 상기 파워다운신호로 전달하는 선택전달회로를 포함하는 반도체장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373698B2 (en) * 2017-05-26 2022-06-28 SK Hynix Inc. Semiconductor device, semiconductor system including the same and operating method for a semiconductor system
US10438650B1 (en) * 2018-07-20 2019-10-08 Micron Technology, Inc. Memory device with a signal control mechanism

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253073A (ja) 2003-02-20 2004-09-09 Fujitsu Ltd 半導体装置及びその制御方法
US20050286339A1 (en) 2004-06-28 2005-12-29 Parris Michael C Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM
KR100826649B1 (ko) * 2006-11-24 2008-05-06 주식회사 하이닉스반도체 딥 파워다운 모드 제어 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
US6735454B1 (en) * 1999-11-04 2004-05-11 Qualcomm, Incorporated Method and apparatus for activating a high frequency clock following a sleep mode within a mobile station operating in a slotted paging mode
KR100896182B1 (ko) 2007-02-22 2009-05-12 삼성전자주식회사 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
US9240229B1 (en) * 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253073A (ja) 2003-02-20 2004-09-09 Fujitsu Ltd 半導体装置及びその制御方法
US20050286339A1 (en) 2004-06-28 2005-12-29 Parris Michael C Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM
KR100826649B1 (ko) * 2006-11-24 2008-05-06 주식회사 하이닉스반도체 딥 파워다운 모드 제어 회로

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