KR102638792B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 제1 분주클럭에 동기 되어 옵셋신호에 따라 커맨드를 시프팅하고, 제2 분주클럭에 동기 되어 시프팅된 상기 커맨드로부터 커맨드합성신호를 생성하는 커맨드합성회로, 상기 제2 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로 및 상기 스트로브합성신호에 따라 상기 커맨드합성신호 및 구동신호 중 어느 하나로부터 구동제어신호를 생성하는 구동제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 온다이터미네이션 동작을 수행하는 반도체장치에 관한 것이다.
고속으로 동작하는 반도체시스템에 포함된 반도체장치들 간에 입출력되는 전송신호의 스윙폭이 점차 감소됨에 따라 인터페이스단에서 임피던스 미스매칭에 따른 전송신호의 반사가 심각해지고 있다. 임피던스 미스매칭은 공정 상태 변동 등의 현상에 기인하여 발생되므로, 온다이 터미네이션(ODT: On-Die Termination)이라는 임피던스 매칭회로를 반도체시스템에 사용하고 있다.
한편, 반도체장치는 온다이 터미네이션(ODT: On-Die Termination) 동작을 수행하기 위한 시간인 tADC를 스펙으로 정의하고 있다. tADC는 온다이 터미네이션(ODT: On-Die Termination) 동작 시 저항값(RTT)이 변경되기 위한 시간을 의미한다.
본 발명의 배경기술은 미국 등록특허US8,984,320에 개시되어 있다.
본 발명은 서로 다른 경로를 갖는 커맨드합성신호와 스트로브합성신호를 동일한 분주클럭에 동기 되어 래치함으로써 커맨드합성신호와 스트로브합성신호간의 미스매칭을 방지하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 분주클럭에 동기 되어 옵셋신호에 따라 커맨드를 시프팅하고, 제2 분주클럭에 동기 되어 시프팅된 상기 커맨드로부터 커맨드합성신호를 생성하는 커맨드합성회로, 상기 제2 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로 및 상기 스트로브합성신호에 따라 상기 커맨드합성신호 및 구동신호 중 어느 하나로부터 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 및 제3 분주클럭에 동기 되어 옵셋신호에 따라 커맨드를 시프팅하고, 제2 및 제4 분주클럭에 동기 되어 시프팅된 상기 커맨드로부터 커맨드합성신호를 생성하는 커맨드합성회로, 상기 제2 및 제4 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로 및 상기 스트로브합성신호에 따라 상기 커맨드합성신호 및 구동신호 중 어느 하나로부터 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 분주클럭에 동기 되어 옵셋신호에 따라 제1 커맨드 또는 제2 커맨드를 시프팅하고, 제2 분주클럭에 동기 되어 시프팅된 상기 제1 커맨드 또는 상기 제2 커맨드로부터 제1 및 제2 커맨드합성신호를 생성하는 커맨드합성회로, 상기 제2 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로 및 상기 스트로브합성신호에 따라 상기 제1 및 제2 커맨드합성신호 및 제1 및 제2 구동신호 중 어느 하나로부터 제1 및 제2 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 서로 다른 경로를 통해 생성되는 커맨드합성신호와 스트로브합성신호를 동일한 분주클럭에 동기 되어 래치함으로써 커맨드합성신호와 스트로브합성신호간의 미스매칭을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 서로 다른 경로를 통해 생성되는 커맨드합성신호와 스트로브합성신호를 동일한 분주클럭에 동기 되어 래치하고, 래치된 신호로부터 온다이터미네이션 동작을 수행하기 위한 신호를 생성함으로써 저항값이 변경되기 위한 시간인 tADC 스펙을 만족할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 커맨드합성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 커맨드합성회로에 포함된 커맨드시프팅회로의 구성을 도시한 도면이다.
도 4는 도 2에 도시된 커맨드합성회로에 포함된 내부커맨드생성회로의 구성을 도시한 도면이다.
도 5는 도 4 2에 도시된 커맨드합성회로에 포함된 신호전달회로의 구성을 도시한 도면이다.
도 6은 도 1에 도시된 반도체장치에 포함된 스트로브제어신호합성회로의 구성을 도시한 블럭도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 구동제어회로의 구성을 도시한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1 내지 도 8에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 커맨드합성회로(10), 스트로브제어신호합성회로(20), 구동제어회로(30) 및 데이터출력회로(40)를 포함할 수 있다.
커맨드합성회로(10)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 및 제2 커맨드(CMD<1:2>)로부터 제1 및 제2 커맨드합성신호(ODT_SUM<1:2>)를 생성할 수 있다. 커맨드합성회로(10)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 및 제2 커맨드(CMD<1:2>)를 시프팅할 수 있다. 커맨드합성회로(10)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 시프팅된 제1 및 제2 커맨드(CMD<1:2>)로부터 제1 및 제2 커맨드합성신호(ODT_SUM<1:2>)를 생성할 수 있다. 제1 커맨드(CMD<1>)는 라이트동작 시 온다이터미네이션 동작을 수행하기 위해 입력되는 커맨드로 설정될 수 있다. 제2 커맨드(CMD<2>)는 또 다른 반도체장치가 라이트동작 시 온다이터미네이션 동작을 수행하기 위해 입력되는 커맨드로 설정될 수 있다. 제2 커맨드(CMD<2>)는 실시예에 따라 또 다른 반도체장치가 리드동작 시 온다이터미네이션 동작을 수행하기 위해 입력되는 커맨드로 설정될 수 있다. 제1 및 제2 커맨드(CMD<1:2>)는 두 비트의 신호로 도시되어 있지만 실시예에 따라 다양한 비트수를 갖는 커맨드로 설정될 수 있다. 제1 내지 제5 옵셋신호(MOFS<1:5>)는 제1 및 제2 커맨드(CMD<1:2>)를 시프팅하기 위한 시간을 설정하기 위해 모드레지스터셋(MRS: Mode Register Set)에서 생성되는 신호로 설정될 수 있다. 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(IBCLK) 및 제4 분주클럭(QBCLK)은 각각 서로 다른 위상을 갖고 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 분주클럭(ICLK)과 제3 분주클럭(IBCLK)은 위상이 반대이고, 제2 분주클럭(QCLK)과 제4 분주클럭(QBCLK)은 위상이 반대로 설정될 수 있다.
스트로브제어신호합성회로(20)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 스트로브제어신호(DQS_ODT)로부터 스트로브합성신호(DQS_SUM)를 생성할 수 있다. 스트로브제어신호합성회로(20)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 스트로브제어신호(DQS_ODT)를 시프팅할 수 있다. 스트로브제어신호합성회로(20)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 시프팅된 스트로브제어신호(DQS_ODT)로부터 스트로브합성신호(DQS_SUM)를 생성할 수 있다. 스트로브제어신호(DQS_ODT)는 온다이터미네이션 동작을 위해 인에이블되는 신호로 설정될 수 있다.
구동제어회로(30)는 스트로브합성신호(DQS_SUM)에 따라 제1 및 제2 커맨드합성신호(ODT_SUM<1:2>) 및 제1 및 제2 구동신호(DRV<1:2>) 중 어느 하나로부터 제1 및 제2 구동제어신호(ODTEN<1:2>)를 생성할 수 있다. 구동제어회로(30)는 스트로브합성신호(DQS_SUM)가 인에이블되는 경우 제1 및 제2 커맨드합성신호(ODT_SUM<1:2>)로부터 제1 및 제2 구동제어신호(ODTEN<1:2>)를 생성할 수 있다. 구동제어회로(30)는 스트로브합성신호(DQS_SUM)가 디스에이블되는 경우 제1 및 제2 구동신호(DRV<1:2>)로부터 제1 및 제2 구동제어신호(ODTEN<1:2>)를 생성할 수 있다. 제1 및 제2 구동신호(DRV<1:2>)는 출력데이터(DOUT)를 구동하기 위한 구동력정보를 포함하는 신호로 설정될 수 있다.
데이터출력회로(40)는 제1 및 제2 구동제어신호(ODTEN<1:2>)에 따라 구동력이 조절되어 입력데이터(DIN)를 출력데이터(DOUT)로 출력할 수 있다. 데이터출력회로(40)는 제1 및 제2 구동제어신호(ODTEN<1:2>)에 따라 조절된 구동력으로 출력데이터(DOUT)를 구동하여 외부로 출력할 수 있다. 데이터출력회로(40)는 제1 및 제2 구동제어신호(ODTEN<1:2>)에 따라 온다이터미네이션 동작을 수행하여 출력데이터(DOUT)를 외부로 출력할 수 있다.
도 2를 참고하면, 커맨드합성회로(10)는 전달커맨드생성회로(11) 및 커맨드합성신호생성회로(12)를 포함할 수 있다.
전달커맨드생성회로(11)는 커맨드시프팅회로(110), 내부커맨드생성회로(120) 및 제1 타이밍제어회로(130)를 포함할 수 있다.
커맨드시프팅회로(110)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 커맨드(CMD<1>)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제8 지연데이터커맨드(DODT<1:8>)를 생성할 수 있다. 커맨드시프팅회로(110)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제2 커맨드(CMD<2>)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제8 지연라이트커맨드(NTWR<1:8>)를 생성할 수 있다.
내부커맨드생성회로(120)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 내지 제8 지연데이터커맨드(DODT<1:8>)로부터 제1 내부데이터커맨드(DODT_I) 및 제2 내부데이터커맨드(DODT_IB)를 생성할 수 있다. 내부커맨드생성회로(120)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 내지 제8 지연라이트커맨드(NTWR<1:8>)로부터 제1 내부라이트커맨드(NTWR_I) 및 제2 내부라이트커맨드(NTWR_IB)를 생성할 수 있다.
제1 타이밍제어회로(130)는 제1 분주클럭(ICLK)에 동기 되어 제1 내부데이터커맨드(DODT_I)를 래치하여 제1 전달커맨드(TDODT_I)로 출력할 수 있다. 제1 타이밍제어회로(130)는 제3 분주클럭(IBCLK)에 동기 되어 제2 내부데이터커맨드(DODT_IB)를 래치하여 제2 전달커맨드(TDODT_IB)로 출력할 수 있다. 제1 타이밍제어회로(130)는 제1 분주클럭(ICLK)에 동기 되어 제3 내부라이트커맨드(NTWR_I)를 래치하여 제3 전달커맨드(TNTWR_I)로 출력할 수 있다. 제1 타이밍제어회로(130)는 제3 분주클럭(IBCLK)에 동기 되어 제4 내부라이트커맨드(NTWR_IB)를 래치하여 제4 전달커맨드(TNTWR_IB)로 출력할 수 있다. 제1 타이밍제어회로(130)는 플립플롭(Flip Flop)으로 구현될 수 있다.
이와 같은 전달커맨드생성회로(11)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 설정되는 지연량으로 제1 커맨드(CMD<1>)를 시프팅하여 제1 전달커맨드(TDODT_I) 및 제2 전달커맨드(TODT_IB)를 생성할 수 있다. 전달커맨드생성회로(11)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 설정되는 지연량으로 제2 커맨드(CMD<2>)를 시프팅하여 제3 전달커맨드(TNTWR_I) 및 제4 전달커맨드(TNTWR_IB)를 생성할 수 있다.
커맨드합성신호생성회로(12)는 신호전달회로(140), 제2 타이밍제어회로(150) 및 제1 합성회로(160)를 포함할 수 있다.
신호전달회로(140)는 제1 전달커맨드(TDODT_I) 및 제3 전달커맨드(TNTWR_I)의 로직레벨 조합에 따라 제1 내지 제6 저항값설정신호(RTT<1:6>)로부터 제1 및 제2 전치구동제어신호(ODT_PREI<1:2>)를 생성할 수 있다. 신호전달회로(140)는 제2 전달커맨드(TDODT_IB) 및 제4 전달커맨드(TNTWR_IB)의 로직레벨 조합에 따라 제1 내지 제6 저항값설정신호(RTT<1:6>)로부터 제3 및 제4 전치구동제어신호(ODT_PREIB<1:2>)를 생성할 수 있다.
제2 타이밍제어회로(150)는 제2 분주클럭(QCLK)에 동기 되어 제1 및 제2 전치구동제어신호(ODT_PREI<1:2>)를 래치하여 제1 및 제2 전달구동제어신호(TODT_PREI<1:2>)로 출력할 수 있다. 제2 타이밍제어회로(150)는 제4 분주클럭(QBCLK)에 동기 되어 제3 및 제4 전치구동제어신호(ODT_PREIB<1:2>)를 래치하여 제3 및 제4 전달구동제어신호(TODT_PREIB<1:2>)로 출력할 수 있다. 제2 타이밍제어회로(150)는 플립플롭(Flip Flop)으로 구현될 수 있다.
제1 합성회로(160)는 제1 전달구동제어신호(TODT_PREI<1>)와 제3 전달구동제어신호(TODT_PREIB<1>)를 합성하여 제1 커맨드합성신호(ODT_SUM<1>)를 생성할 수 있다. 제1 합성회로(160)는 제1 전달구동제어신호(TODT_PREI<1>) 및 제3 전달구동제어신호(TODT_PREIB<1>) 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 커맨드합성신호(ODT_SUM<1>)를 생성할 수 있다. 제1 합성회로(160)는 제1 전달구동제어신호(TODT_PREI<1>)를 버퍼링하여 제1 커맨드합성신호(ODT_SUM<1>)를 생성할 수 있다. 제1 합성회로(160)는 제3 전달구동제어신호(TODT_PREIB<1>)를 버퍼링하여 제1 커맨드합성신호(ODT_SUM<1>)를 생성할 수 있다. 제1 합성회로(160)는 제2 전달구동제어신호(TODT_PREI<2>)와 제4 전달구동제어신호(TODT_PREIB<2>)를 합성하여 제2 커맨드합성신호(ODT_SUM<2>)를 생성할 수 있다. 제1 합성회로(160)는 제2 전달구동제어신호(TODT_PREI<2>) 및 제4 전달구동제어신호(TODT_PREIB<2>) 중 어느 하나가 인에이블되는 경우 인에이블되는 제2 커맨드합성신호(ODT_SUM<2>)를 생성할 수 있다. 제1 합성회로(160)는 제2 전달구동제어신호(TODT_PREI<2>)를 버퍼링하여 제2 커맨드합성신호(ODT_SUM<2>)를 생성할 수 있다. 제1 합성회로(160)는 제4 전달구동제어신호(TODT_PREIB<2>)를 버퍼링하여 제2 커맨드합성신호(ODT_SUM<2>)를 생성할 수 있다.
이와 같은 커맨드합성신호생성회로(12)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 제1 전달커맨드(TDODT_I) 및 제2 전달커맨드(TDODT_IB)의 로직레벨에 따라 제1 내지 제6 저항값설정신호(RTT<1:6>)로부터 제1 커맨드합성신호(ODT_SUM<1>)를 생성할 수 있다. 커맨드합성신호생성회로(12)는 제2 분주클럭(QCLK) 및 제4 분주클럭(QBCLK)에 동기 되어 제3 전달커맨드(TNTWR_I) 및 제4 전달커맨드(TNTWR_IB)의 로직레벨에 따라 제1 내지 제6 저항값설정신호(RTT<1:6>)로부터 제2 커맨드합성신호(ODT_SUM<2>)를 생성할 수 있다.
도 3을 참고하면, 커맨드시프팅회로(110)는 제1 시프팅회로(111) 및 제2 시프팅회로(112)를 포함할 수 있다.
제1 시프팅회로(111)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제1 커맨드(CMD<1>)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제8 지연데이터커맨드(DODT<1:8>)를 생성할 수 있다. 제1 시프팅회로(111)는 다수의 인버터들이 직렬로 연결되는 인버터체인으로 구현될 수 있다.
제2 시프팅회로(112)는 제1 분주클럭(ICLK) 및 제3 분주클럭(IBCLK)에 동기 되어 제2 커맨드(CMD<2>)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제8 지연라이트커맨드(NTWR<1:8>)를 생성할 수 있다. 제2 시프팅회로(112)는 다수의 인버터들이 직렬로 연결되는 인버터체인으로 구현될 수 있다. 제2 시프팅회로(112)는 제1 시프팅회로(111)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행할 수 있다.
도 4를 참고하면, 내부커맨드생성회로(120)는 제1 논리회로(121) 및 제2 논리회로(122)를 포함할 수 있다.
제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 커맨드(CMD<1>), 제2 지연데이터커맨드(DODT<2>), 제4 지연데이터커맨드(DODT<4>), 제5 지연데이터커맨드(DODT<5>) 및 제7 지연데이터커맨드(DODT<7>)로부터 제1 내부데이터커맨드(DODT_I)를 생성할 수 있다. 제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제1 커맨드(CMD<1>), 제2 지연데이터커맨드(DODT<2>), 제4 지연데이터커맨드(DODT<4>), 제5 지연데이터커맨드(DODT<5>) 및 제7 지연데이터커맨드(DODT<7>) 중 선택되는 신호를 버퍼링하여 제1 내부데이터커맨드(DODT_I)를 생성할 수 있다. 제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제1 커맨드(CMD<1>), 제2 지연데이터커맨드(DODT<2>), 제4 지연데이터커맨드(DODT<4>), 제5 지연데이터커맨드(DODT<5>) 및 제7 지연데이터커맨드(DODT<7>) 중 선택되는 신호에 따라 인에이블구간이 설정되는 제1 내부데이터커맨드(DODT_I)를 생성할 수 있다.
제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 커맨드(CMD<1>), 제1 지연데이터커맨드(DODT<1>), 제3 지연데이터커맨드(DODT<3>), 제6 지연데이터커맨드(DODT<6>) 및 제8 지연데이터커맨드(DODT<8>)로부터 제2 내부데이터커맨드(DODT_IB)를 생성할 수 있다. 제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제1 커맨드(CMD<1>), 제1 지연데이터커맨드(DODT<1>), 제3 지연데이터커맨드(DODT<3>), 제6 지연데이터커맨드(DODT<6>) 및 제8 지연데이터커맨드(DODT<8>) 중 선택되는 신호를 버퍼링하여 제2 내부데이터커맨드(DODT_IB)를 생성할 수 있다. 제1 논리회로(121)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제1 커맨드(CMD<1>), 제1 지연데이터커맨드(DODT<1>), 제3 지연데이터커맨드(DODT<3>), 제6 지연데이터커맨드(DODT<6>) 및 제8 지연데이터커맨드(DODT<8>) 중 선택되는 신호에 따라 인에이블구간이 설정되는 제2 내부데이터커맨드(DODT_IB)를 생성할 수 있다.
제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제2 커맨드(CMD<2>), 제2 지연라이트커맨드(NTWR<2>), 제4 지연라이트커맨드(NTWR<4>), 제5 지연라이트커맨드(NTWR<5>) 및 제7 지연라이트커맨드(NTWR<7>)로부터 제1 내부라이트커맨드(NTWR_I)를 생성할 수 있다. 제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제2 커맨드(CMD<2>), 제2 지연라이트커맨드(NTWR<2>), 제4 지연라이트커맨드(NTWR<4>), 제5 지연라이트커맨드(NTWR<5>) 및 제7 지연라이트커맨드(NTWR<7>) 중 선택되는 신호를 버퍼링하여 제1 내부라이트커맨드(NTWR_I)를 생성할 수 있다. 제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제2 커맨드(CMD<2>), 제2 지연라이트커맨드(NTWR<2>), 제4 지연라이트커맨드(NTWR<4>), 제5 지연라이트커맨드(NTWR<5>) 및 제7 지연라이트커맨드(NTWR<7>) 중 선택되는 신호에 따라 인에이블구간이 설정되는 제1 내부라이트커맨드(NTWR_I)를 생성할 수 있다.
제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제2 커맨드(CMD<2>), 제1 지연라이트커맨드(NTWR<1>), 제3 지연라이트커맨드(NTWR<3>), 제6 지연라이트커맨드(NTWR<6>) 및 제8 지연라이트커맨드(NTWR<8>)로부터 제2 내부라이트커맨드(NTWR_IB)를 생성할 수 있다. 제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제2 커맨드(CMD<2>), 제1 지연라이트커맨드(NTWR<1>), 제3 지연라이트커맨드(NTWR<3>), 제6 지연라이트커맨드(NTWR<6>) 및 제8 지연라이트커맨드(NTWR<8>) 중 선택되는 신호를 버퍼링하여 제2 내부라이트커맨드(NTWR_IB)를 생성할 수 있다. 제2 논리회로(122)는 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨조합에 따라 제2 커맨드(CMD<2>), 제1 지연라이트커맨드(NTWR<1>), 제3 지연라이트커맨드(NTWR<3>), 제6 지연라이트커맨드(NTWR<6>) 및 제8 지연라이트커맨드(NTWR<8>) 중 선택되는 신호에 따라 인에이블구간이 설정되는 제2 내부라이트커맨드(NTWR_IB)를 생성할 수 있다. 제2 논리회로(122)는 제1 논리회로(121)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행할 수 있다.
도 5를 참고하면, 신호전달회로(140)는 제1 전달회로(141) 및 제2 전달회로(142)를 포함할 수 있다.
제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직로우레벨로 디스에이블되고 제3 전달커맨드(TNTWR_I)가 로직로우레벨로 디스에이블되는 경우 제1 저항값설정신호(RTT<1>)로부터 제1 전치구동제어신호(ODT_PREI<1>)를 생성할 수 있다. 제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직하이레벨로 인에이블되는 경우 제2 저항값설정신호(RTT<2>)로부터 제1 전치구동제어신호(ODT_PREI<1>)를 생성할 수 있다. 제1 전달회로(141)는 제3 전달커맨드(TNTWR_I)가 로직하이레벨로 인에이블되는 경우 제3 저항값설정신호(RTT<3>)로부터 제1 전치구동제어신호(ODT_PREI<1>)를 생성할 수 있다. 제1 저항값설정신호(RTT<1>)는 제1 저항값 정보를 포함하는 신호로 설정될 수 있다. 제1 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제2 저항값설정신호(RTT<2>)는 제2 저항값 정보를 포함하는 신호로 설정될 수 있다. 제2 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제3 저항값설정신호(RTT<3>)는 제3 저항값 정보를 포함하는 신호로 설정될 수 있다. 제3 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제1 내지 제3 저항값은 실시예에 따라 다양한 저항값으로 설정될 수 있고, 제1 내지 제3 저항값설정신호(RTT<1:3>)는 각각 하나의 비트로 표현되었지만 실시예에 따라 다양한 비트를 포함하는 신호로 설정될 수 있다.
제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직로우레벨로 디스에이블되고 제3 전달커맨드(TNTWR_I)가 로직로우레벨로 디스에이블되는 경우 제4 저항값설정신호(RTT<4>)로부터 제2 전치구동제어신호(ODT_PREI<2>)를 생성할 수 있다. 제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직하이레벨로 인에이블되는 경우 제5 저항값설정신호(RTT<5>)로부터 제2 전치구동제어신호(ODT_PREI<2>)를 생성할 수 있다. 제1 전달회로(141)는 제3 전달커맨드(TNTWR_I)가 로직하이레벨로 인에이블되는 경우 제6 저항값설정신호(RTT<6>)로부터 제2 전치구동제어신호(ODT_PREI<2>)를 생성할 수 있다. 제4 저항값설정신호(RTT<4>)는 제4 저항값 정보를 포함하는 신호로 설정될 수 있다. 제4 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제5 저항값설정신호(RTT<5>)는 제5 저항값 정보를 포함하는 신호로 설정될 수 있다. 제5 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제6 저항값설정신호(RTT<6>)는 제6 저항값 정보를 포함하는 신호로 설정될 수 있다. 제6 저항값은 출력데이터(DOUT)가 출력되는 경로의 저항값을 의미한다. 제4 내지 제6 저항값은 실시예에 따라 다양한 저항값으로 설정될 수 있고, 제4 내지 제6 저항값설정신호(RTT<4:6>)는 각각 하나의 비트로 표현되었지만 실시예에 따라 다양한 비트를 포함하는 신호로 설정될 수 있다.
제2 전달회로(142)는 제2 전달커맨드(TDODT_IB)가 로직로우레벨로 디스에이블되고 제4 전달커맨드(TNTWR_IB)가 로직로우레벨로 디스에이블되는 경우 제1 저항값설정신호(RTT<1>)로부터 제3 전치구동제어신호(ODT_PREIB<1>)를 생성할 수 있다. 제2 전달회로(142)는 제2 전달커맨드(TDODT_IB)가 로직하이레벨로 인에이블되는 경우 제2 저항값설정신호(RTT<2>)로부터 제3 전치구동제어신호(ODT_PREIB<1>)를 생성할 수 있다. 제2 전달회로(142)는 제4 전달커맨드(TNTWR_IB)가 로직하이레벨로 인에이블되는 경우 제3 저항값설정신호(RTT<3>)로부터 제3 전치구동제어신호(ODT_PREIB<1>)를 생성할 수 있다.
제2 전달회로(142)는 제2 전달커맨드(TDODT_IB)가 로직로우레벨로 디스에이블되고 제4 전달커맨드(TNTWR_IB)가 로직로우레벨로 디스에이블되는 경우 제4 저항값설정신호(RTT<4>)로부터 제4 전치구동제어신호(ODT_PREIB<2>)를 생성할 수 있다. 제2 전달회로(142)는 제3 전달커맨드(TDODT_IB)가 로직하이레벨로 인에이블되는 경우 제5 저항값설정신호(RTT<5>)로부터 제4 전치구동제어신호(ODT_PREIB<2>)를 생성할 수 있다. 제2 전달회로(142)는 제4 전달커맨드(TNTWR_IB)가 로직하이레벨로 인에이블되는 경우 제6 저항값설정신호(RTT<6>)로부터 제4 전치구동제어신호(ODT_PREIB<2>)를 생성할 수 있다. 제2 전달회로(142)는 제1 전달회로(141)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행할 수 있다.
도 6을 참고하면, 스트로브제어신호합성회로(20)는 스트로브신호시프팅회로(21) 및 제2 합성회로(22)를 포함할 수 있다.
스트로브신호시프팅회로(21)는 제2 분주클럭(QCLK)에 동기 되어 스트로브제어신호(DQS_ODT)를 시프팅하여 제1 전달스트로브제어신호(DQS_Q)를 생성할 수 있다. 스트로브신호시프팅회로(21)는 제4 분주클럭(QBCLK)에 동기 되어 스트로브제어신호(DQS_ODT)를 시프팅하여 제2 전달스트로브제어신호(DQS_QB)를 생성할 수 있다. 스트로브제어신호(DQS_ODT)를 시프팅하기 위한 시간은 실시예에 따라 다양하게 설정될 수 있다.
제2 합성회로(22)는 제1 전달스트로브제어신호(DQS_Q)와 제2 전달스트로브제어신호(DQS_QB)를 합성하여 스트로브합성신호(DQS_SUM)를 생성할 수 있다. 제2 합성회로(22)는 제1 전달스트로브제어신호(DQS_Q) 및 제2 전달스트로브제어신호(DQS_QB) 중 어느 하나가 인에이블되는 경우 인에이블되는 스트로브합성신호(DQS_SUM)를 생성할 수 있다. 제2 합성회로(22)는 제1 전달스트로브제어신호(DQS_Q)를 버퍼링하여 스트로브합성신호(DQS_SUM)를 생성할 수 있다. 제2 합성회로(22)는 제2 전달스트로브제어신호(DQS_QB)를 버퍼링하여 스트로브합성신호(DQS_SUM)를 생성할 수 있다.
도 7을 참고하면, 구동제어회로(30)는 제1 구동제어회로(31) 및 제2 구동제어회로(32)를 포함할 수 있다.
제1 구동제어회로(31)는 스트로브합성신호(DQS_SUM)에 따라 제1 커맨드합성신호(ODT_SUM<1>) 및 제1 구동신호(DRV<1>) 중 어느 하나로부터 제1 구동제어신호(ODTEN<1>)를 생성할 수 있다. 제1 구동제어회로(31)는 스트로브합성신호(DQS_SUM)가 로직하이레벨로 디스에이블되는 경우 제1 구동신호(DRV<1>)를 버퍼링하여 제1 구동제어신호(ODTEN<1>)를 생성할 수 있다. 이때, 제1 구동제어신호(ODTEN<1>)는 출력데이터(DOUT)를 구동하기 위한 구동력정보를 포함하여 생성된다. 제1 구동제어회로(31)는 스트로브합성신호(DQS_SUM)가 로직로우레벨로 인에이블되는 경우 제1 커맨드합성신호(ODT_SUM<1>)를 버퍼링하여 제1 구동제어신호(ODTEN<1>)를 생성할 수 있다. 이때, 제1 구동제어신호(ODTEN<1>)는 외부저항값 정보를 포함하여 생성된다.
제2 구동제어회로(32)는 스트로브합성신호(DQS_SUM)에 따라 제2 커맨드합성신호(ODT_SUM<2>) 및 제2 구동신호(DRV<2>) 중 어느 하나로부터 제2 구동제어신호(ODTEN<2>)를 생성할 수 있다. 제2 구동제어회로(32)는 스트로브합성신호(DQS_SUM)가 로직하이레벨로 디스에이블되는 경우 제2 구동신호(DRV<2>)를 버퍼링하여 제2 구동제어신호(ODTEN<2>)를 생성할 수 있다. 이때, 제2 구동제어신호(ODTEN<2>)는 출력데이터(DOUT)를 구동하기 위한 구동력정보를 포함하여 생성된다. 제2 구동제어회로(32)는 스트로브합성신호(DQS_SUM)가 로직로우레벨로 인에이블되는 경우 제2 커맨드합성신호(ODT_SUM<2>)를 버퍼링하여 제2 구동제어신호(ODTEN<2>)를 생성할 수 있다. 이때, 제2 구동제어신호(ODTEN<2>)는 외부저항값 정보를 포함하여 생성된다.
도 8을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되, 제1 커맨드(CMD<1>)로부터 제1 및 제2 구동제어신호(ODTEN<1:2>)를 생성하여 온다이터미네이션 동작을 수행하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 설명에 앞서 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(IBCLK) 및 제4 분주클럭(QBCLK)의 위상차를 설명하면 다음과 같다.
제1 분주클럭(ICLK)과 제3 분주클럭(IBCLK)은 서로 반대 위상을 갖도록 생성된다. 제2 분주클럭(QCLK)과 제4 분주클럭(QBCLK)은 서로 반대 위상을 갖도록 생성된다. 제2 분주클럭(QCLK)은 제1 분주클럭(ICLK) 보다 90°느린 위상을 갖도록 생성된다. 제3 분주클럭(IBCLK)은 제2 분주클럭(QCLK) 보다 90°느린 위상을 갖도록 생성된다. 제4 분주클럭(QBCLK)은 제3 분주클럭(IBCLK) 보다 90°느린 위상을 갖도록 생성된다.
T1 시점에 커맨드시프팅회로(110)는 제1 분주클럭(ICLK)에 동기 되어 제1 커맨드(CMD<1>)를 시프팅하여 순차적으로 인에이블되는 제1 내지 제8 지연데이터커맨드(DODT<1:8>)를 생성한다.
내부커맨드생성회로(120)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 내지 제8 지연데이터커맨드(DODT<1:8>)로부터 로직하이레벨의 제1 내부데이터커맨드(DODT_I)를 생성한다. 제1 내부데이터커맨드(DODT_I)의 인에이블구간은 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨 조합에 따라 다양하게 설정될 수 있다.
제1 타이밍제어회로(130)는 제1 분주클럭(ICLK)에 동기 되어 제1 내부데이터커맨드(DODT_I)를 래치하여 제1 전달커맨드(TDODT_I)로 출력한다.
제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직하이레벨로 인에이블되므로 제2 저항값설정신호(RTT<2>)로부터 제1 전치구동제어신호(ODT_PREI<1>)를 생성한다. 제1 전달회로(141)는 제1 전달커맨드(TDODT_I)가 로직하이레벨로 인에이블되므로 제5 저항값설정신호(RTT<5>)로부터 제2 전치구동제어신호(ODT_PREI<2>)를 생성한다.
T2 시점에 내부커맨드생성회로(120)는 제1 내지 제5 옵셋신호(MOFS<1:5>)에 따라 제1 내지 제8 지연데이터커맨드(DODT<1:8>)로부터 로직하이레벨의 제2 내부데이터커맨드(DODT_IB)를 생성한다. 제2 내부데이터커맨드(DODT_IB)의 인에이블구간은 제1 내지 제5 옵셋신호(MOFS<1:5>)의 로직레벨 조합에 따라 다양하게 설정될 수 있다.
제1 타이밍제어회로(130)는 제3 분주클럭(IBCLK)에 동기 되어 제2 내부데이터커맨드(DODT_IB)를 래치하여 제2 전달커맨드(TDODT_IB)로 출력한다.
제2 전달회로(142)는 제2 전달커맨드(TDODT_IB)가 로직하이레벨로 인에이블되므로 제2 저항값설정신호(RTT<2>)로부터 제3 전치구동제어신호(ODT_PREIB<1>)를 생성한다. 제2 전달회로(142)는 제2 전달커맨드(TDODT_IB)가 로직하이레벨로 인에이블되므로 제5 저항값설정신호(RTT<5>)로부터 제4 전치구동제어신호(ODT_PREIB<2>)를 생성한다.
T3 시점에 제2 타이밍제어회로(150)는 제4 분주클럭(QBCLK)에 동기 되어 제3 전치구동제어신호(ODT_PREIB<1>)를 래치하여 제3 전달구동제어신호(TODT_PREIB<1>)를 생성한다. 제2 타이밍제어회로(150)는 제4 분주클럭(QBCLK)에 동기 되어 제4 전치구동제어신호(ODT_PREIB<2>)를 래치하여 제4 전달구동제어신호(TODT_PREIB<2>)를 생성한다.
제1 합성회로(160)는 제3 전달구동제어신호(TODT_PREIB<1>)를 버퍼링하여 제1 커맨드합성신호(ODT_SUM<1>)를 생성한다. 제1 합성회로(160)는 제4 전달구동제어신호(TODT_PREIB<2>)를 버퍼링하여 제2 커맨드합성신호(ODT_SUM<2>)를 생성한다.
스트로브신호시프팅회로(21)는 제4 분주클럭(QBCLK)에 동기 되어 스트로브제어신호(DQS_ODT)를 시프팅하여 로직로우레벨의 제2 전달스트로브신호(DQS_QB)를 생성한다.
제2 합성회로(22)는 제2 전달스트로브신호(DQS_QB)를 버퍼링하여 로직로우레벨의 스트로브합성신호(DQS_SUM)를 생성한다.
제1 구동제어회로(31)는 로직로우레벨의 스트로브합성신호(DQS_SUM)에 따라 제1 커맨드합성신호(ODT_SUM<1>)를 버퍼링하여 제1 구동제어신호(ODTEN<1>)를 생성한다. 제1 구동제어회로(31)는 로직로우레벨의 스트로브합성신호(DQS_SUM)에 따라 제2 커맨드합성신호(ODT_SUM<2>)를 버퍼링하여 제2 구동제어신호(ODTEN<2>)를 생성한다.
데이터출력회로(40)는 제1 구동제어신호(ODTEN<1>) 및 제2 구동제어신호(ODTEN<2>)에 따라 구동력이 조절되어 입력데이터(DIN)를 출력데이터(DOUT)로 출력한다. 즉, 데이터출력회로(40)는 제1 구동제어신호(ODTEN<1>) 및 제2 구동제어신호(ODTEN<2>)에 따라 온다이터미네이션 동작을 수행하여 출력데이터(DOUT)를 출력한다.
T4 시점에 제2 타이밍제어회로(150)는 제2 분주클럭(QCLK)에 동기 되어 제1 전치구동제어신호(ODT_PREI<1>)를 래치하여 로직하이레벨의 제1 전달구동제어신호(TODT_PREI<1>)를 생성한다. 제2 타이밍제어회로(150)는 제2 분주클럭(QCLK)에 동기 되어 제2 전치구동제어신호(ODT_PREI<2>)를 래치하여 로직하이레벨의 제2 전달구동제어신호(TODT_PREI<2>)를 생성한다.
제1 합성회로(160)는 제1 전달구동제어신호(TODT_PREI<1>)를 버퍼링하여 제1 커맨드합성신호(ODT_SUM<1>)를 생성한다. 제1 합성회로(160)는 제2 전달구동제어신호(TODT_PREI<2>)를 버퍼링하여 제2 커맨드합성신호(ODT_SUM<2>)를 생성한다.
제1 구동제어회로(31)는 로직로우레벨의 스트로브합성신호(DQS_SUM)에 따라 제1 커맨드합성신호(ODT_SUM<1>)를 버퍼링하여 제1 구동제어신호(ODTEN<1>)를 생성한다. 제1 구동제어회로(31)는 로직로우레벨의 스트로브합성신호(DQS_SUM)에 따라 제2 커맨드합성신호(ODT_SUM<2>)를 버퍼링하여 제2 구동제어신호(ODTEN<2>)를 생성한다.
데이터출력회로(40)는 제1 구동제어신호(ODTEN<1>) 및 제2 구동제어신호(ODTEN<2>)에 따라 구동력이 조절되어 입력데이터(DIN)를 출력데이터(DOUT)로 출력한다. 즉, 데이터출력회로(40)는 제1 구동제어신호(ODTEN<1>) 및 제2 구동제어신호(ODTEN<2>)에 따라 온다이터미네이션 동작을 수행하여 출력데이터(DOUT)를 출력한다.
이와 같은 본 발명의 일실시예에 따른 반도체장치는 서로 다른 경로를 통해 생성되는 커맨드합성신호와 스트로브합성신호를 동일한 분주클럭에 동기 되어 래치함으로써 커맨드합성신호와 스트로브합성신호간의 미스매칭을 방지할 수 있다. 또한, 본 발명의 일실시예에 따른 반도체장치는 서로 다른 경로를 통해 생성되는 커맨드합성신호와 스트로브합성신호를 동일한 분주클럭에 동기 되어 래치하고, 래치된 신호로부터 온다이터미네이션 동작을 수행하기 위한 신호를 생성함으로써 저항값이 변경되기 위한 시간인 tADC 스펙을 만족할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치를 포함할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력할 수 있다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 커맨드합성회로 11. 전달커맨드생성회로
12. 커맨드합성신호생성회로 20. 스트로브제어신호합성회로
21. 스트로브신호시프팅회로 22. 제2 합성회로
30. 구동제어회로 31. 제1 구동제어회로
32. 제2 구동제어회로 40. 데이터출력회로
110. 커맨드시프팅회로 111. 제1 시프팅회로
112. 제2 시프팅회로 120. 내부커맨드생성회로
121. 제1 논리회로 122. 제2 논리회로
130. 제1 타이밍제어회로 140. 신호전달회로
141. 제1 전달회로 142. 제2 전달회로
150. 제2 타이밍제어회로 160. 제1 합성회로

Claims (22)

  1. 제1 분주클럭에 동기 되어 옵셋신호에 따라 설정되는 지연량으로 커맨드를 시프팅하고, 제2 분주클럭에 동기 되어 시프팅된 상기 커맨드로부터 커맨드합성신호를 생성하는 커맨드합성회로;
    상기 제2 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로; 및
    상기 스트로브합성신호에 따라 상기 커맨드합성신호 및 구동신호 중 어느 하나로부터 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드합성신호는 외부저항값 정보를 포함하고, 상기 구동신호는 출력데이터를 구동하는 구동력정보를 포함하는 신호인 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 및 제2 분주클럭은 서로 상이한 위상을 갖는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 커맨드합성회로는
    상기 제1 분주클럭에 동기 되어 상기 옵셋신호에 따라 상기 설정되는 지연량으로 상기 커맨드를 시프팅하여 전달커맨드를 생성하는 전달커맨드생성회로; 및
    상기 제2 분주클럭에 동기 되어 상기 전달커맨드의 로직레벨에 따라 저항값설정신호로부터 상기 커맨드합성신호를 생성하는 커맨드합성신호생성회로를 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 전달커맨드생성회로는
    상기 제1 분주클럭에 동기 되어 상기 커맨드를 시프팅하여 다수의 지연데이터커맨드를 생성하는 커맨드시프팅회로;
    상기 옵셋신호에 따라 상기 다수의 지연데이터커맨드로부터 내부데이터커맨드를 생성하는 내부커맨드생성회로; 및
    상기 제1 분주클럭에 동기 되어 상기 내부데이터커맨드를 래치하여 상기 전달커맨드로 출력하는 제1 타이밍제어회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 커맨드합성신호생성회로는
    상기 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 전치구동제어신호로 출력하는 신호전달회로;
    상기 제2 분주클럭에 동기 되어 상기 전치구동제어신호를 래치하여 전달구동제어신호로 출력하는 제2 타이밍제어회로; 및
    상기 전달구동제어신호를 버퍼링하여 상기 커맨드합성신호로 출력하는 제1 합성회로를 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 스트로브제어신호합성회로는
    상기 제2 분주클럭에 동기 되어 상기 스트로브제어신호를 시간축으로 시프팅하여 전달스트로브제어신호를 생성하는 스트로브신호시프팅회로; 및
    상기 전달스트로브제어신호를 버퍼링하여 상기 스트로브합성신호로 출력하는 제2 합성회로를 포함하는 반도체장치.
  8. 제1 및 제3 분주클럭에 동기 되어 옵셋신호에 따라 설정되는 지연량으로 커맨드를 시프팅하고, 제2 및 제4 분주클럭에 동기 되어 시프팅된 상기 커맨드로부터 커맨드합성신호를 생성하는 커맨드합성회로;
    상기 제2 및 제4 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로; 및
    상기 스트로브합성신호에 따라 상기 커맨드합성신호 및 구동신호 중 어느 하나로부터 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 커맨드합성신호는 외부저항값 정보를 포함하고, 상기 구동신호는 출력데이터를 구동하는 구동력정보를 포함하는 신호인 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제1 내지 제4 분주클럭은 각각 서로 위상이 상이하고, 상기 제1 분주클럭과 상기 제3 분주클럭은 위상이 반대이며, 상기 제2 분주클럭과 상기 제4 분주클럭은 위상이 반대인 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 커맨드합성회로는
    상기 제1 및 제3 분주클럭에 동기 되어 상기 옵셋신호에 따라 상기 설정되는 지연량으로 상기 커맨드를 시프팅하여 제1 및 제2 전달커맨드를 생성하는 전달커맨드생성회로; 및
    상기 제2 및 제4 분주클럭에 동기 되어 상기 제1 및 제2 전달커맨드의 로직레벨에 따라 저항값설정신호로부터 상기 커맨드합성신호를 생성하는 커맨드합성신호생성회로를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 전달커맨드는 상기 제1 분주클럭에 동기 되어 생성되고, 상기 제2 전달커맨드는 상기 제3 분주클럭에 동기 되어 생성되는 신호인 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 전달커맨드생성회로는
    상기 제1 및 제3 분주클럭에 동기 되어 상기 커맨드를 시프팅하여 다수의 지연데이터커맨드를 생성하는 커맨드시프팅회로;
    상기 옵셋신호에 따라 상기 다수의 지연데이터커맨드로부터 제1 및 제2 내부데이터커맨드를 생성하는 내부커맨드생성회로; 및
    상기 제1 및 제3 분주클럭에 동기 되어 상기 제1 및 제2 내부데이터커맨드를 래치하여 상기 제1 및 제2 전달커맨드로 출력하는 제1 타이밍제어회로를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 커맨드합성신호생성회로는
    상기 제1 및 제2 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 제1 및 제2 전치구동제어신호로 출력하는 신호전달회로;
    상기 제2 분주클럭에 동기 되어 상기 제1 및 제2 전치구동제어신호를 래치하여 제1 및 제2 전달구동제어신호로 출력하는 제2 타이밍제어회로; 및
    상기 제1 및 제2 전달구동제어신호를 합성하여 상기 커맨드합성신호로 출력하는 제1 합성회로를 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 신호전달회로는
    상기 제1 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 상기 제1 전치구동제어신호로 출력하는 제1 전달회로; 및
    상기 제2 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 상기 제2 전치구동제어신호로 출력하는 제2 전달회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 스트로브제어신호합성회로는
    상기 제2 및 제4 분주클럭에 동기 되어 상기 스트로브제어신호를 시간축으로 시프팅하여 제1 및 제2 전달스트로브제어신호를 생성하는 스트로브신호시프팅회로; 및
    상기 제1 및 제2 전달스트로브제어신호를 합성하여 상기 스트로브합성신호로 출력하는 제2 합성회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 구동제어회로는
    상기 스트로브합성신호가 인에이블되는 경우 상기 커맨드합성신호로부터 상기 구동제어신호를 생성하고, 상기 스트로브합성신호가 디스에이블되는 경우 상기 구동신호로부터 상기 구동제어신호를 생성하는 반도체장치.
  18. 제1 분주클럭에 동기 되어 옵셋신호에 따라 설정되는 지연량으로 제1 커맨드 또는 제2 커맨드를 시프팅하고, 제2 분주클럭에 동기 되어 시프팅된 상기 제1 커맨드 또는 상기 제2 커맨드로부터 제1 및 제2 커맨드합성신호를 생성하는 커맨드합성회로;
    상기 제2 분주클럭에 동기 되어 스트로브제어신호로부터 스트로브합성신호를 생성하는 스트로브제어신호합성회로; 및
    상기 스트로브합성신호에 따라 상기 제1 및 제2 커맨드합성신호 및 제1 및 제2 구동신호 중 어느 하나로부터 제1 및 제2 구동제어신호를 생성하는 구동제어회로를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 커맨드합성회로는
    상기 제1 분주클럭에 동기 되어 상기 옵셋신호에 따라 상기 설정되는 지연량으로 상기 제1 커맨드 또는 상기 제2 커맨드를 시프팅하여 제1 및 제2 전달커맨드를 생성하는 전달커맨드생성회로; 및
    상기 제2 분주클럭에 동기 되어 상기 제1 및 제2 전달커맨드의 로직레벨에 따라 저항값설정신호로부터 상기 제1 및 제2 커맨드합성신호를 생성하는 커맨드합성신호생성회로를 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 전달커맨드생성회로는
    상기 제1 분주클럭에 동기 되어 상기 제1 커맨드를 시프팅하여 다수의 지연데이터커맨드를 생성하고, 상기 제1 분주클럭에 동기 되어 상기 제2 커맨드를 시프팅하여 다수의 지연라이트커맨드를 생성하는 커맨드시프팅회로;
    상기 옵셋신호에 따라 상기 다수의 지연데이터커맨드로부터 내부데이터커맨드를 생성하고, 상기 옵셋신호에 따라 상기 다수의 지연라이트커맨드로부터 내부라이트커맨드를 생성하는 내부커맨드생성회로; 및
    상기 제1 분주클럭에 동기 되어 상기 내부데이터커맨드를 래치하여 상기 제1 전달커맨드로 출력하고, 상기 제1 분주클럭에 동기 되어 상기 내부라이트커맨드를 래치하여 상기 제2 전달커맨드로 출력하는 제1 타이밍제어회로를 포함하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 커맨드합성신호생성회로는
    상기 제1 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 제1 전치구동제어신호로 출력하고, 상기 제2 전달커맨드가 인에이블되는 경우 상기 저항값설정신호를 제2 전치구동제어신호로 출력하는 신호전달회로;
    상기 제2 분주클럭에 동기 되어 상기 제1 전치구동제어신호를 래치하여 제1 전달구동제어신호로 출력하고, 상기 제2 분주클럭에 동기 되어 상기 제2 전치구동제어신호를 래치하여 제2 전달구동제어신호로 출력하는 제2 타이밍제어회로; 및
    상기 제1 전달구동제어신호를 버퍼링하여 상기 제1 커맨드합성신호로 출력하고, 상기 제2 전달구동제어신호를 버퍼링하여 상기 제2 커맨드합성신호로 출력하는 제1 합성회로를 포함하는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 스트로브제어신호합성회로는
    상기 제2 분주클럭에 동기 되어 상기 스트로브제어신호를 시간축으로 시프팅하여 전달스트로브제어신호를 생성하는 스트로브신호시프팅회로; 및
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120254873A1 (en) 2011-03-29 2012-10-04 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US20180286470A1 (en) 2016-08-22 2018-10-04 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7769942B2 (en) * 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US7675797B2 (en) * 2006-10-31 2010-03-09 Samsung Electronics Co., Ltd. CAS latency circuit and semiconductor memory device including the same
KR100857854B1 (ko) 2007-01-10 2008-09-10 주식회사 하이닉스반도체 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치
KR20090074969A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
JP5282560B2 (ja) * 2008-12-19 2013-09-04 富士通セミコンダクター株式会社 半導体装置及びシステム
JP2013073653A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
JP5932347B2 (ja) * 2012-01-18 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR20150106092A (ko) * 2014-03-11 2015-09-21 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 이를 이용하는 반도체 장치
KR102475817B1 (ko) * 2016-03-17 2022-12-08 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102592359B1 (ko) * 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
KR102647421B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
KR20180106492A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120254873A1 (en) 2011-03-29 2012-10-04 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US20180286470A1 (en) 2016-08-22 2018-10-04 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path

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