CN110415742A

CN110415742A - 半导体器件

Info

Publication number: CN110415742A
Application number: CN201811478653.5A
Authority: CN
Inventors: 崔谨镐; 池汉圭; 朴珉秀
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2018-04-27
Filing date: 2018-12-05
Publication date: 2019-11-05
Anticipated expiration: 2038-12-05
Also published as: CN110415742B; KR20190124925A; US10573361B2; US20190333553A1; KR102517463B1

Abstract

一种半导体器件，包括：控制电路，其被配置为生成数据复位信号，该数据复位信号响应于复位信号和被顺序地使能的第一和第二传输控制信号而被使能，所述第一和第二传输控制信号响应于读取信号而与分频时钟同步地被顺序地使能；和触发电路，其被配置为响应于所述第一和第二传输控制信号而与延迟时钟同步地根据锁存数据的逻辑电平来驱动驱动信号，所述驱动信号基于所述数据复位信号被使能而具有固定逻辑电平。

Description

半导体器件

相关申请的交叉引用

本申请要求于2018年4月27日在韩国知识产权局提交的申请号为10-2018-0048998的韩国申请的优先权，该申请通过引用整体合并于此。

技术领域

本公开的实施例涉及一种被配置为与分频时钟信号同步地输出数据的半导体器件。

背景技术

近来，随着半导体系统的操作速度加快，在半导体系统中所包括的半导体器件之间需要高数据传输速率。为了满足要在半导体器件之间串行输入与输出(输入/输出)的数据的高数据传输速率或高带宽，应用了预取。预取意味着锁存和解串行化被串行输入的数据。为了解串行化数据，使用了时钟分频方法。当时钟被分频时，生成了具有不同相位的多相时钟信号，并且通过使用这些多相时钟信号来控制数据的串行化或解串行化。

发明内容

在一个实施例中，半导体器件可以包括：控制电路，其被配置为生成数据复位信号，该数据复位信号响应于复位信号和被顺序地使能的第一传输控制信号和第二传输控制信号而被使能，所述第一传输控制信号和第二传输控制信号响应于读取信号而与分频时钟同步地被顺序地使能；触发电路，其被配置为响应于第一传输控制信号和第二传输控制信号而与延迟时钟同步地根据锁存数据的逻辑电平驱动驱动信号，该驱动信号基于被使能的数据复位信号而具有固定逻辑电平使能。

在一个实施例中，半导体器件可以包括：控制电路，其被配置为生成第一数据复位信号至第四数据复位信号，所述第一数据复位信号至第四数据复位信号响应于复位信号和被顺序地使能的第一至第八传输控制信号而被使能，所述第一至第八传输控制信号响应于读取信号而与第一分频时钟至第四分频时钟同步地被顺序地使能；管道锁存器电路，其被配置为响应于第一输入控制信号至第四输入控制信号锁存第一全局数据至第八全局数据，并响应于第一输出控制信号至第四输出控制信号从锁存的第一全局数据至第八全局数据生成第一锁存数据至第四锁存数据；触发电路，其被配置为响应于第一至第八传输控制信号与第一延迟时钟至第四延迟时钟同步地根据第一锁存数据至第四锁存数据的逻辑电平来驱动驱动信号，该驱动信号基于被使能的第一至第四数据复位信号而具有固定逻辑电平。

附图说明

图1是示出根据实施例的半导体器件的配置的示例的代表的框图。

图2是示出图1所示的半导体器件中包括的控制电路的配置的示例的代表的图。

图3是有助于解释图1所示的分频电路和转发器(repeater)的操作和图2所示的控制电路中包括的第一控制电路的操作的时序图的示例的表示。

图4是示出图1所示的半导体器件中包括的触发电路的配置的示例的代表的框图。

图5是示出图4所示的触发电路中包括的内部数据生成电路的配置的示例的代表的电路图。

图6是用于帮助说明图5所示的触发电路中包括的内部数据生成电路的操作的时序图的示例的代表。

图7是示出图4所示的触发电路中包括的驱动信号生成电路的配置的示例的代表的电路图。

图8是用于帮助说明图7所示的触发电路中包括的驱动信号生成电路的操作的时序图的示例的代表。

图9是示出图7所示的触发电路中包括的驱动信号生成电路的配置的其他示例的代表的框图。

图10是示出图9所示的驱动信号生成电路中包括的第一锁存器电路的配置的示例的代表的电路图。

图11是示出应用图1到图10中所示的半导体器件的电子系统的配置的示例的代表的图。

具体实施方式

在下文中，将通过实施例的各种示例并参考附图来描述半导体器件。

各种实施例可以涉及一种半导体器件，其与具有不同相位的分频时钟(即，分频时钟信号)同步地输出输出数据，并且在除数据输出时段之外的时段期间将输出数据驱动到固定逻辑电平。

根据实施例，输出数据可以与具有不同相位的分频时钟同步地输出，并且可以在除数据输出之外的时段期间被驱动到固定逻辑电平，从而尽管生成了分频时钟仍可以防止发生输出数据生成错误。

如图1中所示，根据实施例的半导体器件可以包括分频电路1、转发器2、控制电路3、管道锁存器电路4、触发电路5和数据输出电路6。

分频电路1可以响应于时钟CLK(信号)生成第一分频时钟ICLK(信号)、第二分频时钟QCLK(信号)、第三分频时钟ICLKB(信号)和第四分频时钟QCLKB(信号)。分频电路1可以生成频率是时钟CLK频率的两倍高的第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB。时钟CLK可以被设置为从外部输入并且周期性跳变(toggles)的信号，以使半导体器件的操作同步。在一些实施例中，时钟CLK可以由半导体器件从该半导体器件外部接收。在一些实施例中，时钟CLK可以由存储器控制器(即，图11，1002)接收。在其他实施例中，时钟CLK可以由主机(即，图11，主机)、输入/输出接口(即，1004)、和/或数据储存器(即，1001)等接收。在又其他实施例中，时钟CLK可以从分频电路1外部接收。第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB可以设置为具有不同的相位。分频电路1可以由含有锁相环(PLL)或延迟锁定环(DLL)的常规的分频电路实现。虽然分频电路1被实现为响应于时钟CLK来生成第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB，但应注意本公开不限于此，取决于实施例，分频电路1可以实现为来生成各种数量的分频时钟。

转发器2可以将第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB延迟预定时段，并且可以生成第一延迟时钟DCLK<1>、第二延迟时钟DCLK<2>、第三延迟时钟DCLK<3>和第四延迟时钟DCLK<4>。转发器2可以由延迟电路实现，该延迟电路的延迟量根据半导体器件的内部延迟量进行调整。

本文关于参数(例如预定时段)使用的词语“预定”意味着该参数的值在参数被用在过程或算法中之前就已确定。对于一些实施例，参数的值在过程或算法开始之前已确定。在其他实施例中，该参数的值在过程或算法期间、但在参数用于所述过程或算法之前被确定。

控制电路3可以响应于复位信号RSTB来生成被使能的第一至第四数据复位信号DATA_RST<1：4>。控制电路3可以响应于读取信号RD来生成第一至第八传输控制信号TS<1：8>，第一至第八传输控制信号TS<1：8>同步于第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB而被顺序地使能。控制电路3可以响应于读取信号RD来生成第一传输控制信号TS<1>和第二传输控制信号TS<2>，所述第一传输控制信号TS<1>和第二传输控制信号TS<2>同步于第二分频时钟QCLK而被顺序地使能。控制电路3可以响应于读取信号RD来生成第三传输控制信号TS<3>和第四传输控制信号TS<4>，所述第三传输控制信号TS<3>和第四传输控制信号TS<4>同步于第三分频时钟ICLKB而被顺序地使能。控制电路3可以响应于读取信号RD来生成第五传输控制信号TS<5>和第六传输控制信号TS<6>，所述第五传输控制信号TS<5>和第六传输控制信号TS<6>与同步于第四分频时钟QCLKB而被顺序地使能。控制电路3可以响应于读取信号RD来生成第七传输控制信号TS<7>和第八传输控制信号TS<8>，所述第七传输控制信号TS<7>和第八传输控制信号TS<8>同步于第一分频时钟ICLK而被顺序地使能。复位信号RSTB可以被设置为在为了半导体器件执行操作而进行的初始化操作中被使能为逻辑低电平的信号。读取信号RD可以被设置为在输出第一全局数据至第八全局数据GIO<1：8>作为输出数据DOUT的读取操作中被使能的信号。

管道锁存器电路4可以响应于第一输入控制信号至第四输入控制信号PIN<1：4>而锁存第一全局数据至第八全局数据GIO<1：8>。管道锁存器电路4可以响应于第一输入控制信号PIN<1>而锁存第一全局数据GIO<1>和第二全局数据GIO<2>。管道锁存器电路4可以响应于第二输入控制信号PIN<2>而锁存第三全局数据GIO<3>和第四全局数据GIO<4>。管道锁存器电路4可以响应于第三输入控制信号PIN<3>而锁存第五全局数据GIO<5>和第六全局数据GIO<6>。管道锁存器电路4可以响应于第四输入控制信号PIN<4>而锁存第七全局数据GIO<7>和第八全局数据GIO<8>。第一输入控制信号至第四输入控制信号PIN<1：4>可以被设置为在读取操作中被使能以在多个管道锁存器中锁存数据的信号。第一输入控制信号至第四输入控制信号PIN<1：4>可以被设置为被顺序地使能的信号。

管道锁存器电路4可响应于第一输出控制信号至第四输出控制信号POUT<1：4>而从锁存的第一全局数据至第八全局数据GIO<1：8>生成第一锁存数据至第四锁存数据LD<1：4>。管道锁存器电路4可以通过对锁存的第一全局数据至第八全局数据GIO<1：8>执行对准操作来生成第一锁存数据至第四锁存数据LD<1：4>。管道锁存器电路4可以响应于第一输出控制信号POUT<1>而从锁存的第一全局数据GIO<1>和锁存的第五全局数据GIO<5>生成第一锁存数据LD<1>。管道锁存器电路4可以响应于第一输出控制信号POUT<1>而输出锁存的第一全局数据GIO<1>，作为第一锁存数据LD<1>的第一比特位。管道锁存器电路4可以响应于第一输出控制信号POUT<1>而输出锁存的第五全局数据GIO<5>，作为第一锁存数据LD<1>的第二比特位。管道锁存器电路4可以响应于第二输出控制信号POUT<2>，从锁存的第二全局数据GIO<2>和锁存的第六全局数据GIO<6>生成第二锁存数据LD<2>。管道锁存器电路4可以响应于第二输出控制信号POUT<2>而输出锁存的第二全局数据GIO<2>，作为第二锁存数据LD<2>的第一比特位。管道锁存器电路4可以响应于第二输出控制信号POUT<2>而输出锁存的第六全局数据GIO<6>，作为第二锁存数据LD<2>的第二比特位。管道锁存器电路4可以响应于第三输出控制信号POUT<3>而从锁存的第三全局数据GIO<3>和锁存的第七全局数据GIO<7>生成第三锁存数据LD<3>。管道锁存器电路4可以响应于第三输出控制信号POUT<3>而输出锁存的第三全局数据GIO<3>，作为第三锁存数据LD<3>的第一比特位。管道锁存器电路4可以响应于第三输出控制信号POUT<3>而输出锁存的第七全局数据GIO<7>，作为第三锁存数据LD<3>的第二比特位。管道锁存器电路4可以响应于第四输出控制信号POUT<4>而从锁存的第四全局数据GIO<4>和锁存的第八全局数据GIO<8>生成第四锁存数据LD<4>。管道锁存器电路4可以响应于第四输出控制信号POUT<4>而输出锁存的第四全局数据GIO<4>，作为第四锁存数据LD<4>的第一比特位。管道锁存器电路4可以响应于第四输出控制信号POUT<4>而输出锁存的第八全局数据GIO<8>，作为第四锁存数据LD<4>的第二比特位。第一输出控制信号至第四输出控制信号POUT<1：4>可以被设置为在读取操作中被使能以输出锁存在多个管道锁存器中的数据的信号。第一输出控制信号至第四输出控制信号POUT<1：4>可以被设置为被顺序地使能的信号。管道锁存器电路4可以通过使用多个常规的管道锁存器来实现。

触发电路5可以响应于第一至第八传输控制信号TS<1：8>而与第一延迟时钟至第四延迟时钟DCLK<1：4>同步地根据第一锁存数据至第四锁存数据LD<1：4>的逻辑电平来驱动驱动信号DRV。触发电路5可以响应于第一和第二传输控制信号TS<1：2>而与第一延迟时钟至第四延迟时钟DCLK<1：4>的上升沿同步地、根据第一锁存数据LD<1>的逻辑电平驱动驱动信号DRV。触发电路5可以响应于第三和第四传输控制信号TS<3：4>而与第一延迟时钟至第四延迟时钟DCLK<1：4>的上升沿同步地、根据第二锁存数据LD<2>的逻辑电平驱动驱动信号DRV。触发电路5可以响应于第五和第六传输控制信号TS<5：6>而与第一延迟时钟至第四延迟时钟DCLK<1：4>的上升沿同步地、根据第三锁存数据LD<3>的逻辑电平驱动驱动信号DRV。触发电路5可以响应于第七和第八传输控制信号TS<7：8>而与第一延迟时钟至第四延迟时钟DCLK<1：4>的上升沿同步地、根据第四锁存数据LD<4>的逻辑电平驱动驱动信号DRV。触发电路5可以响应于第一至第四数据复位信号DATA_RST<1：4>生成具有固定逻辑电平的驱动信号DRV。驱动信号DRV的固定逻辑电平可以设置为逻辑高电平或逻辑低电平。

数据输出电路6可以响应于驱动信号DRV来驱动输出数据DOUT。数据输出电路6可以根据驱动信号DRV的逻辑电平生成输出数据DOUT。数据输出电路6可以将输出数据DOUT输出到外部。数据输出电路6可以由常规的缓冲电路实现。在一些实施例中，输出数据DOUT可以输出到半导体器件的外部。在一些实施例中，输出数据DOUT可以输出到存储器控制器(即，图11，1002)。在其他实施例中，输出数据DOUT可以输出到主机(即，图11，主机)、输入/输出接口(即，1004)、和/或整个数据储存器(即，1001)等。在其他实施例中，输出数据DOUT可以输出到数据输出电路6的外部。

参照图2，控制电路3可以包括第一控制电路31、第二控制电路32、第三控制电路33和第四控制电路34。

第一控制电路31可以响应于复位信号RSTB而生成被使能的第一数据复位信号DATA_RST<1>。第一控制电路31可以响应于读取信号RD而生成第一和第二传输控制信号TS<1：2>，其与第二分频时钟QCLK同步地被顺序地使能。

第二控制电路32可以响应于复位信号RSTB而生成被使能的第二数据复位信号DATA_RST<2>。第二控制电路32可以响应于读取信号RD而生成第三和第四传输控制信号TS<3：4>，其与第三分频时钟ICLKB同步地被顺序地使能。

第三控制电路33可以响应于复位信号RSTB而生成被使能的第三数据复位信号DATA_RST<3>。第三控制电路33可以响应于读取信号RD而生成第五和第六传输控制信号TS<5：6>，其与第四分频时钟QCLKB同步地被顺序地使能。

第四控制电路34可以响应于复位信号RSTB而生成被使能的第四数据复位信号DATA_RST<4>。第四控制电路34可以响应于读取信号RD而生成第七和第八传输控制信号TS<7：8>，其与第一分频时钟ICLK同步地被顺序地使能。

例如，第一控制电路31可以包括第一触发器311、第二触发器312、第三触发器313和数据复位信号生成电路314。

第一触发器311可以与第二分频时钟QCLK的上升沿同步地锁存读取信号RD，并且输出锁存的读取信号RD作为第一传输控制信号TS<1>。

第二触发器312可以与第二分频时钟QCLK的上升沿同步地锁存第一传输控制信号TS<1>，并且输出锁存的第一传输控制信号TS<1>作为第二传输控制信号TS<2>。

第三触发器313可以与第二分频时钟QCLK的上升沿同步地锁存第二传输控制信号TS<2>，并且输出锁存的第二传输控制信号TS<2>作为内部传输控制信号ITS<1>。

数据复位信号生成电路314可以响应于复位信号RSTB而生成被使能的第一数据复位信号DATA_RST<1>。数据复位信号生成电路314可以响应于内部传输控制信号ITS<1>而生成被使能的第一数据复位信号DATA_RST<1>。在连续读取操作中，数据复位信号生成电路314可以通过在第一传输控制信号TS<1>是第一逻辑电平(逻辑高电平)的情况下同步于第二分频时钟QCLK的上升沿而阻止内部传输控制信号ITS<1>的输入来生成被禁止的第一数据复位信号DATA_RST<1>。此外，数据复位信号生成电路的用于实现相同功能或操作所需的逻辑门配置可以与例如图2中所示的不同地进行修改。也就是说，取决于具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此替换。必要的话，可以应用各种逻辑门以实现这些配置。

同时，由于图2中所示的第二控制电路32、第三控制电路33和第四控制电路34除了仅输入/输出信号不同之外由与第一控制电路31相同的电路实现并执行相同的操作，这里将省略其描述。

下面将参考图3，以在第一控制电路31中生成第一和第二传输控制信号TS<1：2>和第一数据复位信号DATA_RST<1>的操作为例，描述分频电路1和转发器2以及控制电路3的操作。

分频电路1响应于时钟CLK而生成第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB。第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB被生成为具有时钟CLK的频率的两倍高的频率。第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB被生成为具有90度的相位差。

转发器2将第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟ICLKB和第四分频时钟QCLKB延迟一个内部延迟量DP，并生成第一延迟时钟DCLK<1>、第二延迟时钟DCLK<2>、第三延迟时钟DCLK<3>和第四延迟时钟DCLK<4>。

在时间T1，第一控制电路31的数据复位信号生成电路314响应于被使能为逻辑低电平的复位信号RSTB而生成被使能为逻辑高电平的第一数据复位信号DATA_RST<1>。

在时间T2，第一控制电路31的第一触发器311与第二分频时钟QCLK的上升沿同步地锁存读取信号RD，并输出锁存的读取信号RD作为第一传输控制信号TS<1>。

在时间T3，第一控制电路31的第二触发器312与第二分频时钟QCLK的上升沿同步地锁存第一传输控制信号TS<1>，并输出锁存的第一传输控制信号TS<1>作为第二传输控制信号TS<2>。

在时刻T4，第一控制电路31的第三触发器313与第二分频时钟QCLK的上升沿同步地锁存第二传输控制信号TS<2>，并输出锁存的第二传输控制信号TS<2>作为内部传输控制信号ITS<1>。

第一控制电路31的数据复位信号生成电路314响应于逻辑高电平的内部传输控制信号ITS<1>而与第二分频时钟QCLK的上升沿同步地生成被使能为逻辑高电平的第一数据复位信号DATA_RST<1>。

同时，在读取信号RD在连续读取操作中在时间T4处以逻辑高电平被输入的情况下，以逻辑高电平生成第一传输控制信号TS<1>，但是数据复位信号生成电路314阻止内部传输控制信号ITS<1>的输入，并生成被禁止而为逻辑低电平的第一数据复位信号DATA_RST<1>。

如图4所示，触发电路5可以包括内部数据生成电路51和驱动信号生成电路52。

内部数据生成电路51可以响应于第一至第四数据复位信号DATA_RST<1：4>生成具有固定逻辑电平的第一内部数据至第四内部数据ID<1：4>。在第一数据复位信号DATA_RST<1>被使能为逻辑高电平的情况下，内部数据生成电路51可以生成固定为逻辑高电平的第一内部数据ID<1>。在第二数据复位信号DATA_RST<2>被使能为逻辑高电平的情况下，内部数据生成电路51可以生成固定为逻辑高电平的第二内部数据ID<2>。在第三数据复位信号DATA_RST<3>被使能为逻辑高电平的情况下，内部数据生成电路51可以生成固定为逻辑高电平的第三内部数据ID<3>。在第四数据复位信号DATA_RST<4>被使能为逻辑高电平的情况下，内部数据生成电路51可以生成固定为逻辑高电平的第四内部数据ID<4>。

内部数据生成电路51可以响应于第一至第八传输控制信号TS<1：8>来缓冲(buffer)第一锁存数据至第四锁存数据LD<1：4>，从而生成第一内部数据至第四内部数据ID<1：4>。内部数据生成电路51可以响应于第一和第二传输控制信号TS<1：2>来缓冲第一锁存数据LD<1>，从而生成第一内部数据ID<1>。内部数据生成电路51可以响应于第三和第四传输控制信号TS<3：4>来缓冲第二锁存数据LD<2>，从而生成第二内部数据ID<2>。内部数据生成电路51可以响应于第五和第六传输控制信号TS<5：6>来缓冲第三锁存数据LD<3>，从而生成第三内部数据ID<3>。内部数据生成电路51可以响应于第七和第八传输控制信号TS<7：8>来缓冲第四锁存数据LD<4>，从而生成第四内部数据ID<4>。

驱动信号生成电路52可以同步于第一延迟时钟至第四延迟时钟DCLK<1：4>而根据第一内部数据至第四内部数据ID<1：4>的逻辑电平来生成驱动信号DRV。

如图5所示，内部数据生成电路51可以包括第一内部数据生成电路510、第二内部数据生成电路520、第三内部数据生成电路530和第四内部数据生成电路540。此外，内部数据生成电路的用于实现相同功能或操作所需的逻辑门配置可以与例如图5中所示的不同地进行修改。也就是说，取决于具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此替换。必要的话，可以应用各种逻辑门以实现这些配置。

第一内部数据生成电路510可以包括第一选择性传输电路511和第一逻辑电路512。第一选择性传输电路511可以响应于第一传输控制信号TS<1>而输出包括在第一锁存数据LD<1>中的第一比特位，作为第一选择数据SD<1>。第一选择性传输电路511可以响应于第二传输控制信号TS<2>而输出包括在第一锁存数据LD<1>中的第二比特位，作为第一选择数据SD<1>。在第一数据复位信号DATA_RST<1>被使能为逻辑高电平的情况下，第一逻辑电路512可以生成固定为逻辑高电平的第一内部数据ID<1>。在第一数据复位信号DATA_RST<1>被禁止而为逻辑低电平的情况下，第一逻辑电路512可以通过缓冲第一选择数据SD<1>来生成第一内部数据ID<1>。在第一数据复位信号DATA_RST<1>被禁止而为逻辑低电平的情况下，第一逻辑电路512可以存储第一选择数据SD<1>。

也就是说，在第一数据复位信号DATA_RST<1>被使能的情况下，第一内部数据生成电路510可以生成固定为逻辑高电平的第一内部数据ID<1>。在第一数据复位信号DATA_RST<1>被禁止的情况下，第一内部数据生成电路510可以通过响应于第一和第二传输控制信号TS<1：2>而缓冲第一锁存数据LD<1>来生成第一内部数据ID<1>。

第二内部数据生成电路520可以包括第二选择性传输电路521和第二逻辑电路522。第二选择性传输电路521可以响应于第三传输控制信号TS<3>而输出包括在第二锁存数据LD<2>中的第一比特位，作为第二选择数据SD<2>。第二选择性传输电路521可以响应于第四传输控制信号TS<4>而输出包括在第二锁存数据LD<2>中的第二比特位，作为第二选择数据SD<2>。在第二数据复位信号DATA_RST<2>被使能为逻辑高电平的情况下，第二逻辑电路522可以生成固定为逻辑高电平的第二内部数据ID<2>。在第二数据复位信号DATA_RST<2>被禁止而为逻辑低电平的情况下，第二逻辑电路522可以通过缓冲第二选择数据SD<2>来生成第二内部数据ID<2>。在第二数据复位信号DATA_RST<2>被禁止而为逻辑低电平的情况下，第二逻辑电路522可以存储第二选择数据SD<2>。

也就是说，在第二数据复位信号DATA_RST<2>被使能的情况下，第二内部数据生成电路520可以生成固定为逻辑高电平的第二内部数据ID<2>。在第二数据复位信号DATA_RST<2>被禁止的情况下，第二内部数据生成电路520可以通过响应于第三和第四传输控制信号TS<3：4>而缓冲第二锁存数据LD<2>来生成第二内部数据ID<2>。

第三内部数据生成电路530可以包括第三选择性传输电路531和第三逻辑电路532。第三选择性传输电路531可以响应于第五传输控制信号TS<5>而输出包括在第三锁存数据LD<3>中的第一比特位，作为第三选择数据SD<3>。第三选择性传输电路531可以响应于第六传输控制信号TS<6>而输出包括在第三锁存数据LD<3>中的第二比特位，作为第三选择数据SD<3>。在第三数据复位信号DATA_RST<3>被使能为逻辑高电平的情况下，第三逻辑电路532可以生成固定为逻辑高电平的第三内部数据ID<3>。在第三数据复位信号DATA_RST<3>被禁止而为逻辑低电平的情况下，第三逻辑电路532可以通过缓冲第三选择数据SD<3>来生成第三内部数据ID<3>。在第三数据复位信号DATA_RST<3>被禁止而为逻辑低电平的情况下，第三逻辑电路532可以存储第三选择数据SD<3>。

也就是说，在第三数据复位信号DATA_RST<3>被使能的情况下，第三内部数据生成电路530可以生成固定为逻辑高电平的第三内部数据ID<3>。在第三数据复位信号DATA_RST<3>被禁止的情况下，第三内部数据生成电路530可以通过响应于第五和第六传输控制信号TS<5：6>而缓冲第三锁存数据LD<3>来生成第三内部数据ID<3>。

第四内部数据生成电路540可以包括第四选择性传输电路541和第四逻辑电路542。第四选择性传输电路541可以响应于第七传输控制信号TS<7>而输出包括在第四锁存数据LD<4>中的第一比特位，作为第四选择数据SD<4>。第四选择性传输电路541可以响应于第八传输控制信号TS<8>而输出包括在第四锁存数据LD<4>中的第二比特位，作为第四选择数据SD<4>。在第四数据复位信号DATA_RST<4>被使能为逻辑高电平的情况下，第四逻辑电路542可以生成固定为逻辑高电平的第四内部数据ID<4>。在第四数据复位信号DATA_RST<4>被禁止而为逻辑低电平的情况下，第四逻辑电路542可以通过缓冲第四选择数据SD<4>来生成第四内部数据ID<4>。在第四数据复位信号DATA_RST<4>被禁止而为逻辑低电平的情况下，第四逻辑电路542可以存储第四选择数据SD<4>。

也就是说，在第四数据复位信号DATA_RST<4>被使能的情况下，第四内部数据生成电路540可以生成固定为逻辑高电平的第四内部数据ID<4>。在第四数据复位信号DATA_RST<4>被禁止的情况下，第四内部数据生成电路540可以通过响应于第七和第八传输控制信号TS<7：8>而缓冲第四锁存数据LD<4>来生成第四内部数据ID<4>。

参考图6，下面将描述内部数据生成电路51的操作(作为根据第一至第四数据复位信号DATA_RST<1：4>的逻辑电平生成第一内部数据至第四内部数据ID<1：4>的操作)。

在时间T11，在初始化操作中，第一内部数据生成电路510响应于被使能为逻辑高电平的第一数据复位信号DATA_RST<1>而生成固定为逻辑高电平的第一内部数据ID<1>。第二内部数据生成电路520响应于被使能为逻辑高电平的第二数据复位信号DATA_RST<2>而生成固定为逻辑高电平的第二内部数据ID<2>。第三内部数据生成电路530响应于被使能为逻辑高电平的第三数据复位信号DATA_RST<3>而生成固定为逻辑高电平的第三内部数据ID<3>。第四内部数据生成电路540响应于被使能为逻辑高电平的第四数据复位信号DATA_RST<4>而生成固定为逻辑高电平的第四内部数据ID<4>。时间T11被设置为与上面参考图3所描述的时间T1相同的时间。

在时间T12，在读取操作中，因为第一数据复位信号DATA_RST<1>被禁止而为逻辑低电平，第一内部数据生成电路510响应于第一传输控制信号TS<1>而缓冲第一锁存数据LD<1>的第一比特位，并生成第一内部数据ID<1>。时间T12被设置为与上面参考图3所描述的时间T2相同的时间。

在时间T13，因为第二数据复位信号DATA_RST<2>被禁止而为逻辑低电平，第二内部数据生成电路520响应于第三传输控制信号TS<3>而缓冲第二锁存数据LD<2>的第一比特位，并生成第二内部数据ID<2>。

在时间T14，因为第三数据复位信号DATA_RST<3>被禁止而为逻辑低电平，第三内部数据生成电路530响应于第五传输控制信号TS<5>而缓冲第三锁存数据LD<3>的第一比特位，并生成第三内部数据ID<3>。

因为第一数据复位信号DATA_RST<1>被禁止而为逻辑低电平，第一内部数据生成电路510响应于第二传输控制信号TS<2>而缓冲第一锁存数据LD<1>的第二比特位，并且生成第一内部数据ID<1>。时间T14被设置为与上面参考图3所描述的时间T3相同的时间。

在时间T15，因为第四数据复位信号DATA_RST<4>被禁止而为逻辑低电平，第四内部数据生成电路540响应于第七传输控制信号TS<7>而缓冲第四锁存数据LD<4>的第一比特位，并生成第四内部数据ID<4>。

因为第二数据复位信号DATA_RST<2>被禁止而为逻辑低电平时，第二内部数据生成电路520响应于第四传输控制信号TS<4>而缓冲第二锁存数据LD<2>的第二比特位，并且生成第二内部数据ID<2>。

在时间T16，第一内部数据生成电路510响应于被使能为逻辑高电平的第一数据复位信号DATA_RST<1>来生成固定为逻辑高电平的第一内部数据ID<1>。

因为第三数据复位信号DATA_RST<3>被禁止而为逻辑低电平，第三内部数据生成电路530响应于第六传输控制信号TS<6>而缓冲第三锁存数据LD<3>的第二比特位，并且生成第三内部数据ID<3>。时间T16被设置为与上面参考图3所描述的时间T4相同的时间。

在时间T17，第二内部数据生成电路520响应于被使能为逻辑高电平的第二数据复位信号DATA_RST<2>来生成固定为逻辑高电平的第二内部数据ID<2>。

因为复位信号DATA_RST<4>被禁止而为逻辑低电平，第四内部数据生成电路540响应于第八传输控制信号TS<8>而缓冲第四锁存数据LD<4>的第二比特位，并且生成第四内部数据ID<4>。

在时间T18，第三内部数据生成电路530响应于被使能为逻辑高电平的第三数据复位信号DATA_RST<3>而生成固定为逻辑高电平的第三内部数据ID<3>。

在时间T19，第四内部数据生成电路540响应于被使能为逻辑高电平的第四数据复位信号DATA_RST<4>而生成固定为逻辑高电平的第四内部数据ID<4>。

同时，图6中所示的自然数1,2,3,4,5,6,7和8表示从第一到第八全局数据GIO<1：8>生成的比特比特位。例如，第一内部数据ID<1>的由自然数1表示的第一比特位意味着它是从第一锁存数据LD<1>的通过第一全局数据GIO<1>生成的第一比特位生成的。第一内部数据ID<1>的由自然数5表示的第二比特位意味着它是从第一锁存数据LD<1>的通过第五全局数据GIO<5>生成的第二比特位生成的。在下文中，图中所示的自然数1,2,3,4,5,6,7和8表示从第一到第八全局数据GIO<1：8>生成的比特比特位。

如上所述的内部数据生成电路51可以在初始化操作中响应于复位信号RSTB而生成固定为逻辑高电平的第一内部数据至第四内部数据ID<1：4>。内部数据生成电路51在读取操作中响应于第一至第八传输控制信号TS<1：8>而从第一锁存数据至第四锁存数据LD<1：4>生成第一内部数据至第四内部数据ID<1：4>。在第一内部数据至第四内部数据ID<1：4>生成之后，内部数据生成电路51可以通过第一至第四数据复位信号DATA_RST<1：4>生成固定为逻辑高电平的第一内部数据至第四内部数据ID<1：4>。

参照图7，驱动信号生成电路52可以包括预信号生成电路550和信号求和电路560。

预信号生成电路550可以包括第一预信号生成电路610、第二预信号生成电路620、第三预信号生成电路630和第四预信号生成电路640。此外，预信号生成电路和信号求和电路的用于实现相同功能或操作所需的逻辑门配置可以与例如图7中所示的不同地进行修改。也就是说，取决于具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此替换。必要的话，可以应用各种逻辑门以实现这些配置。

第一预信号生成电路610可以包括第一缓冲电路611、第二缓冲电路612和第三缓冲电路613。第一缓冲电路611可以在第一控制信号CON<1>是逻辑低电平并且第一反相控制信号CONB<1>是逻辑高电平的情况下反相并缓冲第一内部数据ID<1>，并生成第一反相内部数据IDB<1>。第二缓冲电路612可以反相并缓冲第一反相内部数据IDB<1>，并在第一延迟时钟DCLK<1>为逻辑高电平的时段期间生成第一斩波信号ICH。第二缓冲电路612可以存储第一反相内部数据IDB<1>。第三缓冲电路613可以缓冲第一斩波信号ICH并在第二反相延迟时钟DCLKB<2>为逻辑高电平的时段期间生成第一预信号PRE<1>。第一控制信号CON<1>是在生成第一延迟时钟DCLK<1>时被使能为逻辑低电平的信号。第一反相控制信号CONB<1>是第一控制信号CON<1>的反相信号。第二反相延迟时钟DCLKB<2>是第二延迟时钟DCLK<2>的反相信号。

换句话说，第一预信号生成电路610可以在第一控制信号CON<1>为逻辑低电平的时段期间接收第一内部数据ID<1>。在第一延迟时钟DCLK<1>为逻辑高电平、第二延迟时钟DCLK<2>是逻辑低电平的时段期间，第一预信号生成电路610可以生成根据第一内部数据ID<1>的逻辑电平来被驱动的第一预信号PRE<1>。

第二预信号生成电路620可以包括第四缓冲电路621、第五缓冲电路622和第六缓冲电路623。第四缓冲电路621可以在第三控制信号CON<3>是逻辑低电平且第三反相控制信号CONB<3>是逻辑高电平的情况下反相并缓冲第三内部数据ID<3>，并生成第三反相内部数据IDB<3>。第五缓冲电路622可以反相并缓冲第三反相内部数据IDB<3>，并且在第三延迟时钟DCLK<3>为逻辑高电平的时段期间生成第二斩波信号IBCH。第五缓冲电路622可以存储第三反相内部数据IDB<3>。第六缓冲电路623可以缓冲第二斩波信号IBCH，并且在第四反相延迟时钟DCLKB<4>是逻辑高电平的时段期间生成第二预信号PRE<2>。第三控制信号CON<3>是在生成第三延迟时钟DCLK<3>时被使能为逻辑低电平的信号。第三反相控制信号CONB<3>是第三控制信号CON<3>的反相信号。第四反相延迟时钟DCLKB<4>是第四延迟时钟DCLK<4>的反相信号。

换句话说，第二预信号生成电路620可以在第三控制信号CON<3>为逻辑低电平的时段期间接收第三内部数据ID<3>。在第三延迟时钟DCLK<3>为逻辑高电平、第四延迟时钟DCLK<4>是逻辑低电平的时段期间，第二预信号生成电路620可以生成根据第三内部数据ID<3>的逻辑电平而被驱动的第二预信号PRE<2>。

第三预信号生成电路630可以包括第七缓冲电路631、第八缓冲电路632和第九缓冲电路633。在第二控制信号CON<2>为逻辑低电平且第二反相控制信号CONB<2>为逻辑高电平的情况下，第七缓冲电路631可以反相并缓冲第二内部数据ID<2>并生成第二反相内部数据IDB<2>。第八缓冲电路632可以反相并缓冲第二反相内部数据IDB<2>并在第二延迟时钟DCLK<2>为逻辑高电平的时段期间生成第三斩波信号QCH。第八缓冲电路632可以存储第二反相内部数据IDB<2>。第九缓冲电路633可以缓冲第三斩波信号QCH并在第三反相延迟时钟DCLKB<3>为逻辑高电平的时段期间生成第三预信号PRE<3>。第二控制信号CON<2>是在生成第二延迟时钟DCLK<2>时被使能为逻辑低电平的信号。第二反相控制信号CONB<2>是第二控制信号CON<2>的反相信号。第三反相延迟时钟DCLKB<3>是第三延迟时钟DCLK<3>的反相信号。

换句话说，第三预信号生成电路630可以在第二控制信号CON<2>为逻辑低电平的时段期间接收第二内部数据ID<2>。在第二延迟时钟DCLK<2>为逻辑高电平、第三延迟时钟DCLK<3>是逻辑低电平的时段期间，第三预信号生成电路630可以生成根据第二内部数据ID<2>的逻辑电平而被驱动的第三预信号PRE<3>。

第四预信号生成电路640可以包括第十缓冲电路641、第十一缓冲电路642和第十二缓冲电路643。在第四控制信号CON<4>是逻辑低电平、并且第四反相控制信号CONB<4>是逻辑高电平的情况下，第十缓冲电路641可以反相并缓冲第四内部数据ID<4>并生成第四反相内部数据IDB<4>。第十一缓冲电路642可以反相并缓冲第四反相内部数据IDB<4>并在第四延迟时钟DCLK<4>为逻辑高电平的时段期间生成第四斩波信号QBCH。第十一缓冲电路642可以存储第四反相内部数据IDB<4>。第十二缓冲电路643可以缓冲第四斩波信号QBCH并在第一反相延迟时钟DCLKB<1>为逻辑高电平的时段期间生成第四预信号PRE<4>。第四控制信号CON<4>是在生成第四延迟时钟DCLK<4>时被使能为逻辑低电平的信号。第四反相控制信号CONB<4>是第四控制信号CON<4>的反相信号。第一反相延迟时钟DCLKB<1>是第一延迟时钟DCLK<1>的反相信号。

换句话说，第四预信号生成电路640可以在第四控制信号CON<4>为逻辑低电平的时段期间接收第四内部数据ID<4>。在第四延迟时钟DCLK<4>为逻辑高电平、第一延迟时钟DCLK<1>是逻辑低电平的时段期间，第四预信号生成电路640可以生成根据第四内部数据ID<4>的逻辑电平而被驱动的第四预信号PRE<4>。

信号求和电路560可以包括第一信号求和电路650、第二信号求和电路660和第三信号求和电路670。

第一信号求和电路650可以对第一预信号PRE<1>和第二预信号PRE<2>求和，并生成第一和信号SUM<1>。第一信号求和电路650可以通过对第一预信号PRE<1>和第二预信号PRE<2>执行与逻辑运算来生成第一和信号SUM<1>。

第二信号求和电路660可以对第三预信号PRE<3>和第四预信号PRE<4>求和，并生成第二和信号SUM<2>。第二信号求和电路660可以通过对第三预信号PRE<3>和第四预信号PRE<4>执行与逻辑运算来生成第二和信号SUM<2>。

第三信号求和电路670可以对第一和信号SUM<1>和第二和信号SUM<2>求和，并生成驱动信号DRV。第三信号求和电路670可以通过对第一和信号SUM<1>和第二和信号SUM<2>执行与逻辑运算来生成驱动信号DRV。

接下来将参考图8描述驱动信号生成电路52的操作(作为与第一延迟时钟至第四延迟时钟DCLK<1：4>同步地从第一内部数据至第四内部数据ID<1：4>生成驱动信号DRV的操作的)。

首先，下面将描述初始化操作和接收第一内部数据至第四内部数据ID<1：4>的操作。

在时间T21，在初始化操作中，第一内部数据至第四内部数据ID<1：4>以被固定至逻辑高电平的逻辑电平生成。时间T21被设置为与上面参考图3描述的时间T1相同的时间。

第一预信号生成电路610的第一缓冲电路611响应于第一控制信号CON<1>接收第一内部数据ID<1>。第二预信号生成电路620的第四缓冲电路621响应于第三控制信号CON<3>接收第三内部数据ID<3>。第三预信号生成电路630的第七缓冲电路631响应于第二控制信号CON<2>接收第二内部数据ID<2>。第四预信号生成电路640的第十缓冲电路641响应于第四控制信号CON<4>接收第四内部数据ID<4>。

接下来，将描述在初始化操作之后的读取操作中在预信号生成电路550中与第一延迟时钟至第四延迟时钟DCLK<1：4>同步地生成第一斩波信号ICH、第二斩波信号IBCH、第三斩波信号QCH和第四斩波信号QBCH的操作。

在时段T22到T24期间的读取操作中，第一预信号生成电路610的第二缓冲电路612反相并缓冲第一反相内部数据IDB<1>，并生成第一斩波信号ICH，因为第一延迟时钟DCLK<1>是逻辑高电平。此时，从第一全局数据GIO<1>生成第一斩波信号ICH。

在时段T23到T25期间的读取操作中，第三预信号生成电路630的第八缓冲电路632反相并缓冲第二反相内部数据IDB<2>，并生成第三斩波信号QCH，因为第二延迟时钟DCLK<2>是逻辑高电平。此时，从第二全局数据GIO<2>生成第三斩波信号QCH。

在时段T24到T26期间的读取操作中，第二预信号生成电路620的第五缓冲电路622反相并缓冲第三反相内部数据IDB<3>，并生成第二斩波信号IBCH，因为第三延迟时钟DCLK<3>是逻辑高电平。此时，从第三全局数据GIO<3>生成第二斩波信号IBCH。

在时段T25到T27期间的读取操作中，第四预信号生成电路640的第十一缓冲电路642反相并缓冲第四反相内部数据IDB<4>，并生成第四斩波信号QBCH，因为第四延迟时钟DCLK<4>是逻辑高电平。此时，从第四全局数据GIO<4>生成第四斩波信号QBCH。

在时段T26到T28期间的读取操作中，第一预信号生成电路610的第二缓冲电路612反相并缓冲第一反相内部数据IDB<1>，并生成第一斩波信号ICH，因为第一延迟时钟DCLK<1>是逻辑高电平。此时，从第五全局数据GIO<5>生成第一斩波信号ICH。

在时段T27到T29期间的读取操作中，第三预信号生成电路630的第八缓冲电路632反相并缓冲第二反相内部数据IDB<2>，并且生成第三斩波信号QCH，因为第二延迟时钟DCLK<2>是逻辑高电平。此时，从第六全局数据GIO<6>生成第三斩波信号QCH。

在时段T28到T30期间的读取操作中，第二预信号生成电路620的第五缓冲电路622反相并缓冲第三反相内部数据IDB<3>，并且生成第二斩波信号IBCH，因为第三延迟时钟DCLK<3>是逻辑高电平。此时，从第七全局数据GIO<7>生成第二斩波信号IBCH。

在时段T29到T31期间的读取操作中，第四预信号生成电路640的第十一缓冲电路642反相并缓冲第四反相内部数据IDB<4>，并且生成第四斩波信号QBCH，因为第四延迟时钟DCLK<4>是逻辑高电平。此时，从第八全局数据GIO<8>生成第四斩波信号QBCH。

接着，在下面将描述在初始化操作之后的读取操作中、在预信号生成电路550中与第一延迟时钟至第四延迟时钟DCLK<1：4>同步地生成一预信号至第四预信号PRE<1：4>的操作。

在时段T22到T23期间，第一预信号生成电路610的第三缓冲电路613缓冲第一斩波信号ICH并且驱动第一预信号PRE<1>，因为第二延迟时钟DCLK<2>为逻辑低电平。此时，从第一全局数据GIO<1>生成第一预信号PRE<1>。

在时段T23到T24期间，第三预信号生成电路630的第九缓冲电路633缓冲第三斩波信号QCH并且驱动第三预信号PRE<3>，因为第三延迟时钟DCLK<3>是逻辑低电平。此时，从第二全局数据GIO<2>生成第三预信号PRE<3>。

在时段T24到T25期间，第二预信号生成电路620的第六缓冲电路623缓冲第二斩波信号IBCH并且驱动第二预信号PRE<2>，因为第四延迟时钟DCLK<4>是逻辑低电平。此时，从第三全局数据GIO<3>生成第二预信号PRE<2>。

在时段T25到T26期间，第四预信号生成电路640的第十二缓冲电路643缓冲第四斩波信号QBCH并且驱动第四预信号PRE<4>，因为第一延迟时钟DCLK<1>是逻辑低电平。此时，从第四全局数据GIO<4>生成第四预信号PRE<4>。

在时段T26到T27期间，第一预信号生成电路610的第三缓冲电路613缓冲第一斩波信号ICH并且驱动第一预信号PRE<1>，因为第二延迟时钟DCLK<2>是逻辑低电平。此时，从第五全局数据GIO<5>生成第一预信号PRE<1>。

在时段T27到T28期间，第三预信号生成电路630的第九缓冲电路633缓冲第三斩波信号QCH并且驱动第三预信号PRE<3>，因为第三延迟时钟DCLK<3>是逻辑低电平。此时，从第六全局数据GIO<6>生成第三预信号PRE<3>。

在时段T28到T29期间，第二预信号生成电路620的第六缓冲电路623缓冲第二斩波信号IBCH并且驱动第二预信号PRE<2>，因为第四延迟时钟DCLK<4>是逻辑低电平。此时，从第七全局数据GIO<7>生成第二预信号PRE<2>。

在时段T29到T30期间，第四预信号生成电路640的第十二缓冲电路643缓冲第四斩波信号QBCH并且驱动第四预信号PRE<4>，因为第一延迟时钟DCLK<1>是逻辑低电平。此时，从第八全局数据GIO<8>生成第四预信号PRE<4>。

然后，将在下面描述在初始化之后的读取操作中在信号求和电路560中对一预信号至第四预信号PRE<1：4>求和并由此生成第一和信号和第二和信号SUM<1：2>的操作。

在时段T22到T23期间，信号求和电路560的第一信号求和电路650对第一预信号PRE<1>和第二预信号PRE<2>求和并驱动第一和信号SUM<1>。此时，从第一全局数据GIO<1>生成第一和信号SUM<1>。

在时段T23到T24期间，信号求和电路560的第二信号求和电路660对第三预信号PRE<3>和第四预信号PRE<4>求和并且驱动第二和信号SUM<2>。此时，从第二全局数据GIO<2>生成第二和信号SUM<2>。

在时段T24到T25期间，信号求和电路560的第一信号求和电路650对第一预信号PRE<1>和第二预信号PRE<2>求和并且驱动第一和信号SUM<1>。此时，从第三全局数据GIO<3>生成第一和信号SUM<1>。

在时段T25到T26期间，信号求和电路560的第二信号求和电路660对第三预信号PRE<3>和第四预信号PRE<4>求和并且驱动第二和信号SUM<2>。此时，从第四全局数据GIO<4>生成第二和信号SUM<2>。

在时段T26到T27期间，信号求和电路560的第一信号求和电路650对第一预信号PRE<1>和第二预信号PRE<2>求和并且驱动第一和信号SUM<1>。此时，从第五全局数据GIO<5>生成第一和信号SUM<1>。

在时段T27到T28期间，信号求和电路560的第二信号求和电路660对第三预信号PRE<3>和第四预信号PRE<4>求和并且驱动第二和信号SUM<2>。此时，从第六全局数据GIO<6>生成第二和信号SUM<2>。

在时段T28到T29期间，信号求和电路560的第一信号求和电路650对第一预信号PRE<1>和第二预信号PRE<2>求和并且驱动第一和信号SUM<1>。此时，从第七全局数据GIO<7>生成第一和信号SUM<1>。

在时段T29到T30期间，信号求和电路560的第二信号求和电路660对第三预信号PRE<3>和第四预信号PRE<4>求和并且驱动第二和信号SUM<2>。此时，从第八全局数据GIO<8>生成第二和信号SUM<2>。

此后，下面将描述在初始化操作之后读取操作中在信号求和电路560中对第一和第二和信号SUM<1：2>求和并由此生成驱动信号DRV的操作。

在时段T22到T23期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第一全局数据GIO<1>生成驱动信号DRV。

在时段T23到T24期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第二全局数据GIO<2>生成驱动信号DRV。

在时段T24到T25期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第三全局数据GIO<3>生成驱动信号DRV。

在时段T25到T26期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第四全局数据GIO<4>生成驱动信号DRV。

在时段T26到T27期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第五全局数据GIO<5>生成驱动信号DRV。

在时段T27到T28期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第六全局数据GIO<6>生成驱动信号DRV。

在时段T28到T29期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第七全局数据GIO<7>生成驱动信号DRV。

在时段T29到T30期间，信号求和电路560的第三信号求和电路670对第一和信号SUM<1>和第二和信号SUM<2>求和并驱动驱动信号DRV。此时，从第八全局数据GIO<8>生成驱动信号DRV。

从以上描述显而易见的是，在根据实施例的半导体器件中，输出数据以与具有不同相位的分频时钟同步地被输出，以及在除了数据输出时段之外的时段期间被驱动到固定逻辑电平，从而即使生成分频时钟，也可以防止发生输出数据生成错误。

参照图9，根据其他实施例的驱动信号生成电路52a可包括第一锁存器电路710、第二锁存器电路720、第三锁存器电路730、第四锁存器电路740和寄存器750。

在第四延迟时钟DCLK<4>和第一延迟时钟DCLK<1>是逻辑高电平的时段期间，第一锁存器电路710可以根据第一内部数据ID<1>的逻辑电平来驱动驱动信号DRV。

在第一延迟时钟DCLK<1>和第二延迟时钟DCLK<2>是逻辑高电平的时段期间，第二锁存器电路720可以根据第二内部数据ID<2>的逻辑电平来驱动驱动信号DRV。

在第二延迟时钟DCLK<2>和第三延迟时钟DCLK<3>是逻辑高电平的时段期间，第三锁存器电路730可以根据第三内部数据ID<3>的逻辑电平来驱动驱动信号DRV。

在第三延迟时钟DCLK<3>和第四延迟时钟DCLK<4>是逻辑高电平的时段期间，第四锁存器电路740可以根据第四内部数据ID<4>的逻辑电平来驱动驱动信号DRV。第一锁存器电路710、第二锁存器电路720、第三锁存器电路730和第四锁存器电路740可以通过交叉耦接的锁存器实现。

寄存器750可以存储驱动信号DRV。

参考图10，第一锁存器电路710可以由多个PMOS晶体管P71、P72、P73、P74、P75、P76、P77和P78、多个NMOS晶体管N71、N72、N73、N74、N75和N76以及多个反相器IV71、IV72和IV73来实现。第一锁存器电路710可以通过交叉耦接的锁存器实现。此外，晶体管P71至P78和N71至N76为了实现相同功能或操作所需的晶体管配置可以与例如图10中所示的不同地进行修改。也就是说，取决于具体情况，PMOS晶体管的配置和NMOS晶体管的配置可以彼此替换。必要的话，可以应用各种晶体管以实现这些配置。

当在第四延迟时钟DCLK<4>以及第一延迟时钟DCLK<1>是逻辑低电平的时段期间PMOS晶体管P71、P72、P73、P74和P75导通时，第一锁存器电路710可以将节点nd71和nd72驱动到电源电压VDD的电平。这个第四延迟时钟DCLK<4>和第一延迟时钟DCLK<1>是逻辑低电平的时段可以被称作预充电时段。

在第一锁存器电路710中，NMOS晶体管N71、N72和N75在第四延迟时钟DCLK<4>和第一延迟时钟DCLK<1>为逻辑高电平的时段期间导通，并且节点nd71和nd72的电荷根据第一内部数据ID<1>的逻辑电平而被放电到地电压VSS。

当PMOS晶体管P78和NMOS晶体管N76根据节点nd71和nd72的逻辑电平而选择性地被驱动时，第一锁存器电路710可以驱动驱动信号DRV。

如上所述的第一锁存器电路710可以在第四延迟时钟DCLK<4>和第一延迟时钟DCLK<1>是逻辑低电平的时段期间执行预充电操作。在第四延迟时钟DCLK<4>和第一延迟时钟DCLK<1>为逻辑高电平的时段期间，第一锁存器电路710可以根据第一内部数据ID<1>的逻辑电平来驱动驱动信号DRV。

以上参考图1和图10描述的半导体器件可以应用于电子系统，该电子系统包括存储系统、图形系统、计算系统或移动系统。例如，参照图11，根据实施例的电子系统1000可包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。

数据储存器1001存储从存储器控制器1002施加的数据，并且根据来自存储器控制器1002的控制信号而读出存储的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件。数据储存器1001可以包括即使电源中断也能够不丢失并连续存储数据的非易失性存储器。非易失性存储器可以实现为诸如NOR闪存和NAND闪存的闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM))或磁随机存取存储器(MRAM)。

存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并根据解码结果控制关于数据储存器1001和缓冲存储器1003的数据的输入/输出。虽然存储器控制器1002被示为图11中的一个块，应注意，在存储器控制器1002中，可以分别独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。

缓冲存储器1003可以临时存储要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002施加的数据。缓冲存储器1003读出存储的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。

输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括各种接口协议之一，例如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE。

电子系统1000可以用作辅助存储器设备或主机的外部存储设备。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的半导体器件。

Claims

1.一种半导体器件，包括：

控制电路，其被配置为生成数据复位信号，所述数据复位信号响应于复位信号和被顺序地使能的第一传输控制信号和第二传输控制信号而被使能，所述第一传输控制信号和第二传输控制信号响应于读取信号而与分频时钟同步地被顺序地使能；和

触发电路，其被配置为响应于所述第一传输控制信号和第二传输控制信号而与延迟时钟同步地根据锁存数据的逻辑电平来驱动驱动信号，所述驱动信号基于所述数据复位信号被使能而具有固定逻辑电平。

2.根据权利要求1所述的半导体器件，

其中所述延迟时钟包括第一延迟时钟和第二延迟时钟，以及

其中，所述驱动信号同步于所述第一延迟时钟和第二延迟时钟的上升沿而根据所述锁存数据的逻辑电平来被驱动。

3.根据权利要求1所述的半导体器件，

其中所述延迟时钟包括第一延迟时钟和第二延迟时钟，以及

其中，基于所述数据复位信号被使能，所述驱动信号不管所述第一延迟时钟和第二延迟时钟以及所述锁存数据的逻辑电平而具有所述固定逻辑电平。

4.根据权利要求1所述的半导体器件，其中所述控制电路包括：

第一触发器，其被配置为与所述分频时钟的上升沿同步地锁存所述读取信号，并输出锁存的读取信号作为所述第一传输控制信号；

第二触发器，其被配置为与所述分频时钟的上升沿同步地锁存所述第一传输控制信号，并输出锁存的第一传输控制信号作为所述第二传输控制信号；

第三触发器，其被配置为与所述分频时钟的上升沿同步地锁存所述第二传输控制信号，并输出锁存的第二传输控制信号作为内部传输控制信号；以及

数据复位信号生成电路，其被配置为：响应于所述复位信号或所述内部传输控制信号以生成被使能的所述数据复位信号，以及在连续读取操作中通过响应于所述分频时钟而基于第一传输控制信号是第一逻辑电平来阻止所述内部传输控制信号的输入以生成被禁止的数据复位信号。

5.根据权利要求1所述的半导体器件，

其中所述延迟时钟包括第一延迟时钟和第二延迟时钟，以及

其中所述触发电路包括：

内部数据生成电路，其被配置为响应于所述数据复位信号而生成具有所述固定逻辑电平的内部数据，并且响应于所述第一传输控制信号和第二传输控制信号而通过缓冲所述锁存数据来生成所述内部数据；以及

驱动信号生成电路，其被配置为同步于所述第一延迟时钟和第二延迟时钟而根据所述内部数据的逻辑电平来生成所述驱动信号。

6.根据权利要求5所述的半导体器件，其中所述驱动信号生成电路包括：

预信号生成电路，其被配置为与所述延迟时钟同步地从所述内部数据生成预信号；以及

信号求和电路，其被配置为对所述预信号求和并生成所述驱动信号。

7.根据权利要求5所述的半导体器件，其中所述驱动信号生成电路包括：

锁存器电路，其被配置为在基于所述第一延迟时钟和第二延迟时钟的逻辑电平的时段期间根据所述内部数据的逻辑电平来驱动所述驱动信号，以及

寄存器，其被配置为存储所述驱动信号。

8.根据权利要求5所述的半导体器件，其中所述内部数据生成电路包括：

选择性传输电路，其被配置为：响应于所述第一传输控制信号而输出包括在所述锁存数据中的第一比特位作为选择数据，以及响应于所述第二传输控制信号而输出包括在所述锁存数据中的第二比特位作为所述选择数据；以及

逻辑电路，其被配置为：基于所述数据复位信号被使能而生成具有所述固定逻辑电平的内部数据，以及基于所述数据复位信号被禁止而通过缓冲所述选择数据来生成所述内部数据。

9.一种半导体器件，包括：

控制电路，其被配置为生成第一数据复位信号至第四数据复位信号，所述第一数据复位信号至第四数据复位信号响应于复位信号和被顺序地使能的第一传输控制信号至第八传输控制信号而被使能，所述第一传输控制信号至第八传输控制信号响应于读取信号而与第一分频时钟至第四分频时钟同步地被顺序地使能；

管道锁存器电路，其被配置为：响应于第一输入控制信号至第四输入控制信号而锁存第一全局数据至第八全局数据，以及响应于第一输出控制信号至第四输出控制信号而从锁存的第一全局数据至第八全局数据生成第一锁存数据至第四锁存数据；以及

触发电路，其被配置为：响应于所述第一传输控制信号至第八传输控制信号以同步于第一延迟时钟至第四延迟时钟而根据所述第一锁存数据至第四锁存数据的逻辑电平来驱动驱动信号，其中所述驱动信号基于所述第一数据复位信号至第四数据复位信号被使能而具有固定逻辑电平。

10.根据权利要求9所述的半导体器件，其中所述第一分频时钟至第四分频时钟具有不同的相位，以及当所述第一分频时钟至第四分频时钟被延迟预定的时段时所述第一延迟时钟至第四延迟时钟被生成。

11.根据权利要求9所述的半导体器件，其中，所述驱动信号同步于所述第一延迟时钟至第四延迟时钟的上升沿而根据所述第一锁存数据至第四锁存数据的逻辑电平来被驱动。

12.根据权利要求9所述的半导体器件，其中，基于所述第一数据复位信号至第四数据复位信号被使能，所述驱动信号不管所述第一延迟时钟至第四延迟时钟和所述第一锁存数据至第四锁存数据的逻辑电平而具有所述固定逻辑电平。

13.根据权利要求9所述的半导体器件，其中，从所述第一全局数据和第五全局数据生成所述第一锁存数据，从所述第二全局数据和第六全局数据生成所述第二锁存数据，从所述第三全局数据和第七全局数据生成所述第三锁存数据，并且从所述第四全局数据和第八全局数据生成所述第四锁存数据。

14.根据权利要求9所述的半导体器件，其中所述控制电路包括：

第一控制电路，其被配置为生成所述第一数据复位信号，所述第一数据复位信号响应于所述复位信号以及被顺序地使能的第一传输控制信号和第二传输控制信号而被使能，所述第一传输控制信号和第二传输控制信号响应于所述读取信号而与第二分频时钟同步地被顺序地使能；

第二控制电路，其被配置为生成所述第二数据复位信号，所述第二数据复位信号响应于所述复位信号以及被顺序地使能的第三传输控制信号和第四传输控制信号而被使能，所述第三传输控制信号和第四传输控制信号响应于所述读取信号而与第三分频时钟同步地被顺序地使能；

第三控制电路，其被配置为生成所述第三数据复位信号，所述第三数据复位信号响应于所述复位信号以及被顺序地使能的第五传输控制信号和第六传输控制信号而被使能，所述第五传输控制信号和第六传输控制信号响应于所述读取信号如图与第四分频时钟同步地被顺序地使能；以及

第四控制电路，其被配置为生成所述第四数据复位信号，所述第四数据复位信号响应于所述复位信号以及被顺序地使能的第七传输控制信号和第八传输控制信号而被使能，所述第七传输控制信号和第八传输控制信号响应于所述读取信号而与第一分频时钟同步地被顺序地使能。

15.根据权利要求9所述的半导体器件，其中所述触发电路包括：

内部数据生成电路，其被配置为：响应于所述第一数据复位信号至第四数据复位信号而生成具有所述固定逻辑电平的第一内部数据至第四内部数据，以及响应于所述第一传输控制信号至第八传输控制信号而通过缓冲所述第一锁存数据至第四锁存数据来生成所述第一内部数据至第四内部数据；以及

驱动信号生成电路，其被配置为同步于所述第一延迟时钟至第四延迟时钟而根据所述第一内部数据至第四内部数据的逻辑电平来生成所述驱动信号。

16.根据权利要求15所述的半导体器件，其中所述内部数据生成电路包括：

第一内部数据生成电路，其被配置为：响应于所述第一数据复位信号生成具有所述固定逻辑电平的第一内部数据，以及响应于所述第一传输控制信号和第二传输控制信号而通过缓冲所述第一锁存数据来生成所述第一内部数据；

第二内部数据生成电路，其被配置为：响应于所述第二数据复位信号生成具有所述固定逻辑电平的第二内部数据，以及响应于所述第三传输控制信号和第四传输控制信号而通过缓冲所述第二锁存数据来生成所述第二内部数据；

第三内部数据生成电路，其被配置为：响应于所述第三数据复位信号生成具有所述固定逻辑电平的第三内部数据，以及响应于所述第五传输控制信号和第六传输控制信号而通过缓冲所述第三锁存数据来生成所述第三内部数据；以及

第四内部数据生成电路，其被配置为：响应于所述第四数据复位信号生成具有所述固定逻辑电平的第四内部数据，以及响应于所述第七传输控制信号和第八传输控制信号而通过缓冲所述第四锁存数据来生成所述第四内部数据。

17.根据权利要求15所述的半导体器件，其中所述驱动信号生成电路包括：

预信号生成电路，其被配置为与所述第一延迟时钟至第四延迟时钟同步地从所述第一内部数据至第四内部数据生成第一预信号至第四预信号；以及

信号求和电路，其被配置为对所述一预信号至第四预信号求和并生成所述驱动信号。

18.根据权利要求17所述的半导体器件，其中所述预信号生成电路包括：

第一预信号生成电路，其被配置为在所述第一延迟时钟为第一逻辑电平且所述第二延迟时钟为第二逻辑电平的时段期间生成所述第一预信号，所述第一预信号根据所述第一内部数据的逻辑电平而被驱动；

第二预信号生成电路，其被配置为在所述第三延迟时钟为第一逻辑电平且所述第四延迟时钟为第二逻辑电平的时段期间生成所述第二预信号，所述第二预信号根据所述第三内部数据的逻辑电平而被驱动；

第三预信号生成电路，其被配置为在所述第二延迟时钟为第一逻辑电平且所述第三延迟时钟为第二逻辑电平的时段期间生成所述第三预信号，所述第三预信号根据所述第二内部数据的逻辑电平而被驱动；以及

第四预信号生成电路，其被配置为在所述第四延迟时钟为第一逻辑电平且所述第一延迟时钟为第二逻辑电平的时段期间生成所述第四预信号，所述第四预信号根据所述第四内部数据的逻辑电平而被驱动。

19.根据权利要求17所述的半导体器件，其中所述信号求和电路包括：

第一信号求和电路，其被配置为对所述第一预信号和所述第二预信号进行与逻辑运算，并生成第一和信号；

第二信号求和电路，其被配置为对所述第三预信号和所述第四预信号进行与逻辑运算，并生成第二和信号；以及

第三信号求和电路，其被配置为对所述第一和信号和所述第二和信号执行与逻辑运算并生成所述驱动信号。

20.根据权利要求15所述的半导体器件，其中所述驱动信号生成电路包括：

第一锁存器电路，其被配置为在所述第四延迟时钟和所述第一延迟时钟是第一逻辑电平的时段期间根据所述第一内部数据的逻辑电平来驱动所述驱动信号；

第二锁存器电路，其被配置为在所述第一延迟时钟和所述第二延迟时钟是第一逻辑电平的时段期间根据所述第二内部数据的逻辑电平来驱动所述驱动信号；

第三锁存器电路，其被配置为在所述第二延迟时钟和所述第三延迟时钟是第一逻辑电平的时段期间根据所述第三内部数据的逻辑电平来驱动所述驱动信号；

第四锁存器电路，其被配置为在所述第三延迟时钟和所述第四延迟时钟是第一逻辑电平的时段期间根据所述第四内部数据的逻辑电平来驱动所述驱动信号；以及

寄存器，其被配置为存储所述驱动信号。

21.根据权利要求9所述的半导体器件，还包括：

分频电路，其被配置为响应于从外部输入的时钟而生成具有不同相位的所述第一分频时钟至第四分频时钟；

转发器，其被配置为将所述第一分频时钟至第四分频时钟延迟预定的时段并生成所述第一延迟时钟至第四延迟时钟；以及

数据输出电路，其被配置为根据所述驱动信号的逻辑电平来驱动输出数据，并将所述输出数据输出到外部。

22.根据权利要求21所述的半导体器件，其中，所述第一分频时钟至第四分频时钟和所述第一延迟时钟至第四延迟时钟的频率被设置为是所述时钟的频率的两倍高的频率。