CN105099402A - 占空比检测器和包括占空比检测器的半导体集成电路装置 - Google Patents

Abstract

一种占空比检测器可以包括响应于第一控制信号而被使能的上升时钟检测单元；响应于第二控制信号而被使能的下降时钟检测单元，该第二控制信号具有与该第一控制信号不同的激活时序；以及比较单元，配置成响应于比较使能信号而比较上升时钟检测单元的输出信号与下降时钟检测单元的输出信号，并输出占空比检测信号。

Description

占空比检测器和包括占空比检测器的半导体集成电路装置

相关申请的交叉引用

本申请主张在2014年5月8日向韩国知识产权局申请、韩国申请号为10-2014-0055035的韩国申请的优先权，在此通过引用将其整体并入此文。

技术领域

各种实施例涉及一种半导体集成电路装置，尤指一种包括占空比检测器的半导体集成电路装置。

背景技术

在半导体电路技术中，时钟信号被用作参考信号，用于调整系统或电路中的操作时序。当自外部装置或外部系统被输入的时钟信号被用于所述电路或系统中时，将不可避免地由内部电路造成时钟偏移。一种半导体器件，举例来说，一种半导体存储器件需要补偿上述时钟偏移，并产生具有与外部时钟信号相同相位的内部时钟信号。为了产生与所述外部时钟信号相同相位的内部时钟信号，所述半导体器件包括嵌入其中的延迟锁相环(DLL,delaylockedloop)或锁相环(PLL,phaselockedloop)。

此外，所述半导体器件可以包括占空比检测器，其接收时钟信号，并检测所述时钟信号的占空比。

发明内容

在本发明公开的实施例中，提供一种占空比检测器，配置成响应于具有不同激活周期的第一和第二控制信号而控制上升和下降时钟的检测激活周期。

在本发明公开的实施例中，一种占空比检测器可以包括响应于第一控制信号而被使能的上升时钟检测单元。所述占空比检测器还可以包括响应于第二控制信号而被使能的下降时钟检测单元，所述第二控制信号具有与所述第一控制信号不同的激活时序。所述占空比检测器还可以包括比较单元，所述比较单元配置成响应于比较使能信号而比较所述上升时钟检测单元的输出信号与所述下降时钟检测单元的输出信号，并输出占空比检测信号。

在本发明的实施例中，一种半导体集成电路装置可以包括第一储存单元和第二储存单元。所述半导体集成电路装置还可以包括第一使能单元，配置成同步于上升时钟而产生第一控制信号。再者，所述半导体集成电路装置还可以包括第二使能单元，配置成根据所述第一控制信号和下降时钟而产生第二控制信号。所述半导体集成电路装置还可以包括上升时钟检测单元，配置成根据在所述第一控制信号的激活周期期间要被检测的上升时钟数量而改变储存于所述第一储存单元中的电压。此外，所述半导体集成电路装置可以包括下降时钟检测单元，配置成据根在所述第二控制信号的激活周期期间要被检测的下降时钟数量而改变储存于所述第二储存单元中的电压。再者，所述半导体集成电路装置可以包括比较单元，配置成响应于比较使能信号而比较分别被所述上升时钟检测单元与所述下降时钟单元改变的第一储存单元的信息与第二储存单元的信息。

在本发明的实施例中，提供一种包括占空比检测器的半导体集成电路装置。所述占空比检测器配置成确定被校正的上升和下降时钟的检测激活周期，并输出占空比检测信号，以响应与上升时钟同步的上升选通信号和根据所述上升选通信号和下降时钟取反信号而产生的下降选通信号。

在本发明的实施例中，一种半导体集成电路装置的驱动方法可以包括响应于第一控制信号和被校正上升时钟而改变预充电的第一输出节点的电压；所述半导体集成电路的驱动方法还可以包括响应于第二控制信号和被校正下降时钟而改变预充电的第二输出节点的电压，所述第二控制信号具有与所述第一控制信号不同的激活时序。此外，所述半导体集成电路的驱动方法还可以包括在所述第一和第二控制信号的激活周期之后比较所述第一输出节点的改变电压与所述第二输出节点的改变电压，并输出比较结果。

在本发明公开的实施例中，提供一种占空比检测器，配置成响应于第一控制信号和第二控制信号而控制上升和下降时钟的检测激活周期，所述第一控制信号具有是上升时钟的数量的n倍大的激活周期，所述第二控制信号具有是下降时钟的数量的n倍大的激活周期，其中n为整数。

附图说明

图1为根据本发明公开的实施例的半导体集成电路装置的示意框图。

图2为根据本发明公开的实施例的占空比检测器的框图。

图3为根据本发明公开的实施例的该占空比检测器的详细电路图。

图4为例示根据本发明公开的实施例的第一使能单元的配置的框图。

图5为例示根据本发明公开的实施例的第二使能单元的配置的框图。

图6为用于解释根据本发明公开的实施例的该占空比检测器的操作的操作时序图。

图7为图6的部分A的放大时序图。

图8为用于解释根据本发明公开的实施例的该占空比检测器的比较操作的操作时序图。

图9为例示根据本发明的实施例的运用存储器控制器电路的系统的框图。

具体实施方式

在下文中，将通过各种实施例并参考附图如下描述根据本发明的一种占空比检测器和一种包括该占空比检测器的半导体集成电路装置。

请参考图1，半导体集成电路装置10可以包括延迟锁相环(DLL)电路20、占空比校正器30、输出单元40、占空比检测器50以及占空比控制信号发生器60。

该DLL电路20可以被配置成通过检测参考时钟与返馈时钟之间的相位差来确延迟线的延迟值。该DLL电路20可以被配置成通过将该参考时钟延迟该延迟线的延迟值，而产生DLL时钟DLL_CLK。该DLL电路20可以接收输入时钟CLK_IN。

该占空比校正器30可以被配置成响应于占空比控制信号DCC_CODE而校正该DLL时钟DLL_CLK的占空比。该占空比校正器30还可以输出被校正时钟DCC_OUT。

该输出单元40可以被配置成驱动该被校正时钟DCC_OUT，并输出驱动时钟作为外部数据。

该占空比检测器50可以被配置成从该输出单元40接收被校正上升时钟RCK_DCD和被校正下降时钟FCK_DCD。在第一控制信号strobe_R和第二控制信号strobe_F(例如上升选通信号和下降选通信号)的激活周期，该占空比检测器50还可以检测所述被校正时钟RCK_DCD和FCK_DCD的占空比。再者，该占空比检测器50还可以输出检测结果作为占空比检测信号DCD_OUT。

该占空比控制信号发生器60可以被配置成响应于该占空比检测信号DCD_OUT而产生该占空比控制信号DCC_CODE。在该第一控制信号strobe_R和该第二控制信号strobe_F的激活周期，该占空比控制信号发生器60可以产生该占空比控制信号DCC_CODE。

请参考图2和图3，该占空比检测器50可以包括上升区块100、下降区块200和比较单元300。

该上升区块100可以包括第一使能单元110、上升时钟检测单元130、第一储存单元150以及第一预充电单元170。该第一使能单元110可以被配置成同步于上升时钟RCLK而产生第一控制信号strobe_R。该上升时钟检测单元130可以被配置成在该第一控制信号strobe_R的激活周期期间根据要被检测的上升时钟的数量而改变该第一储存单元150的电压。该第一预充电单元170可以被配置成预充电该第一储存单元150。

该下降区块200可以包括第二使能单元210、下降时钟检测单元230、第二储存单元250和第二预充电单元270。该第二使能单元210可以被配置成使用该第一控制信号strobe_R和下降时钟取反信号FCLKB而产生该第二控制信号strobe_F。该第二控制信号strobe_F可以被用于控制该下降时钟检测单元230的操作期间，以防止要被检测的下降时钟截止，例如被校正下降时钟FCK_DCD。下降时钟检测单元230可以被配置成在第二控制信号strobe_F的激活周期响应于检测目标下降时钟的数量而改变该第二储存单元250的电压。

该比较单元300可以被配置成响应于比较使能信号EN而比较上升区块100的输出信号与下降区块200的输出信号。该比较单元300还可以输出该占空比检测结果。在该第一控制信号strobe_R和该第二控制信号strobe_F的激活周期之后，比较使能信号EN可以被设定为被激活。

请参考图4，第一使能单元110可以包括分频器111和延迟器115。例如，该分频器111可以接收该上升时钟RCLK、将被接收的时钟按1/8分频，以及产生分频时钟CK_8。该分频时钟CK_8可以被输入至该延迟器115，以产生多个延迟时钟CK_A、CK_B、CK_C、CK_D、CK_E和CK_F。请再次参考图6，所述多个延迟时钟CK_A、CK_B、CK_C、CK_D、CK_E和CK_F可以具有不同的延迟量。

所述多个延迟时钟的一部分(例如延迟时钟CK_B、CK_C、CK_D和CK_E)可以被输入至逻辑电路区块117。此外，该逻辑电路区块117可以通过逻辑组合所述输入时钟CK_B、CK_C、CK_D和CK_E而产生该第一控制信号strobe_R。该逻辑电路区块117可以包括第一NOR门NOR1、第二NOR门NOR2和NAND门NAND1。该第一NOR门NOR1可以接收延迟时钟CK_B和CK_C。该第一NOR门NOR1还可以对被接收的时钟执行逻辑运算。该第二NOR门NOR2可以接收延迟时钟CK_D和CK_E，并对被接收的时钟执行逻辑运算。该NAND门NAND1可以对第一NOR门NOR1和第二NOR门NOR2的输出信号执行NAND运算，并产生第一控制信号strobe_R。

请再次参考图3，上升时钟检测单元130可以包括第一晶体管131、第二晶体管133和第一电流源135。该第一晶体管131可以被配置成响应于被校正上升时钟RCK_DCD而将储存于第一储存单元150中的电压(亦即耦接节点A的电压)放电。第二晶体管133可以被电耦接至该第一晶体管131。该第二晶体管133可以被配置成响应于第一控制信号strobe_R而使该第一晶体管131的输出电压经由第一电流源135而放电。

请参考图5，该第二使能单元210可以使用第一控制信号strobe_R和下降时钟取反信号FCLKB而产生该第二控制信号strobe_F。举例来说，该第二使能单元210可以包括DQ触发器，其配置成接收第一控制信号strobe_R和下降时钟取反信号FCLKB。如上所述，可以基于该下降时钟FCLK和该第一控制信号strobe_R产生第二控制信号strobe_F。举例来说，可以通过平移该第一控制信号strobe_R的激活周期使得被校正下降时钟FCK_DCD的输入高脉冲的数量等于被校正上升时钟RCK_DCD的输入高脉冲的数量来获得第二控制信号strboe_F。第二控制信号strobe_F具有与第一控制信号strobe_R相同的激活时间，但具有不同的激活时序。换言之，第一控制信号strobe_R可以被设定为具有为上升时钟的数量的n倍大(上升时钟的高脉冲的数量的n倍大)的激活时段。此外，第二控制信号strobe_F可以被设定为具有为下降时钟的数量的n倍大(下降时钟的高脉冲的数量的n倍大)的激活时段。n为整数，其使防止截止所述时钟成为可能。

请再次参考图3，下降时钟检测单元230可以包括第三晶体管231、第四晶体管233和第二电流源235。第三晶体管231可以被配置成响应于被校正下降时钟FCK_DCD而将耦接节点B的电压放电。第四晶体管233可以被电耦接至该第三晶体管231。该第四晶体管233还可以被配置成响应于第二控制信号strobe_F而将该第三晶体管231的输出电压通过第二电流源235而放电至接地端子。

比较单元300可以被配置成响应于比较使能信号EN而比较第一储存单元150与第二储存单元250的电压，或更具体而言，所述耦接节点A与B的电压。该比较单元300还可以输出占空比检测信号DCD_OUT。第一储存单元150和该第二储存单元250中的每一个可以包括电容器。再者，该比较单元300可以比较向/从第一储存单元150与第二储存单元250充电/放电的电压。该比较单元300还可以根据第一储存单元150与第二储存单元250之间的电压差而输出占空比检测信号DCD_OUT。此时，第一储存单元150可以被第一预充电单元170预充电。该第一预充电单元170可以包括响应于预充电信号PRECHARGE_B而被驱动的PMOS晶体管。同样地，第二储存单元250可以被第二预充电单元270预充电。该第二预充电单元270可以包括响应于预充电信号PRECHARGE_B而被驱动的PMOS晶体管。

占空比检测器50可以被配置成响应于具有第一激活周期的第一控制信号strobe_R而检测被校正上升时钟的占空比。该占空比检测器50还可以响应于具有第二激活周期的第二控制信号strobe_F而检测被校正下降时钟的占空比，该第二激活周期与第一激活周期不同。

更具体而言，如图6和图7所示，第二控制信号strobe_F的激活时序可以被设定与第一控制信号strobe_R的激活时序不同，以防止截止被校正下降时钟FCK_DCD的高脉冲。因此，被校正上升时钟RCK_DCD和被校正下降时钟FCK_DCD的占空比可以在相同的高脉冲条件下被测量。

如图6所示，比较使能信号EN可以被设定为在第一控制信号strobe_R和第二控制信号strobe_F的激活周期之后被激活。据此，占空比检测器50可以对被校正上升时钟RCK_DCD和被校正下降时钟FCK_DCD执行检测操作，该检测操作与针对该被校正上升时钟RCK_DCD和该被校正下降时钟FCK_DCD的比较操作分开。因此，该占空比检测器50可以额外防止当该检测操作和该比较操作同时执行时可能发生的占空比偏差。图6示复位取反信号RSTB。

请参考图8，在比较使能信号EN的激活操作期间，可以通过检测耦接节点A的输出电压out_R与耦接节点B的输出电压out_F之间的差值d来执行占空比比较操作。当耦接节点A的输出电压out_R与耦接节点B的输出电压out_F之间的差值d改变时，因此可以检测到占空比失真。

根据本说明书公开的实施例，占空比检测器50可以被配置成响应于具有第一激活周期的第一控制信号strobe_R二检测被校正上升时钟的占空比。该占空比检测器50还可以响应于具有第二激活周期的第二控制信号而检测被校正下降时钟的占空比，该第二激活周期与该第一激活周期不同。据此，该占空比检测器可以检测准确占空比。此外，该占空比检测器可以被配置成分开地执行该检测操作和该比较操作，因而防止额外占空比偏差。

请参考图9，系统1000可以包括一个或多个处理器1100。该处理器1100可以被单独使用或结合其他处理器1100使用。芯片组1150可以被可操作地电耦接至该处理器1100。该芯片组1150为处理器1100与系统1000的其他组件之间信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(I/O)总线1250和磁盘驱动控制器1300。依据该系统1000的配置而定，一些不同信号中的任一个可以通过芯片组1150而被传输。

存储器控制器1200可以接收通过芯片组1150自处理器1100所提供的请求。存储器控制器1200可以被可操作地电耦接至一个或多个存储器件1350。该存储器件1350可以包括上述的半导体集成电路装置。

芯片组1150可以亦被电耦接至I/O总线1250。I/O总线1250可以作为芯片组1150至I/O装置1410、1420和1430的信号的通信路径。所述I/O装置1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线可以利用一些通信协议中的任一种以与所述I/O装置1410、1420和1430通信。

磁盘驱动控制器1300还可以可操作地电耦接至芯片组1150。磁盘驱动控制器1300可以用作芯片组1150与一个或多个内部磁盘驱动器1450之间的通信路径。磁盘驱动控制器1300和所述内部磁盘驱动器1450可以实际上使用任何形式的通信协议彼此通信或与芯片组通信。

虽然特定实施例已说明于上，但是本领域技术人员将了解所述的实施例仅作为例子。因此，所述的半导体集成电路装置不应限制于所述的实施例。而是，当结合以上说明和附图时，所述的半导体集成电路装置应仅被限制于按照下述的权利要求。

通过以上说明可以看出，本申请提供了以下的技术方案。

技术方案1.一种占空比检测器，配置成响应于具有不同激活周期的第一控制信号和第二控制信号而控制上升时钟和下降时钟的检测激活周期。

技术方案2.如技术方案1所述的占空比检测器，其中所述第一控制信号和第二控制信号的激活时序被设定为在所述检测激活周期内允许上升时钟的数量和下降时钟的数量彼此相等。

技术方案3.如技术方案1所述的占空比检测器，其中所述第一控制信号基于所述上升时钟而被设定。

技术方案4.如技术方案1所述的占空比检测器，其中所述第二控制信号基于所述第一控制信号和所述下降时钟而被设定。

技术方案5.一种占空比检测器，包括：

上升时钟检测单元，配置成响应于第一控制信号而使能；

下降时钟检测单元，配置成响应于第二控制信号而使能，所述第二控制信号具有与所述第一控制信号不同的激活时序；以及

比较单元，配置成响应于比较使能信号而比较所述上升时钟检测单元的输出信号与所述下降时钟检测单元的输出信号，并输出占空比检测信号。

技术方案6.如技术方案5所述的占空比检测器，还包括：

第一使能单元，配置成产生所述第一控制信号，

其中所述第一使能单元配置成基于上升时钟而产生所述第一控制信号。

技术方案7.如技术方案6所述的占空比检测器，其中所述第一使能单元包括：

分频器，配置成接收所述上升时钟，并产生分频时钟；

延迟器，配置成接收所述分频时钟，并产生多个延迟时钟；以及

逻辑电路，配置成对所述延迟时钟的一部分执行逻辑操作，并产生所述第一控制信号。

技术方案8.如技术方案6所述的占空比检测器，还包括：

第二使能单元，配置成产生所述第二控制信号，

其中所述第二使能单元配置成基于所述第一控制信号和下降时钟而产生所述第二控制信号。

技术方案9.如技术方案8所述的占空比检测器，其中所述第二使能单元包括触发器，所述触发器配置成接收所述第一控制信号和所述下降时钟的反相信号，并输出所述第二控制信号。

技术方案10.如技术方案5所述的占空比检测器，其中所述上升时钟检测单元配置成根据检测目标上升时钟和所述第一控制信号而改变输出节点的电压。

技术方案11.如技术方案5所述的占空比检测器，其中所述下降时钟检测单元配置成响应于检测目标下降时钟和所述第二控制信号而改变输出节点的电压。

技术方案12.如技术方案5所述的占空比检测器，其中所述比较使能信号在所述第一控制信号和第二控制信号的激活周期之后被激活。

技术方案13.一种占空比检测器，配置成响应于第一控制信号和第二控制信号而控制上升时钟和下降时钟的检测激活周期，所述第一控制信号具有是上升时钟的数量的n倍大的激活周期，所述第二控制信号具有是下降时钟的数量的n倍大的激活周期，其中n为整数。

技术方案14.如技术方案13所述的占空比检测器，还包括：

第一使能单元，配置成产生所述第一控制信号，

其中所述第一使能单元包括：

分频器，配置成接收所述上升时钟，并产生分频时钟；

延迟器，配置成接收所述分频时钟，并产生多个延迟时钟；以及

逻辑电路，配置成对所述多个延迟时钟的一部分执行逻辑操作，并产生所述第一控制信号。

技术方案15.如技术方案14所述的占空比检测器，还包括：

第二使能单元，配置成产生所述第二控制信号，

其中所述第二使能单元接收所述第一控制信号和所述下降时钟的反相信号，并输出所述第二控制信号。

技术方案16.如技术方案13所述的占空比检测器，还包括：

上升时钟检测单元，配置成响应于检测目标上升时钟和所述第一控制信号而改变输出节点的电压。

技术方案17.如技术方案13所述的占空比检测器，还包括：

下降时钟检测单元，配置成响应于检测目标下降时钟和所述第二控制信号而改变输出节点的电压。

技术方案18.如技术方案13所述的占空比检测器，还包括：

比较单元，配置成响应于比较使能信号而比较所述上升时钟检测单元的输出信号与所述下降时钟检测单元的输出信号，并输出占空比检测信号。

技术方案19.如技术方案18所述的占空比检测器，其中所述比较使能信号在所述第一控制信号和第二控制信号的激活周期之后被激活。

Claims (10)

1.一种占空比检测器，配置成响应于具有不同激活周期的第一控制信号和第二控制信号而控制上升时钟和下降时钟的检测激活周期。

2.如权利要求1所述的占空比检测器，其中所述第一控制信号和第二控制信号的激活时序被设定为在所述检测激活周期内允许上升时钟的数量和下降时钟的数量彼此相等。

3.如权利要求1所述的占空比检测器，其中所述第一控制信号基于所述上升时钟而被设定。

4.如权利要求1所述的占空比检测器，其中所述第二控制信号基于所述第一控制信号和所述下降时钟而被设定。

5.一种占空比检测器，包括：

上升时钟检测单元，配置成响应于第一控制信号而使能；

下降时钟检测单元，配置成响应于第二控制信号而使能，所述第二控制信号具有与所述第一控制信号不同的激活时序；以及

比较单元，配置成响应于比较使能信号而比较所述上升时钟检测单元的输出信号与所述下降时钟检测单元的输出信号，并输出占空比检测信号。

6.如权利要求5所述的占空比检测器，还包括：

第一使能单元，配置成产生所述第一控制信号，

其中所述第一使能单元配置成基于上升时钟而产生所述第一控制信号。

7.如权利要求6所述的占空比检测器，其中所述第一使能单元包括：

分频器，配置成接收所述上升时钟，并产生分频时钟；

延迟器，配置成接收所述分频时钟，并产生多个延迟时钟；以及

逻辑电路，配置成对所述延迟时钟的一部分执行逻辑操作，并产生所述第一控制信号。

8.如权利要求6所述的占空比检测器，还包括：

第二使能单元，配置成产生所述第二控制信号，

其中所述第二使能单元配置成基于所述第一控制信号和下降时钟而产生所述第二控制信号。

9.如权利要求8所述的占空比检测器，其中所述第二使能单元包括触发器，所述触发器配置成接收所述第一控制信号和所述下降时钟的反相信号，并输出所述第二控制信号。

10.一种占空比检测器，配置成响应于第一控制信号和第二控制信号而控制上升时钟和下降时钟的检测激活周期，所述第一控制信号具有是上升时钟的数量的n倍大的激活周期，所述第二控制信号具有是下降时钟的数量的n倍大的激活周期，其中n为整数。