TWI649975B - 工作週期偵測器及包含工作週期偵測器的半導體積體電路裝置 - Google Patents

工作週期偵測器及包含工作週期偵測器的半導體積體電路裝置 Download PDF

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    • H03K2005/00078—Fixed delay

Abstract

一種工作週期偵測器可包含被致能的一上升時脈偵測單元，以回應一第一控制訊號；被致能的一下降時脈偵測單元，以回應一第二控制訊號，該第二控制訊號具有與該第一控制訊號不同的一啟用時序；以及一比較單元，係配置成比較該上升時脈偵測單元的一輸出訊號與該下降時脈偵測單元的一輸出訊號，以回應一比較致能訊號，並輸出一工作週期偵測訊號。

Description

工作週期偵測器及包含工作週期偵測器的半導體積體電路裝置
各種實施例關於一種半導體積體電路裝置，尤指一種包含一工作週期偵測器的半導體積體電路裝置。
本申請案主張在2014年5月8日於韓國智慧財產局申請，且韓國申請號為10-2014-0055035的韓國申請案為優先權基礎案，在此完整併入當作參考。
在該半導體電路技術中，一時脈訊號被使用作為一參考訊號，用於調整一系統或電路中的操作時序。當自一外部裝置或一外部系統被輸入的一時脈訊號被使用於該電路或系統中時，一時脈偏移將不可避免地由一內部電路造成。一種半導體裝置，舉例來說，一種半導體記憶體裝置需要補償上述一時脈偏移，並產生具有與外部時脈訊號相同相位的一內部時脈訊號。為了產生與該外部時脈訊號相同相位的內部時脈訊號，該半導體裝置包含嵌入其中的一延遲鎖相迴路(DLL,delay locked loop)或相位鎖相迴路(PLL,phase locked loop)。
此外，該半導體裝置可包含一工作週期偵測器，其接收一時脈訊號，並偵測該時脈訊號的工作週期。
在本發明揭露的一實施例中，提供一種工作週期偵測器，係配 置成控制上升及下降時脈的一偵測啟用期間，以回應具有不同啟用期間的第一及第二控制訊號。
在本發明揭露的一實施例中，一種工作週期偵測器可包含被致能的一上升時脈偵測單元，以回應一第一控制訊號。該工作週期偵測器可亦包含被致能的一下降時脈偵測單元，以回應與一第二控制訊號，該第二控制訊號具有與該第一控制訊號不同的一啟用時序。該工作週期偵測器可亦包含一比較單元，係配置成比較該上升時脈偵測單元的一輸出訊號與該下降時脈偵測單元的一輸出訊號，以回應一比較致能訊號，並輸出一工作週期偵測訊號。
在本發明的一實施例中，一半導體積體電路裝置可包含一第一儲存單元及一第二儲存單元。該半導體積體電路裝置可亦包含一第一致能單元，係配置成產生與一上升時脈同步的一第一控制訊號。再者，該半導體積體電路裝置可亦包含一第二致能單元，係配置成根據該第一控制訊號及一下降時脈而產生一第二控制訊號。該半導體積體電路裝置可亦包含一上升時脈偵測單元，係配置成在該第一控制訊號的一啟用期間，根據被偵測的上升時脈數量而改變儲存於該第一儲存單元中的一電壓。此外，該半導體積體電路裝置可包含一下降時脈偵測單元，係配置成在該第二控制訊號的一啟用期間，根據被偵測的下降時脈數量而改變儲存於該第二儲存單元中的一電壓。再者，該半導體積體電路裝置可包含一比較單元，係配置成比較分別藉由該上升時脈偵測單元與該下降時脈單元被改變的第一儲存單元的資訊與第二儲存單元的資訊，以回應一比較致能訊號。
在本發明的一實施例中，提供一種包含一工作週期偵測器的半導體積體電路裝置。該工作週期偵測器係配置成決定被校正的上升及下降時脈 之一偵測啟用期間，並輸出一工作週期偵測訊號，以回應與一上升時脈及一下降時脈同步的一上升選通訊號，該上升時脈及該下降時脈係根據該上升選通訊號及一下降時脈條訊號而被產生。
在本發明的一實施例中，一種半導體積體電路裝置的一驅動方法可包含改變一預充電第一輸出節點的電壓，以回應一第一控制訊號及一被校正上升時脈；該半導體積體電路的驅動方法可亦包含改變一預充電第二輸出節點的電壓，以回應一第二控制訊號及一被校正下降時脈，該第二控制訊號具有與該第一控制訊號不同的一啟用時序。此外，該半導體積體電路的驅動方法可亦包含在該等第一及第二控制訊號的啟用期間之後，比較該第一輸出節點的被改變電壓與該第二輸出節點的被改變電壓，並輸出一比較結果。
在本發明揭露的一實施例中，提供一種工作週期偵測器，係配置成控制上升及下降時脈的偵測啟用期間，以回應一第一控制訊號及一第二控制訊號，該第一控制訊號具有大於上升時脈之數量n倍的一啟用期間，該第二控制訊號具有大於下降時脈之數量n倍的一啟用期間，其中n為一整數。
10‧‧‧半導體積體電路裝置
20‧‧‧延遲鎖相迴路(DLL)電路
30‧‧‧工作週期校正器
40‧‧‧輸出單元
50‧‧‧工作週期偵測器
60‧‧‧工作週期控制訊號產生器
100‧‧‧上升區塊
110‧‧‧第一致能單元
111‧‧‧分割器
115‧‧‧延遲器
117‧‧‧邏輯電路區塊
130‧‧‧上升時脈偵側單元
131‧‧‧第一電晶體
133‧‧‧第二電晶體
135‧‧‧第一電流源
150‧‧‧第一儲存單元
170‧‧‧第一預充電單元
200‧‧‧下降區塊
210‧‧‧第二致能單元
230‧‧‧下降時脈偵側單元
231‧‧‧第三電晶體
233‧‧‧第四電晶體
235‧‧‧第二電流源
250‧‧‧第二儲存單元
270‧‧‧第二預充電單元
300‧‧‧比較單元
1000‧‧‧系統
1100‧‧‧處理器
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧輸入/輸出(I/O)匯流排
1300‧‧‧磁碟驅動控制器
1350‧‧‧記憶體裝置
1410,1420,1430‧‧‧輸入/輸出(I/O)裝置
1450‧‧‧內部磁碟驅動器
A‧‧‧耦合節點
B‧‧‧耦合節點
CK_8‧‧‧被分割時脈
CK_A~CK_F‧‧‧被延遲時脈
DCC_CODE‧‧‧工作週期控制訊號
DCC_OUT‧‧‧被校正時脈
DCD_OUT‧‧‧工作週期偵側訊號
DLL_CLK‧‧‧DLL時脈
EN‧‧‧比較致能訊號
FCK_DCD‧‧‧被校正下降時脈
FCLKB‧‧‧下降時脈條訊號
NAND1‧‧‧NAND閘
NOR1‧‧‧第一NOR閘
NOR2‧‧‧第二NOR閘
out_F‧‧‧輸出電壓
out_R‧‧‧輸出電壓
PRECHARGE_B‧‧‧預充電訊號
RCLK‧‧‧上升時脈
RCK_DCD‧‧‧被校正上升時脈
RSTB‧‧‧重新設定條訊號
strobe_F‧‧‧第一控制訊號
strobe_R‧‧‧第二控制訊號
〔圖1〕為根據本發明揭露的一實施例中一半導體積體電路裝置之一示意方塊圖。
〔圖2〕為根據本發明揭露的一實施例中一工作週期偵測器之一方塊圖。
〔圖3〕為根據本發明揭露的一實施例中該工作週期偵測器之一細部電路圖。
〔圖4〕為例示根據本發明揭露的一實施例中一第一致能單元的配置之一方 塊圖。
〔圖5〕為例示根據本發明揭露的一實施例中一第二致能單元的配置之一方塊圖。
〔圖6〕為根據本發明揭露的一實施例中用於解釋該工作週期偵測器的操作之一操作時序圖。
〔圖7〕為圖6的一部分A之一擴大時序圖。
〔圖8〕為根據本發明揭露的一實施例中用於解釋該工作週期偵測器的一比較操作之一操作時序圖。
〔圖9〕為例示根據本發明的一實施例中運用一記憶體控制器電路的一系統之一方塊圖。
在下文中，一種工作週期偵測器及一種包含該工作週期偵測器的半導體積體電路裝置將透過各種實施例並參考附加圖式而說明於下。
請參考圖1，一半導體積體電路裝置10可包含一延遲鎖相迴路(DLL)電路20、一工作週期校正器30、一輸出單元40、一工作週期偵測器50及一工作週期控制訊號產生器60。
該DLL電路20可被配置成藉由偵測一參考時脈與一回饋時脈之間的一相位差來決定一延遲線的一延遲值。該DLL電路20可被配置成藉由將該參考時脈延遲該延遲線的延遲值，而產生一DLL時脈DLL_CLK。該DLL電路20可接收一輸入時脈CLK_IN。
該工作週期校正器30可被配置成校正該DLL時脈DLL_CLK的 工作週期，以回應一工作週期控制訊號DCC_CODE。該工作週期校正器30可亦輸出被校正時脈DCC_OUT。
該輸出單元40可被配置成驅動該被校正時脈DCC_OUT，並輸出作為外部資料的驅動時脈。
該工作週期偵測器50可被配置成接收自該輸出單元40來的一被校正上升時脈RCK_DCD及一被校正下降時脈FCK_DCD。在第一控制訊號strobe_R及第二控制訊號strobe_F(例如一上升選通訊號及一下降選通訊號)的啟用期間，該工作週期偵測器50可亦偵測該等被校正時脈RCK_DCD及FCK_DCD的工作週期。再者，該工作週期偵測器50可亦輸出作為一工作週期偵測訊號DCD_OUT的偵測結果。
該工作週期控制訊號產生器60可被配置成產生該工作週期控制訊號DCC_CODE，以回應該工作週期偵測訊號DCD_OUT。在該第一控制訊號strobe_R及該第二控制訊號strobe_F的啟用期間，該工作週期控制訊號產生器60可產生該工作週期控制訊號DCC_CODE。
請參考圖2及圖3，該工作週期偵測器50可包含一上升區塊100、一下降區塊200及一比較單元300。
該上升區塊100可包含一第一致能單元110、一上升時脈偵測單元130、一第一儲存單元150及一第一預充電單元170。該第一致能單元110可被配置成產生與一上升時脈RCLK同步的第一控制訊號strobe_R。在該第一控制訊號strobe_R的啟用期間，該上升時脈偵測單元130可被配置成根據被偵測的上升時脈數量而改變該第一儲存單元150的電壓。該第一預充電單元170可被配置成預充電該第一儲存單元150。
該下降區塊200可包含一第二致能單元210、一下降時脈偵測單元230、一第二儲存單元250及一第二預充電單元270。該第二致能單元210可被配置成使用該第一控制訊號strobe_R及一下降時脈條訊號FCLKB而產生該第二控制訊號strobe_F。該第二控制訊號strobe_F可被使用於控制該下降時脈偵測單元230的操作期間，以防止切斷被偵測的一下降時脈，例如該被校正下降時脈FCK_DCD。在該第二控制訊號strobe_F的啟用期間，該下降時脈偵測單元230可被配置成改變該第二儲存單元250的電壓，以回應偵測目標下降時脈的數量。
該比較單元300可被配置成比較該上升區塊100的輸出訊號與該下降區塊200的輸出訊號，以回應一比較致能訊號EN。該比較單元300可亦輸出該工作週期偵測結果。在該第一控制訊號strobe_R及該第二控制訊號strobe_F的啟用期間之後，該比較致能訊號EN可被設定以啟用。
請參考圖4，該第一致能單元110可包含一分割器111及一延遲器115。例如，該分割器111可接收該上升時脈RCLK、將被接收的時脈分割為1/8，以及產生被分割時脈CK_8。該被分割時脈CK_8可被輸入至該延遲器115，以產生複數被延遲時脈CK_A、CK_B、CK_C、CK_D、CK_E及CK_F。請再次參考圖6，該等被延遲時脈CK_A、CK_B、CK_C、CK_D、CK_E及CK_F可具有不同延遲量。
該等被延遲時脈的一部分(例如該等被延遲時脈CK_B、CK_C、CK_D及CK_E)可被輸入至一邏輯電路區塊117。此外，該邏輯電路區塊117可藉由邏輯結合該等輸入時脈CK_B、CK_C、CK_D及CK_E而產生該第一控制訊號strobe_R。該邏輯電路區塊117可包含一第一NOR閘NOR1、一第二NOR 閘NOR2及一NAND閘NAND1。該第一NOR閘NOR1可接收該等被延遲時脈CK_B及CK_C。該第一NOR閘NOR1可亦對被接收的時脈執行一邏輯運算。該第一NOR閘NOR1可亦對被接收的時脈執行一邏輯運算。該第二NOR閘NOR2可接收該等被延遲時脈CK_D及CK_E，並對被接收的時脈執行一邏輯運算。該NAND閘NAND1可對該第一NOR閘NOR1及該第二NOR閘NOR2的輸出訊號執行一NAND運算，並產生該第一控制訊號strobe_R。
請再次參考圖3，該上升時脈偵測單元130可包含一第一電晶體131、一第二電晶體133及一第一電流源135。該第一電晶體131可被配置成將儲存於該第一儲存單元150中的電壓(亦即一耦合節點A的電壓)放電，以回應該被校正上升時脈RCK_DCD。該第二電晶體133可被電性耦合至該第一電晶體131。該第二電晶體133可被配置成對該第一電晶體131的輸出電壓經由該第一電流源135而放電，以回應該第一控制訊號strobe_R。
請參考圖5，該第二致能單元210可使用該第一控制訊號strobe_R及該下降時脈條訊號FCLKB而產生該第二控制訊號strobe_F。舉例來說，該第二致能單元210可包含一DQ正反器，係配置成接收該第一控制訊號strobe_R及該下降時脈條訊號FCLKB。如上所述，基於該下降時脈條訊號FCLKB及該第一控制訊號strobe_R，該第二控制訊號strobe_F可被產生。舉例來說，該第二控制訊號strboe_F可藉由平移該第一控制訊號strobe_R的啟用期間而被獲得，使得該被校正下降時脈FCK_DCD的輸入高脈衝之數量等於該被校正上升時脈RCK_DCD的輸入高脈衝之數量。該第二控制訊號strobe_F具有與該第一控制訊號strobe_R相同的啟用時間，但具有不同的啟用時序。換言之，該第一控制訊號strobe_R可被設定為具有一啟用期間，該啟用期間為大於上升 時脈之數量的n倍(大於該等上升時脈的高脈衝之數量的n倍)。此外，該第二控制訊號strobe_F可被設定為具有一啟用期間，該啟用期間為大於下降時脈之數量的n倍(大於該等下降時脈的高脈衝之數量的n倍)。n為一整數，其使防止切斷該等時脈成為可能。
請再次參考圖3，該下降時脈偵測單元230可包含一第三電晶體231、一第四電晶體233及一第二電流源235。第三電晶體231可被配置成將一耦合節點B的電壓放電，以回應該被校正下降時脈FCK_DCD。該第四電晶體233可被電性耦合至該第三電晶體231。該第四電晶體233可亦被配置成將該第三電晶體231的輸出電壓透過該第二電流源235而放電至一接地端子，以回應該第二控制訊號strobe_F。
該比較單元300可被配置成比較該第一儲存單元150與該第二儲存單元250的電壓，或更具體而言，該等耦合節點A與B的電壓，以回應該比較致能訊號EN。該比較單元300可亦輸出該工作週期偵測訊號DCD_OUT。該第一儲存單元150及該第二儲存單元250之每一者可包含一電容。再者，該比較單元300可比較該第一儲存單元150與該第二儲存單元250的充電或放電。該比較單元300可亦根據該第一儲存單元150與該第二儲存單元250之間的電壓差而輸出該工作週期偵測訊號DCD_OUT。此時，該第一儲存單元150可藉由該第一預充電單元170而被預充電。該第一預充電單元170可包含一PMOS電晶體，該PMOS電晶體被驅動，以回應一預充電訊號PRECHARGE_B。同樣地，該第二預充電單元270可藉由該第二儲存單元250而被預充電。該第二預充電單元270可包含一PMOS電晶體，該PMOS電晶體被驅動，以回應該預充電訊號PRECHARGE_B。
該工作週期偵測器50可被配置成偵測該被校正上升時脈的工作週期，以回應具有一第一啟用期間的第一控制訊號strobe_R。該工作週期偵測器50可亦偵測該被校正下降時脈的工作週期，以回應具有一第二啟用期間的第二控制訊號strobe_F，該第二啟用期間與該第一啟用期間不同。
更具體而言，如圖6及圖7所示，該第二控制訊號strobe_F的啟用時序可被設定與該第一控制訊號strobe_R的啟用時序不同，以防止切斷該被校正下降時脈FCK_DCD的一高脈衝。因此，該被校正上升時脈RCK_DCD及該被校正下降時脈FCK_DCD的工作週期可在相同的高脈衝條件下被測量。
如圖6所示，在該第一控制訊號strobe_R及該第二控制訊號strobe_F的啟用期間之後，該比較致能訊號EN可被設定以啟用。據此，該工作週期偵測器50可對該被校正上升時脈RCK_DCD及該被校正下降時脈FCK_DCD執行該偵測操作，該偵測操作與對該被校正上升時脈RCK_DCD及該被校正下降時脈FCK_DCD執行該比較操作分開。因此，當該偵測操作及該比較操作同時執行時，該工作週期偵測器50可額外防止可能發生的一工作週期偏差。圖6示一重新設定條訊號RSTB。
請參考圖8，在該比較致能訊號EN的啟用操作期間，該工作週期比較操作可藉由偵測該耦合節點A的一輸出電壓out_R與該耦合節點B的一輸出電壓out_F之間的一差值d，而被執行。當該耦合節點A的輸出電壓out_R與該耦合節點B的輸出電壓out_F被改變時，一工作週期失真因此可被偵測。
根據本說明書揭露的一實施例，該工作週期偵測器50可被配置成偵測該被校正上升時脈的工作週期，以回應具有該啟用期間的第一控制訊號strobe_R。該工作週期偵測器50可亦偵測該被校正下降時脈的工作週期，以回 應具有該第二啟用期間的第二控制訊號，該第二啟用期間與該第一啟用期間不同。據此，該工作週期偵測器可偵測一準確工作週期。此外，該工作週期偵測器可被配置成分開地執行該偵測操作及該比較操作，因而防止一額外工作週期偏差。
請參考圖9，一系統100可包含一或多個處理器1100。該處理器1100可被單獨使用或結合其他處理器1100使用。一晶片組1150可被可操作地電性耦合至該處理器1100。該晶片組1150為該處理器1100與該系統1000的其他元件之間訊號之一通訊路徑。該系統1000的其他元件可包含一記憶體控制器1200、一輸入/輸出(I/O,input/output)匯流排1250及一磁碟驅動控制器1300。依據該系統1000的配置而定，一些不同訊號的任一者可透過該晶片組1150而被傳輸。
該記憶體控制器1200可接收自該處理器1100所提供並透過該晶片組1150的一請求。該記憶體控制器1200可被可操作地電性耦合指一或多個記憶體裝置1350。該記憶體裝置1350可包含上述的半導體積體電路裝置。
該晶片組1150可亦被電性耦合至該I/O匯流排1250。該I/O匯流排1250可作為該晶片組1150至I/O裝置1410、1420及1430的訊號之一通訊路徑。該等I/O裝置1410、1420及1430可包含一滑鼠1410、一影像顯示器1420或一鍵盤1430。該I/O匯流排可利用一些通訊協定的任一者以與該等I/O裝置1410、1420及1430通訊。
該磁碟驅動控制器1300可亦可操作地電性耦合至該晶片組1150。該磁碟驅動控制器1300可作為該晶片組1150與一或多個內部磁碟驅動器1450。該磁碟驅動控制器1300及該等內部磁碟驅動器1450可彼此通訊，或實際上使 用任何形式通訊協定的晶片組來通訊。
雖然特定實施例已說明於上，但是所屬技術領域中具有通常知識者將了解所述之實施例僅作為例子。因此，所述之半導體積體電路裝置不應限制於所述之實施例。而是，當結合上述及所附圖式時，所述之半導體積體電路裝置應僅被限制於按照下述的申請專利範圍。

Claims (11)

  1. 一種工作週期偵測器，包括：一上升時脈偵測單元，係配置成致能，以回應一第一控制訊號，其中該第一控制訊號係透過分割與延遲一上升時脈而產生；一下降時脈偵測單元，係配置成致能，以回應一第二控制訊號，其中該第二控制訊號係透過對一下降時脈進行一反相操作與該第一控制訊號而產生；以及一比較單元，係配置成比較該上升時脈偵測單元的一輸出訊號與該下降時脈偵測單元的一輸出訊號，以回應一比較致能訊號，並輸出一工作週期偵測訊號。
  2. 如請求項1所述之工作週期偵測器，更包括：一第一致能單元，係配置成產生該第一控制訊號，其中該第一致能單元，係配置成基於該上升時脈而產生該第一控制訊號。
  3. 如請求項2所述之工作週期偵測器，其中該第一致能單元包括：一分割器，係配置成接收該上升時脈，並產生一被分割時脈；一延遲器，係配置成接收該被分割時脈，並產生複數被延遲時脈；以及一邏輯電路，係配置成對該等被延遲時脈的一部分執行一邏輯操作，並產生該第一控制訊號。
  4. 如請求項2所述之工作週期偵測器，更包括：一第二致能單元，係配置成產生該第二控制訊號，其中該第二致能單元係配置成基於該第一控制訊號及該下降時脈而產生該第二控制訊號。
  5. 如請求項4所述之工作週期偵測器，其中該第二致能單元包含一正反器，係配置成接收該第一控制訊號及該下降時脈的一被反相訊號，並輸出該第二控制訊號。
  6. 如請求項1所述之工作週期偵測器，其中該上升時脈偵測單元係配置成根據一偵測目標上升時脈及該第一控制訊號而改變一輸出節點的一電壓。
  7. 如請求項1所述之工作週期偵測器，其中該下降時脈偵測單元係配置成改變一輸出節點的一電壓，以回應一偵測目標下降時脈及該第二控制訊號。
  8. 如請求項1所述之工作週期偵測器，其中在該等第一及第二控制訊號的啟用期間之後，該比較致能訊號被啟用。
  9. 一種工作週期偵測器，包括：。一第一儲存單元；一第二儲存單元；一第一致能單元，係配置成產生與一上升時脈同步的一第一控制訊號；一第二致能單元，係配置成接收該第一控制訊號及一下降時脈的一被反相訊號，並輸出該第二控制訊號；一上升時脈偵測單元，係配置成在該第一控制訊號的一啟用期間，根據被偵測的上升時脈數量而改變儲存於該第一儲存單元中的一電壓；一下降時脈偵測單元，係配置成在該第二控制訊號的一啟用期間，根據被偵測的下降時脈數量而改變儲存於該第二儲存單元中的一電壓；以及一比較單元，係配置成比較分別藉由該上升時脈偵測單元與該下降時脈單元被改變的該第一儲存單元的資訊與該第二儲存單元的資訊，以回應一比較致能訊號。
  10. 如請求項9所述之工作週期偵測器，其中該第一致能單元包括：一分割器，係配置成接收該上升時脈，並產生一被分割時脈；一延遲器，係配置成接收該被分割時脈，並產生複數被延遲時脈；以及一邏輯電路，係配置成對該等被延遲時脈的一部分執行一邏輯操作，並產生該第一控制訊號。
  11. 如請求項9所述之工作週期偵測器，其中在該等第一及第二控制訊號之後，該比較致能訊號被啟用。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170042899A (ko) * 2015-10-12 2017-04-20 에스케이하이닉스 주식회사 반도체장치
US10158353B2 (en) * 2017-04-25 2018-12-18 Cavium, Llc Duty cycle correction method
KR102517463B1 (ko) * 2018-04-27 2023-04-04 에스케이하이닉스 주식회사 반도체장치
US10608621B2 (en) * 2018-07-31 2020-03-31 Micron Technology, Inc. Per lane duty cycle correction
WO2020236209A1 (en) * 2019-05-22 2020-11-26 Adesto Technologies Corporation Pulse width signal overlap compensation techniques
KR20210031278A (ko) 2019-09-11 2021-03-19 삼성전자주식회사 파라미터의 에러를 검출하는 파라미터 모니터링 회로, 듀티 사이클 정정 회로 및 임피던스 정정 회로
CN111934655B (zh) * 2020-07-28 2023-03-28 新华三半导体技术有限公司 一种脉冲时钟产生电路、集成电路和相关方法
KR102624192B1 (ko) * 2021-11-30 2024-01-11 한국과학기술원 프리차지 방법 및 이를 이용하는 프리차지 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3009492A (en) 1958-01-27 1961-11-21 Lasar William Electric meat cutting machine
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP2005244416A (ja) * 2004-02-25 2005-09-08 Oki Electric Ind Co Ltd デューティ調整回路
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
JP2007121114A (ja) * 2005-10-28 2007-05-17 Elpida Memory Inc デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置
KR100813554B1 (ko) * 2007-01-10 2008-03-17 주식회사 하이닉스반도체 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치
US8018261B2 (en) * 2008-03-25 2011-09-13 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
JP2010088108A (ja) 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
KR101043725B1 (ko) * 2009-07-01 2011-06-24 주식회사 하이닉스반도체 데이터 스트로브 신호 생성 회로 및 신호 생성 방법
KR101211045B1 (ko) 2010-12-17 2012-12-12 에스케이하이닉스 주식회사 듀티 사이클 보정 회로
KR20130025985A (ko) * 2011-01-31 2013-03-13 에스케이하이닉스 주식회사 반도체 장치

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