KR102163431B1 - 반도체 장치 및 그를 포함하는 반도체 시스템 - Google Patents
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Abstract
본 기술은 반도체 장치 및 이를 포함하는 반도체 시스템에서의 위상 감지 동작에 관한 것으로서, 본 기술에 개시된 반도체 장치는, 소스 클록의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 클록 분주부와, 스트로브 신호의 위상을 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 및 제2 스트로브 신호를 생성하는 스트로브 분주부, 및 제1 스트로브 신호의 설정된 에지에서 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보와 제2 스트로브 신호의 설정된 에지에서 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보 중 어느 하나의 정보를 선택하여 감지결과정보로서 출력하는 위상 감지부를 포함한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치 및 이를 포함하는 반도체 시스템에서의 위상 감지 동작에 관한 것이다.
전자 기기에는 다양한 동작을 수행하기 위한 여러 동작 유닛들이 포함되어 있다.
전자 기기의 동작 속도가 빨라짐에 따라, 다수의 동작 유닛들에 대하여 공통으로 제공되는 동작 신호들은, 동작 유닛들이 배치된 위치에 따라 또는 동작 유닛들로 연결된 신호 연결선의 특성에 따라서 완벽하게 동일한 타이밍으로 제공될 수는 없다.
본 발명의 실시예는 고속으로 천이하는 외부 신호들의 위상을 각각 분주하여 생성된 분주 신호들을 사용하여 동작하는 반도체 장치에 있어서, 외부 신호들 간의 위상 동기화를 위해 분주된 신호들 간의 위상 차이를 감지하는 동작을 수행할 때 그 신뢰성 및 안정성을 향상시킬 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 소스 클록의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 클록 분주부; 스트로브 신호의 위상을 상기 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 및 제2 스트로브 신호를 생성하는 스트로브 분주부; 및 상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보와 상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보 중 어느 하나의 정보를 선택하여 감지결과정보로서 출력하는 위상 감지부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 시스템은, 소스 클록과 스트로브 신호를 생성하여 출력하되, 감지결과정보에 따라 스트로브 신호의 위상을 가변하여 출력하는 반도체 컨트롤러; 및 상기 소스 클록과 상기 스트로브 신호의 위상을 비교하고, 비교결과에 대응하는 상기 감지결과정보를 생성하는 반도체 장치를 구비하는 반도체 시스템에 있어서, 상기 반도체 장치는, 상기 소스 클록의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 클록 분주부; 상기 스트로브 신호의 위상을 상기 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 및 제2 스트로브 신호를 생성하는 스트로브 분주부; 및 상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보와 상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보 중 어느 하나의 정보를 선택하여 상기 감지결과정보로서 출력하는 위상 감지부를 포함할 수 있다.
본 기술은 고속으로 천이하는 외부 신호들의 위상을 분주하여 생성된 분주 신호들을 사용하여 동작하는 반도체 장치에 있어서, 외부 신호들 간의 위상 동기화를 위해 분주 신호들 간에 위상 감지 동작을 수행할 때, 분주 신호들의 에지와 에지의 위상을 비교하는 방식이 아닌 에지에서 논리 값을 샘플링하는 방식을 사용하여 위상 감지 동작을 수행하도록 함으로써, 위상 감지 동작의 신뢰성 및 안정성을 향상시키는 효과가 있다.
또한, 외부 신호들의 위상을 분주하여 분주 신호들을 생성하는 과정에서 위상의 뒤집힘이 발생하는 것과 상관없이 정확한 위상 감지 결과가 발생하도록 하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 나타내는 블록도.
도 2는 반도체 컨트롤러로부터 반도체 장치에 포함된 동작 유닛들에 제공되는 제어 신호의 경로에 대하여 설명하기 위한 개념도.
도 3은 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성을 도시한 도면.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 클록 분주부를 상세히 도시한 도면.
도 4b는 도 4a에 도시된 클록 분주부의 동작에 따른 파형을 도시한 도면.
도 5a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 스트로브 분주부(320)를 상세히 도시한 도면.
도 5b는 도 5a에 도시된 스트로브 분주부의 동작에 따른 파형을 도시한 도면.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 위상 감지부를 상세히 도시한 도면.
도 7은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 동작을 설명하기 위해 도시한 도면.
도 2는 반도체 컨트롤러로부터 반도체 장치에 포함된 동작 유닛들에 제공되는 제어 신호의 경로에 대하여 설명하기 위한 개념도.
도 3은 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성을 도시한 도면.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 클록 분주부를 상세히 도시한 도면.
도 4b는 도 4a에 도시된 클록 분주부의 동작에 따른 파형을 도시한 도면.
도 5a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 스트로브 분주부(320)를 상세히 도시한 도면.
도 5b는 도 5a에 도시된 스트로브 분주부의 동작에 따른 파형을 도시한 도면.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 위상 감지부를 상세히 도시한 도면.
도 7은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 동작을 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(10)은 반도체 컨트롤러(100) 및 반도체 장치(200)를 포함할 수 있다.
반도체 컨트롤러(100)는 반도체 장치(200)를 제어하기 위한 다양한 신호들을 생성하여 전송한다. 실시예에 따라, 반도체 컨트롤러(100)는 신호 생성부(110) 및 송신부(120)를 포함할 수 있다.
신호 생성부(110)는 제어 신호를 비롯한 다양한 신호들을 생성하는데, 본 발명의 실시예에서는 위상 감지 동작을 수행하는 구간에서 반도체 컨트롤러(100)는 소스 클록(CLK) 및 스트로브 신호(STB)를 반도체 장치(200)에 제공한다. 물론, 실시예에 따라, 소스 클록(CLK)은 동작 모드에 상관없이 지속적으로 반도체 장치(200)에 제공되고 있을 수 있다.
다만, 각 신호들은 예시적인 것으로, 소스 클록(CLK)은 제1 제어 신호에 상응하고, 스트로브 신호(STB)는 제2 제어 신호에 상응할 수 있으며, 반도체 컨트롤러(100)에서 반도체 장치(200)로 제공되는 신호들 중 어느 것에도 상응할 수 있다.
위상 감지 동작은 반도체 컨트롤러(100)에서 반도체 장치(200)로 전달되는 소스 클록(CLK)과 스트로브 신호(STB)의 위상 차이를 감지하는 동작으로써, 일반적으로 반도체 장치(200) 내부에서 수행되어, 그 결과(PD)를 반도체 컨트롤러(100)에 전달한다.
반도체 컨트롤러(100)는 반도체 장치(200)로부터 제공되는 위상 감지 동작의 결과(PD)에 기초하여, 소스 클록(CLK) 또는 스트로브 신호(STB)의 생성 시점, 구체적으로는 설정된 에지가 감지되는 시점을 제어할 수 있다.
특히, 신호 생성부(110)는 각 신호들의 생성 시점을 제어하며, 실시예에 따라 인코더(encoder)를 포함하여 구현될 수도 있다. 송신부(120)는 생성된 신호를 반도체 장치(200)에 제공한다.
반도체 장치(200)는 적어도 하나의 동작 유닛(210)을 포함한다. 다수의 동작 유닛(210)들이 포함된 경우, 동작 유닛(210)들은 각각의 독립적인 단위들로 동일하거나 상이한 동작을 수행할 수 있다.
실시예에 따라, 다수의 동작 유닛들(210)은 데이터를 저장하기 위한 메모리 모듈로 구현될 수 있다. 각 메모리 모듈은 반도체 컨트롤러(100)로부터 수신된 제어 신호에 따라서 독립적으로 동작할 수 있다. 메모리 모듈은 데이터를 저장하기 위한 휘발성 및/또는 비휘발성 메모리 셀들을 포함할 수 있다.
예를 들어, 동작 유닛(210)은 반도체 장치(200)의 다수의 신호 연결선들을 통하여 반도체 컨트롤러(100)로부터 제공된 제어 신호들을 수신하거나, 신호 연결선들을 통하여 반도체 컨트롤러(100)에 대하여 신호를 송신할 수 있다.
반도체 컨트롤러(100)는 다수의 동작 유닛들(210)에 대하여 제어 신호들을 송신한다. 예컨대, 다수의 동작 유닛들(210)이 데이터를 저장하기 위한 메모리 모듈로 구현된 경우, 제어 신호들은 클록 신호, 커맨드/어드레스 신호, 스트로브 신호 등을 포함할 수 있다.
제어 신호들은 동작 유닛들(210)에 공통으로 제공되거나, 개별적으로 제공될 수 있다.
예를 들어, 반도체 컨트롤러(100)와 반도체 장치(200)는 별도의 칩으로 구성되어 핀(pin)과 같은 신호 연결선을 통해 신호를 송수신할 수 있다. 제어 신호가 공통으로 제공된다는 것은, 하나의 신호 연결선을 통하여 반도체 장치(200) 내부로 제어 신호가 제공되고, 반도체 장치(200) 내부에서 별도의 신호 경로를 통하여 각 동작 유닛으로 제어 신호가 제공되는 것을 의미한다. 예를 들어 플라이-바이(fly-by) 설계라고 일컬어진다.
이와는 달리, 제어 신호가 개별적으로 제공된다는 것은, 반도체 컨트롤러(100)로부터 각각의 신호 연결선을 통하여 각 동작 유닛으로 제어 신호가 제공된다는 것을 의미한다.
제어 신호들의 제공에 대해서는 도 2를 참조하여 구체적으로 설명하도록 한다.
도 2는 반도체 컨트롤러로부터 반도체 장치에 포함된 동작 유닛들에 제공되는 제어 신호의 경로에 대하여 설명하기 위한 개념도이다.
도 2를 참조하면, 다수의 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 제공되는 두 가지 유형의 신호들이 있다.
실시예에 따라, 두 가지 유형의 제어 신호들은 각 동작 유닛들(210a, 210b, 210c, 210d)에 각각 개별적으로 제공되는 제1 제어 신호(CON1), 및 각 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 하나의 경로를 통하여 순차적으로 제공되는 제2 제어 신호(CON2)를 포함할 수 있다.
실시예에 따라, 제1 제어 신호(CON1)는 각 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 반도체 컨트롤러(100)로부터 단자(terminal)나 핀과 같은 신호 연결선을 통하여 개별적으로 제공될 수 있다. 제2 제어 신호(CON2)는 하나의 단자나 핀과 같은 신호 연결선을 통하여 반도체 장치(200)에 수신되며, 수신된 이후에 반도체 장치(200) 내부적으로 신호 경로가 갈라져 각 동작 유닛들(210a, 210b, 210c, 210d)에 도달할 수 있다.
이상적으로는 제1 제어 신호(CON1)와 제2 제어 신호(CON2)가 각각의 동작 유닛들(210a, 210b, 210c, 210d)에 도달하는 시간이 동일하다. 따라서 각 동작 유닛들(210a, 210b, 210c, 210d) 내부적으로 제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상 차이가 없거나, 위상 차이가 있다고 하더라도 동일한 위상 차이를 가질 것이다.
그러나, 제2 제어 신호(CON2)가 제공되는 경로가 상이하기 때문에 제1 동작 유닛(210a) 보다는 제4 동작 유닛(210d)에 제공되는 제2 제어 신호(CON2)의 지연량이 더 클 것으로 예측된다. 반면에 제1 제어 신호(CON1)가 각 동작 유닛들(210a, 210b, 210c, 210d)에 수신된 시점은 거의 동일할 것이다.
동작 유닛들(210a, 210b, 210c, 210d)은 제1 제어 신호(CON1)와 제2 제어 신호(CON2)가 동일한 위상을 가지면서 동작을 하여야만 신뢰성을 향상시킬 수 있으므로 제1 제어 신호(CON1)와 제2 제어 신호(CON2) 사이의 위상 동기가 요구된다.
다만, 설명한 바와 같이 각 동작 유닛들(210a, 210b, 210c, 210d)에 있어서 제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상 차이가 상이할 것이므로, 각각의 동작 유닛들(210a, 210b, 210c, 210d)에 대해서 모두 위상 감지 동작이 수행될 필요가 있다.
제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상 차이는 상술한 신호 경로뿐만 아니라 다양한 요인에 의하여 발생할 수 있다. 예를 들어, 신호 무결성(Signal integrity)이나 동작 유닛(210a, 210b, 210c, 210d) 내에서 제1 제어 신호(CON1) 및 제2 제어 신호(CON2)가 수신되는 수신 버퍼의 특성에 의해서도 위상 차이가 발생하거나, 위상을 감지하는 시점이 달라질 수 있다.
신호 무결성을 결정하는 요인은 노이즈, 신호 전달 시점 및 EMI(ElectroMagnetic Interface) 등일 수 있다. 제2 제어 신호(CON2)가 제공되는 신호 선의 경로 형태, 주변 회로들에 따라서 신호 무결성 특성이 상이해진다. 또한, 수신 버퍼의 특성에 따라서 특정한 레벨의 제2 제어 신호(CON2)를 감지하는 능력이 달라질 수 있다.
실시예에 따라, 제1 제어 신호(CON1)는 소스 클록(CLK)에 상응하며, 제2 제어 신호(CON2)는 스트로브 신호(STB)에 상응할 수 있다. 스트로브 신호(STB)는 특정 시점에 펄스가 발생되는 신호일 수 있으며, 소스 클록(CLK)은 일정한 주기를 가지면서 발진하는 신호일 수 있다. 다만 실시예에 따라서 제1 제어 신호(CON1) 및 제2 제어 신호(CON2)는 상이해질 수 있으며 이에 한정되지는 않는다.
도 3은 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성을 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로는, 클록 분주부(300)와, 스트로브 분주부(320), 및 위상 감지부(340)를 포함한다. 여기서, 위상 감지부(340)는, 제1 감지정보 생성부(342)와, 제2 감지정보 생성부(344), 및 감지정보 출력부(346)를 구비한다. 또한, 감지정보 출력부(346)는, 선택신호 생성부(3462), 및 출력선택부(3464)를 구비한다.
클록 분주부(300)는, 소스 클록(CLK)의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다.
스트로브 분주부(320)는, 스트로브 신호(STB)의 위상을 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)를 생성한다.
이렇게, 클록 분주부(300)와 스트로브 분주부(320)는, 각각 '설정된 비율'로 소스 클록(CLK)과 스트로브 신호(STB)의 위상을 분주한다. 하지만, 클록 분주부(300)에서는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 '제1 위상차이'를 갖도록 분주하지만, 스트로브 분주부(320)는 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)가 '제2 위상차이'를 갖도록 분주한다. 이와 같이, 동일하게 '설정된 비율'로 분주된 제1 및 제2 내부 클록(CLK_A, CLK_B)과 제1 및 제2 스트로브 신호(STB_A, STB_B)가 서로 다른 위상차이를 같도록 하는 방식을 통해 하기에 이어질 위상차이 감지 동작이 안정적으로 이루어지도록 할 수 있다.
그리고, 클록 분주부(300)는, 위상 감지 동작구간에서만 소스 클록(CLK)의 위상을 설정된 비율로 분주하여 서로 활성화구간이 겹치도록 ‘제1 위상차이’를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다. 위상 감지 동작구간이 아닌 노말 동작구간에서는 소스 클록(CLK)의 위상을 설정된 비율로 분주하여 서로 활성화구간이 겹치지 않도록 ‘제2 위상차이’를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다.
물론, 스트로브 분주부(320)는, 위상 감지 동작구간이든 위상 감지 동작구간이 아니든 상관없이 항상 스트로브 신호(STB)의 위상을 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 스트로브 신호(STB_A) 및 제2 스트로브 신호(STB_B)를 생성한다.
예컨대, 클록 분주부(300)는, 위상 감지 동작구간에서만 소스 클록(CLK)의 위상을 1/2 비율로 분주하여 90도 위상차이를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다. 이때, 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 90도 위상 차이를 갖는다는 것은 서로 활성화구간이 겹친다는 것을 의미한다. 그리고, 위상 감지 동작구간이 아닌 노말 동작구간에서는 소스 클록(CLK)의 위상을 1/2 비율로 분주하여 180도 위상차이를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다. 이때, 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 180도 위상 차이를 갖는다는 것은 서로 활성화구간이 겹치지 않는다는 것을 의미한다.
그리고, 스트로브 분주부(320)는, 위상 감지 동작구간이든 위상 감지 동작구간이 아니든 상관없이 항상 스트로브 신호(STB)의 위상을 1/2 비율로 분주하여 180도 위상차이를 갖는 제1 스트로브 신호(STB_A) 및 제2 스트로브 신호(STB_B)를 생성한다. 이때, 제1 스트로브 신호(STB_A) 및 제2 스트로브 신호(STB_B)가 서로 180도 위상 차이를 갖는다는 것은 서로 활성화구간이 겹치지 않는다는 것을 의미한다.
참고로, 전술한 클록 분주부(300)는, 제1 및 제2 내부 클록(CLK_A, CLK_B)만을 생성하는 것으로 설명되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 본 발명의 범주에는 '소스 클록(CLK)을 분주하여 2개의 클록(CLK_A, CLK_B)보다 더 많은 개수의 클록을 생성하되, 생성된 클록 중 각각 2개의 클록이 동작구간에 따라 서로 활성화구간이 겹치는 '제1 위상차이' 또는 활성화구간이 겹치지 않는 '제2 위상차이'를 갖도록 설정된다.'라는 구성으로 확장될 수 있다. 예컨대, 전술한 클록 분주부(300)는, 소스 클록(CLK)을 1/4 비율로 분주하여 제1 내지 제4 내부 클록(미도시)을 생성하되, 이 중 제1 및 제3 내부 클록이 동작구간에 따라 활성화구간이 겹치는 90도의 위상차이 또는 활성화구간이 겹치지 않는 180도의 위상차이를 갖도록 설정되고, 제2 및 제4 내부 클록이 동작구간에 따라 활성화구간이 겹치는 90도의 위상차이 또는 활성화구간이 겹치지 않는 180도의 위상차이를 갖도록 설정되는 방식으로 확장될 수 있다.
마찬가지로, 전술한 스트로브 분주부(320)도, 제1 및 제2 스트로브 신호(STB_A, STB_B)만을 생성하는 것으로 설명되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 본 발명의 범주에는 '스트로브 신호(STB)를 분주하여 2개의 스트로브 신호(STB_A, STB_B)보다 더 많은 개수의 신호를 생성하되, 생성된 신호 중 각각 2개의 신호가 활성화구간이 겹치지 않는 '제2 위상차이'를 갖도록 설정된다.'라는 구성으로 확장될 수 있다. 예컨대, 전술한 스트로브 분주부(320)는, 스트로브 신호(STB)를 1/4 비율로 분주하여 제1 내지 제4 스트로브 신호(미도시)를 생성하되, 이 중 제1 및 제3 스트로브 신호가 활성화구간이 겹치지 않는 180도의 위상차이를 갖도록 설정되고, 제2 및 제4 스트로브 신호가 활성화구간이 겹치지 않는 180도의 위상차이를 갖도록 설정되는 방식으로 확장될 수 있다.
또한, 전술한 바와 같이 '제1 위상차이'는 서로 활성화 구간이 겹치도록 설정되는 것을 의미하고, '제2 위상차이'는 서로 활성화 구간이 겹치지 않도록 설정되는 것을 의미한다. 때문에, 전술한 실시예에서는 '제1 위상차이'를 90도의 위상차이로 예시하였고, '제2 위상차이'를 180도의 위상차이로 예시하였지만, 이는 어디까지나 하나의 실시예일 뿐이며, 본 발명의 범주에는 해당 두 신호 간의 활성화 구간이 겹치는 위상차이는 모두 '제1 위상차이'로 설정되는 것과, 활성화 구간이 겹치지 않는 위상차이는 모두 '제2 위상차이'로 설정되는 것이 포함된다.
전술한 구성에서 위상 감지 동작은, 소스 클록(CLK)과 스트로브 신호(STB) 간에 위상 차이를 감지하는 동작을 의미한다. 반면, 노말 동작은, 위상 감지 동작을 제외한 나머지 모든 동작을 의미한다.
따라서, 위상 감지부(340)는, 노말 동작구간에서 디스에이블되면 아무런 동작도 수행하지 않는다. 반면, 위상 감지 동작구간에서 인에이블되면 하기에 개시되는 위상 감지 동작을 정상적으로 수행한다.
전술한 클록 분주부(300)의 동작을 위해 위상 감지 동작구간의 진입 여부를 나타내는 신호(PDSEN)가 클록 분주부(300)로 입력된다. 즉, 위상 감지 동작신호(PDSEN)가 활성화되면, 클록 분주부(300)는, 위상 감지 동작을 위해 제1 위상차이를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성하고, 비활성화되면, 노말 동작을 위해 제2 위상차이를 갖는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한다. 마찬가지로, 도면에 직접적으로 도시되지 않았지만, 위상 감지 동작신호(PDSEN)가 활성화되면 위상 감지부(340)도 인에이블되어 하기에 개시되는 위상 감지 동작을 정상적으로 수행한다. 반대로, 위상 감지 동작신호(PDSEN)가 비활성화되면 위상 감지부(340)도 디스에이블되어 아무런 동작도 수행하지 않는다.
위상 감지부(340)는, 제1 스트로브 신호(STB_A)의 설정된 에지에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보(SENS_A)와 제2 스트로브 신호(STB_B)의 설정된 에지에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보(SENS_B) 중 어느 하나의 정보를 감지결과정보(PD)로서 출력한다.
제1 감지정보 생성부(342)는, 제1 스트로브 신호(STB_A)의 설정된 에지에서 제1 내부 클록(CLK_A)의 위상을 검출한 결과와 제1 스트로브 신호(STB_A)의 설정된 에지에서 제2 내부 클록(CLK_B)의 위상을 검출한 결과를 결합하여 제1 감지정보(SENS_A)를 생성한다.
제2 감지정보 생성부(344)는, 제2 스트로브 신호(STB_B)의 설정된 에지에서 제1 내부 클록(CLK_A)의 위상을 검출한 결과와 제2 스트로브 신호(STB_B)의 설정된 에지에서 제2 내부 클록(CLK_B)의 위상을 검출한 결과를 결합하여 제2 감지정보(SENS_B)를 생성한다.
감지정보 출력부(346)는, 제1 스트로브 신호(STB_A)의 설정된 에지가 발생하는 시점과 제2 스트로브 신호(STB_B)의 설정된 에지가 발생하는 시점을 기준으로 번갈아 가면서 제1 감지정보(SENS_A)와 제2 감지정보(SENS_B) 중 어느 하나의 정보를 선택하여 감지결과정보(PD)로서 출력한다. 이때, 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)는 스트로브 신호(STB)를 설정된 비율로 분주한 신호이므로, 제1 스트로브 신호(STB_A)의 설정된 에지와 제2 스트로브 신호(STB_B)의 설정된 에지가 발생할 때마다 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)가 번갈아가면서 활성화된다. 따라서, 감지정보 출력부(346)는, 제1 스트로브 신호(STB_A)가 활성화되는 것에 응답하여 제1 감지정보(SENS_A)를 선택하여 감지결과정보(PD)로서 출력하고, 제2 스트로브 신호(STB_B)가 활성화되는 것에 응답하여 제2 감지정보(SENS_B)를 선택하여 감지결과정보(PD)로서 출력한다.
선택신호 생성부(3462)는, 제1 스트로브 신호(STB_A)의 설정된 에지에 응답하여 제1 논리레벨로 천이하고, 제2 스트로브 신호(STB_B)의 설정된 에지에 응답하여 제2 논리레벨로 천이하는 선택신호(SEL)를 생성한다.
출력선택부(3464)는, 선택신호(SEL)의 제1 논리레벨구간에서 제1 감지정보(SENS_A)를 감지결과정보(PD)로서 출력하고, 선택신호(SEL)의 제2 논리레벨구간에서 제2 감지정보(SENS_B)를 감지결과정보(PD)로서 출력한다.
참고로, 전술한 구성 및 하기에 이어질 설명에서 설정된 에지는, 일반적으로 해당 신호가 로직 '로우'(Low)에서 로직'하이'(High)로 천이하는 시점에 대응하는 상승 에지(rising edge)를 의미한다. 물론, 설계자의 선택에 따라 해당 신호가 로직'하이'(High)에서 로직 '로우'(Low)로 천이하는 시점에 대응하는 하강 에지(falling edge)를 의미할 수도 있다.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 클록 분주부를 상세히 도시한 도면이다.
도 4a를 참조하면, 클록 분주부(300)는, 제1 중간 클록 생성부(302)과, 제2 중간 클록 생성부(304)과, 제3 중간 클록 생성부(306)과, 제1 내부 클록 출력부(308), 및 제2 내부 클록 출력부(309)를 구비한다.
제1 중간 클록 생성부(302)는, 소스 클록(CLK)의 제1 에지가 발생할 때마다 제1 에지를 시작으로 제1 및 제2 에지가 번갈아 가면서 발생하는 제1 중간 클록(CLK_T1)을 생성한다. 이때, 제1 중간 클록 생성부(302)는, 소스 클록(CLK)의 제1 에지에 응답하여 입력노드(IN)의 값을 출력노드(OUT)로 전달하는 플립플롭이며, 제1 중간 클록 생성부(302)의 입력노드(IN)와 출력노드(OUT) 사이에는 제1 인버터(INT1)가 배치되어 소스 클록(CLK)의 제1 에지가 발생할 때마다 그 값이 반전하는 제1 중간 클록(CLK_T1)을 생성한다. 즉, 제1 중간 클록 생성부(302)와 제1 인버터(INT1)의 동작을 통해 소스 클록(CLK)을 1/2비율로 분주한 제1 중간 클록(CLK_T1)이 생성된다.
제2 중간 클록 생성부(304)는, 소스 클록(CLK)의 제1 에지가 발생할 때마다 제2 에지를 시작으로 제2 및 제1 에지가 번갈아 가면서 발생하는 제2 중간 클록(CLK_T2)을 생성한다. 이때, 제2 중간 클록 생성부(304)는, 소스 클록(CLK)의 제1 에지에 응답하여 입력노드(IN)의 값을 출력노드(OUT)로 전달하는 플립플롭이며, 제2 중간 클록 생성부(304)의 입력노드(IN)와 출력노드(OUT) 사이에 제2 인터버(INT2)가 배치되어 소스 클록(CLK)의 제1 에지가 발생할 때마다 그 값이 반전하는 제2 중간 클록(CLK_T2)을 생성한다. 즉, 제2 중간 클록 생성부(304)와 제2 인터버(INT2)의 동작을 통해 소스 클록(CLK)을 1/2 비율로 분주한 제2 중간 클록(CLK_T2)이 생성된다.
여기서, 제1 중간 클록 생성부(302)와 제2 중간 클록 생성부(304)의 서로 반대되는 초기 출력 값을 갖는다. 예컨대, 도면에서와 같이 소스 클록(CLK)의 첫 번째 제1 에지에 응답하여 제1 중간 클록 생성부(302)의 출력노드(OUT)가 ‘1’이 되어 제1 중간 클록(CLK_T1)의 제1 에지가 발생한다고 하면, 제2 중간 클록 생성부(304)의 출력노드(OUT)는 ‘0’이 되어 제2 중간 클록(CLK_T2)의 제2 에지가 발생하도록 설정된다. 물론, 도면에서와 달리 소스 클록(CLK)의 첫 번째 제1 에지에 응답하여 제1 중간 클록 생성부(302)의 출력노드(OUT)가 ‘0’이 되어 제1 중간 클록(CLK_T1)의 제2 에지가 발생한다고 하면, 제2 중간 클록 생성부(304)의 출력노드(OUT)는 ‘1’이 되어 제2 중간 클록(CLK_T2)의 제1 에지가 발생하도록 설정된다. 즉, 소스 클록(CLK)에 응답하여 제1 중간 클록 생성부(302)에서 생성되는 제1 중간 클록(CLK_T1)과 제2 중간 클록 생성부(304)에서 생성되는 제2 중간 클록(CLK_T2)은 항상 서로 180도의 위상 차이를 갖도록 설정된다.
제3 중간 클록 생성부(306)는, 제1 중간 클록(CLK_T1)을 소스 클록(CLK)의 제2 에지가 발생하는 시점을 기준으로 쉬프트시켜 제3 중간 클록(CLK_T3)을 생성한다. 이때, 제3 중간 클록 생성부(302)는, 소스 클록(CLK)의 제2 에지에 응답하여 입력노드(IN)의 값을 출력노드(OUT)로 전달하는 플립플롭이며, 제3 중간 클록 생성부(306)의 입력노드(IN)에는 소스 클록(CLK)의 제1 에지가 발생할 때마다 그 논리 값이 천이하는 제1 중간 클록(CLK_T1)이 인가되어 소스 클록(CLK)의 제2 에지가 발생할 때마다 출력노드(OUT)로 전달한다. 따라서, 제3 중간 클록 생성부(306)의 출력노드(OUT)를 통해 출력되는 제3 중간 클록(CLK_T3)은 제1 중간 클록(CLK_T1)을 위상을 소스 클록(CLK)의 제1 에지와 제2 에지 사이의 위상 차이만큼을 쉬프트시킨 상태가 된다. 전술한 예시에서 소스 클록(CLK)을 1/2비율로 분주하여 제1 내부 클록(CLK_A) 및 제2 내부 클록(CLK_B)이 생성된다고 하였으므로, 제1 중간 클록(CLK_T1)과 제3 중간 클록(CLK_T3)은 제3 중간 클록 생성부(302)의 동작에 의해 90도의 위상 차이를 갖게 된다.
제1 내부 클록 출력부(308)는, 위상 감지 동작구간 및 노말 동작구간에서 제1 중간 클록(CLK_T1)을 제1 내부 클록(CLK_A)으로서 출력한다. 이때, 제1 내부 클록 출력부(308)는, 멀티플랙서이며, 선택노드(SN)에 접지전압(VSS)단이 연결되고, 제1 입력노드(0)에 제1 중간 클록(CLK_T1)이 인가되며, 제2 입력노드(1)에 접지전압(VSS)단이 연결된다. 이때, 선택노드(SN)로 인가되는 접지전압(VSS)에 대응하여 항상 제1 입력노드(0)가 선택된다. 따라서, 제1 내부 클록 출력부(308)의 동작에 의해 제1 입력노드(0)로 인가되는 제1 중간 클록(CLK_T1)은 항상 제1 내부 클록(CLK_A)으로서 출력된다.
제2 내부 클록 출력부(309)는, 위상 감지 동작구간에서 제3 중간 클록(CLK_T3)을 제2 내부 클록(CLK_B)으로서 출력하고, 노말 동작구간에서 제2 중간 클록(CLK_T2)을 제2 내부 클록(CLK_B)으로서 출력한다. 이때, 제2 내부 클록 출력부(309)는, 멀티플랙서이며, 선택노드(SN)에 위상 감지 동작신호(PDSEN)가 인가되고, 제1 입력노드(0)에 제2 중간 클록(CLK_T2)이 인가되며, 제2 입력노드(1)에 제3 중간 클록(CLK_T3)이 인가된다. 이때, 선택노드(SN)로 인가되는 위상 감지 동작신호(PDSEN)는, 위상 감지 동작구간에서 로직‘하이’(High)로 활성화되어 제2 입력노드(1)를 선택하고, 위상 감지 동작구간을 제외한 노말 동작구간에서 로직 ‘로우’(Low)로 비활성화되어 제1 입력노드(0)를 선택한다. 따라서, 위상 감지 동작구간에서는 제2 내부 클록 출력부(309)의 동작으로 인해 제3 중간 클록(CLK_T3)이 제2 내부 클록(CLK_B)으로서 출력되고, 노말 동작구간에서는 제2 내부 클록 출력부(309)의 동작으로 인해 제2 중간 클록(CLK_T2)이 제2 내부 클록(CLK_B)으로서 출력된다.
클록 분주부(300)의 동작을 정리하면, 위상 감지 동작구간이든 노말 동작구간이든 상관없이 소스 클록(CLK)을 1/2 비율로 분주하여 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성하게 된다. 따라서, 소스 클록(CLK)의 주파수가 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B) 각각의 주파수보다 두 배 크다.
또한, 위상 감지 동작구간에서는 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 활성화구간이 겹치도록 설정된 90도의 위상 차이를 갖는 상태가 되고, 노말 동작구간에서는 제1 내부 클록(CLK_A)과 제2 내부 클록이 서로 활성화구간이 겹치지 않도록 설정된 180도의 위상 차이를 갖는 상태가 된다.
도 4b는 도 4a에 도시된 클록 분주부의 동작에 따른 파형을 도시한 도면이다.
도 4b를 참고하면, 도 4a에 도시된 클록 분주부(300)는, 소스 클록(CLK)을 1/2 비율로 분주하여 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)을 생성한 것을 알 수 있다. 즉, 소스 클록(CLK)의 주파수가 제1 내부 클록(CLK_A) 및 제2 내부 클록(CLK_B) 각각의 주파수보다 두 배 높은 주파수를 갖는 것을 알 수 있다.
또한, 노말 동작구간에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 180도의 위상 차이를 갖는 것을 알 수 있다.
그리고, 위상 감지 동작구간에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 90도의 위상 차이를 갖는 것을 알 수 있다.
도 5a는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 스트로브 분주부(320)를 상세히 도시한 도면이다.
도 5a를 참조하면, 스트로브 분주부(320)는, 제1 스트로브 신호 생성부(322), 및 제2 스트로브 신호 생성부(322)를 구비한다.
제1 스트로브 신호 생성부(322)는, 스트로브 신호(STB)의 제1 에지가 발생할 때마다 제1 에지를 시작으로 제1 및 제2 에지가 번갈아 가면서 발생하는 제1 스트로브 신호(STB_A)를 생성한다. 이때, 제1 스트로브 신호 생성부(322)는, 스트로브 신호(STB)의 제1 에지에 응답하여 입력노드(IN)의 값을 출력노드(OUT)로 전달하는 플립플롭이며, 제1 스트로브 신호 생성부(322)의 입력노드(IN)와 출력노드(OUT) 사이에는 제3 인버터(INT3)가 배치되어 스트로브 신호(STB)의 제1 에지가 발생할 때마다 그 값이 반전하는 제1 스트로브 신호(STB_A)을 생성한다. 즉, 제1 스트로브 신호 생성부(322)과 제3 인버터(INT3)의 동작을 통해 스트로브 신호(STB)를 1/2비율로 분주한 제1 스트로브 신호(STB_A)가 생성된다.
제2 스트로브 신호 생성부(322)는, 스트로브 신호(STB)의 제1 에지가 발생할 때마다 제2 에지를 시작으로 제2 및 제1 에지가 번갈아 가면서 발생하는 제2 스트로브 신호(STB_B)를 생성한다. 이때, 제2 스트로브 신호 생성부(322)는, 스트로브 신호(STB)의 제1 에지에 응답하여 입력노드(IN)의 값을 출력노드(OUT)로 전달하는 플립플롭이며, 제2 스트로브 신호 생성부(322)의 입력노드(IN)와 출력노드(OUT) 사이에 제4 인터버(INT4)가 배치되어 스트로브 신호(STB)의 제1 에지가 발생할 때마다 그 값이 반전하는 제2 스트로브 신호(STB_B)를 생성한다. 즉, 제2 스트로브 신호 생성부(322)와 제4 인터버(INT4)의 동작을 통해 스트로브 신호(STB)를 1/2 비율로 분주한 제2 스트로브 신호(STB_B)가 생성된다.
여기서, 제1 스트로브 신호 생성부(322)와 제2 스트로브 신호 생성부(322)는 서로 반대되는 초기 출력 값을 갖는다. 예컨대, 도면에서와 같이 소스 클록(CLK)의 첫 번째 제1 에지에 응답하여 제1 스트로브 신호 생성부(322)의 출력노드(OUT)가 ‘1’이 되어 제1 스트로브 신호(STB_A)의 제1 에지가 발생한다고 하면, 제2 스트로브 신호 생성부(324)의 출력노드(OUT)는 ‘0’이 되어 제2 스트로브 신호(STB_B)의 제2 에지가 발생하도록 설정된다. 물론, 도면에서와 달리 소스 클록(CLK)의 첫 번째 제1 에지에 응답하여 제1 스트로브 신호 생성부(322)의 출력노드(OUT)가 ‘0’이 되어 제1 스트로브 신호(STB_A)의 제2 에지가 발생한다고 하면, 제2 스트로브 신호 생성부(324)의 출력노드(OUT)는 ‘1’이 되어 제2 스트로브 신호(STB_B)의 제1 에지가 발생하도록 설정된다. 즉, 소스 클록(CLK)에 응답하여 제1 스트로브 신호 생성부(322)에서 생성되는 제1 스트로브 신호(STB_A)과 제2 스트로브 신호 생성부(324)에서 생성되는 제2 스트로브 신호(STB_B)은 항상 서로 180도의 위상 차이를 갖도록 설정된다.
스트로브 분주부(320)의 동작을 정리하면, 위상 감지 동작구간이든 노말 동작구간이든 상관없이 스트로브 신호(STB)를 1/2 비율로 분주하여 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)를 생성하게 된다. 따라서, 스트로브 신호(STB)의 주파수가 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B) 각각의 주파수보다 두 배 크다.
참고로, 전술한 구성 및 하기에 이어질 설명에서 제1 에지는 일반적으로 해당 신호가 로직 '로우'(Low)에서 로직'하이'(High)로 천이하는 시점에 대응하는 상승 에지(rising edge)를 의미한다. 만약, 전술한 제1 에지가 상승 에지라고 하면, 전술한 제2 에지는 하강 에지(falling edge)를 의미한다. 물론, 설계자의 선택에 따라 전술한 제1 에지는 해당 신호가 로직'하이'(High)에서 로직 '로우'(Low)로 천이하는 시점에 대응하는 하강 에지를 의미할 수도 있다. 만약, 전술한 제1 에지가 하강 에지라고 하면, 전술한 제2 에지는 상승 에지를 의미한다.
도 5b는 도 5a에 도시된 스트로브 분주부의 동작에 따른 파형을 도시한 도면이다.
도 5b를 참고하면, 도 5a에 도시된 클록 분주부(300)는, 스트로브 신호(STB)를 1/2 비율로 분주하여 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)를 생성한 것을 알 수 있다. 즉, 스트로브 신호(STB)의 주파수가 제1 스트로브 신호(STB_A) 및 제2 스트로브 신호(STB_B) 각각의 주파수보다 두 배 높은 주파수를 갖는 것을 알 수 있다.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 위상 감지부를 상세히 도시한 도면이다.
도 6을 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 구성요소 중 위상 감지부(340)는, 제1 감지정보 생성부(342)와, 제2 감지정보 생성부(344), 및 감지정보 출력부(346)를 구비한다. 또한, 감지정보 출력부(346)는, 선택신호 생성부(3462), 및 출력선택부(3464)를 구비한다. 또한, 제1 감지정보 생성부(342)는, 제1 위상검출부(3422)과, 제2 위상검출부(3424), 및 제1 결합부(3426)를 구비한다. 또한, 제2 감지정보 생성부(344)는, 제3 위상검출부(3442)과, 제4 위상검출부(3444), 및 제2 결합부(3446)를 구비한다. 또한, 선택신호 생성부(3462)는, 제1 펄스 생성부(34622)와, 제2 펄스 생성부(34624), 및 선택신호 출력부(34626)를 구비한다.
제1 감지정보 생성부(342)는, 제1 스트로브 신호(STB_A)의 설정된 에지에서 제1 내부 클록(CLK_A)의 위상을 검출한 결과와 제1 스트로브 신호(STB_A)의 설정된 에지에서 제2 내부 클록(CLK_B)의 위상을 검출한 결과를 결합하여 제1 감지정보(SENS_A)를 생성한다.
제1 위상검출부(3422)는, 플립플롭이며, 제1 스트로브 신호(STB_A)의 설정된 에지에 응답하여 입력노드(IN)로 인가되는 제1 내부 클록(CLK_A)을 출력노드(OUT)로 전달한다. 즉, 제1 위상검출부(3422)는, 제1 스트로브 신호(STB_A)의 설정된 에지에서 제1 내부 클록(CLK_A)이 어떠한 논리 값을 갖는지를 판단한다.
제2 위상검출부(3424)는, 플립플롭이며, 제1 스트로브 신호(STB_A)의 설정된 에지에 응답하여 입력노드(IN)로 인가되는 제2 내부 클록(CLK_B)을 출력노드(OUT)로 전달한다. 즉, 제2 위상검출부(3424)는, 제1 스트로브 신호(STB_A)의 설정된 에지에서 제2 내부 클록(CLK_B)이 어떠한 논리 값을 갖는지를 판단한다.
제1 결합부(3426)는, 제1 위상검출부(3422)의 출력결과와 제2 위상검출부(3424)의 출력결과를 결합하여 제1 감지정보(SENS_A)로서 출력한다. 즉, 제1 위상검출부(3422)의 출력결과와 제2 위상검출부(3424)의 출력결과 사이에 배타적 논리합 연산을 수행하여 제1 감지정보(SENS_A)의 논리 값을 결정한다.
제2 감지정보 생성부(344)는, 제2 스트로브 신호(STB_B)의 설정된 에지에서 제1 내부 클록(CLK_A)의 위상을 검출한 결과와 제2 스트로브 신호(STB_B)의 설정된 에지에서 제2 내부 클록(CLK_B)의 위상을 검출한 결과를 결합하여 제2 감지정보(SENS_B)를 생성한다.
제3 위상검출부(3442)는, 플립플롭이며, 제2 스트로브 신호(STB_B)의 설정된 에지에 응답하여 입력노드(IN)로 인가되는 제1 내부 클록(CLK_A)을 출력노드(OUT)로 전달한다. 즉, 제3 위상검출부(3442)는, 제2 스트로브 신호(STB_B)의 설정된 에지에서 제1 내부 클록(CLK_A)이 어떠한 논리 값을 갖는지를 판단한다.
제4 위상검출부(3444)는, 플립플롭이며, 제2 스트로브 신호(STB_B)의 설정된 에지에 응답하여 입력노드(IN)로 인가되는 제2 내부 클록(CLK_B)을 출력노드(OUT)로 전달한다. 즉, 제4 위상검출부(3444)는, 제2 스트로브 신호(STB_B)의 설정된 에지에서 제2 내부 클록(CLK_B)이 어떠한 논리 값을 갖는지를 판단한다.
제2 결합부(3446)는, 제3 위상검출부(3442)의 출력결과와 제4 위상검출부(3444)의 출력결과를 결합하여 제2 감지정보(SENS_B)로서 출력한다. 즉, 제3 위상검출부(3442)의 출력결과와 제4 위상검출부(3444)의 출력결과 사이에 배타적 논리합 연산을 수행하여 제2 감지정보(SENS_B)의 논리 값을 결정한다.
감지정보 출력부(346)는, 제1 스트로브 신호(STB_A)의 설정된 에지가 발생하는 시점과 제2 스트로브 신호(STB_B)의 설정된 에지가 발생하는 시점을 기준으로 번갈아 가면서 제1 감지정보(SENS_A)와 제2 감지정보(SENS_B) 중 어느 하나의 정보를 선택하여 감지결과정보(PD)로서 출력한다. 이때, 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)는 스트로브 신호(STB)를 설정된 비율로 분주한 신호이므로, 제1 스트로브 신호(STB_A)의 설정된 에지와 제2 스트로브 신호(STB_B)의 설정된 에지가 발생할 때마다 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)가 번갈아가면서 활성화된다. 따라서, 감지정보 출력부(346)는, 제1 스트로브 신호(STB_A)가 활성화되는 것에 응답하여 제1 감지정보(SENS_A)를 선택하여 감지결과정보(PD)로서 출력하고, 제2 스트로브 신호(STB_B)가 활성화되는 것에 응답하여 제2 감지정보(SENS_B)를 선택하여 감지결과정보(PD)로서 출력한다.
선택신호 생성부(3462)는, 제1 스트로브 신호(STB_A)의 설정된 에지에 응답하여 제1 논리레벨로 천이하고, 제2 스트로브 신호(STB_B)의 설정된 에지에 응답하여 제2 논리레벨로 천이하는 선택신호(SEL)를 생성한다.
제1 펄스 생성부(34622)는, 제1 스트로브 신호(STB_A)의 설정된 에지를 감지하여 예정된 시간(DLY)동안 토글링하는 제1 펄스(SAP)를 생성한다.
제2 펄스 생성부(34624)는, 제2 스트로브 신호(STB_B)의 설정된 에지를 감지하여 예정된 시간(DLY)동안 토글링하는 제2 펄스(SBP)를 생성한다.
선택신호 출력부(34626)는, 제1 펄스(SAP)를 셋 입력단(S)으로 입력받고, 제2 펄스(SBP)를 리셋 입력단(R)으로 입력받아 선택신호(SEL)를 출력하는 SR래치(SR-LAT)를 포함한다. 즉, 선택신호 출력부(34626)는, 제1 펄스(SAP)에 응답하여 제1 논리레벨로 설정되고, 제2 펄스(SBP)에 응답하여 제2 논리레벨로 설정되는 선택신호(SEL)를 출력한다.
출력선택부(3464)는, 선택신호(SEL)의 제1 논리레벨구간에서 제1 감지정보(SENS_A)를 감지결과정보(PD)로서 출력하고, 선택신호(SEL)의 제2 논리레벨구간에서 제2 감지정보(SENS_B)를 감지결과정보(PD)로서 출력한다.
도 7은 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 동작을 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 위상 감지 동작을 수행하기 위한 회로의 동작은, 클록 분주부(300)의 동작(1-1, 1-2)과, 스트로브 분주부(320)의 동작(2)과, 위상 감지부(340)의 동작(3)으로 구분될 수 있는 것을 알 수 있다.
클록 분주부(300)의 동작(1-1, 1-2)를 살펴보면, 소스 클록(CLK)을 1/2 비율로 분주하여 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 생성된다. 즉, 소스 클록(CLK)의 주파수가 제1 내부 클록(CLK_A) 및 제2 내부 클록(CLK_B) 각각의 주파수보다 두 배 높은 주파수를 갖는다.
또한, 노말 동작구간(1-1)에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 180도의 위상 차이를 갖는다. 이때, 노말 동작구간(1-1)에서의 클록 분주부(300)의 동작은 위상 감지 동작과 연관되지 않으므로, 이후 이어지는 위상 감지 동작구간(1-2)에서의 클록 분주부(300)의 동작(1-2)과 스트로브 분주부(320)의 동작(2) 및 위상 감지부(340)의 동작(3)과 서로 연관되지 않는다.
그리고, 위상 감지 동작구간(1-2)에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)이 서로 90도의 위상 차이를 갖는다. 따라서, 제1 내부 클록(CLK_A)의 상승 에지는 항상 제2 내부 클록(CLK_B)이 '0'값을 갖는 구간에서 발생하고, 제1 내부 클록(CLK_A)의 하강 에지는 항상 제2 내부 클록(CLK_B)이 '1'값을 갖는 구간에서 발생한다.
스트로브 분주부(320)의 동작(2)를 살펴보면, 스트로브 신호(STB)를 1/2 비율로 분주하여 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)를 생성한다. 즉, 스트로브 신호(STB)의 주파수가 제1 스트로브 신호(STB_A) 및 제2 스트로브 신호(STB_B) 각각의 주파수보다 두 배 높은 주파수를 갖는다.
이때, 스트로브 신호(STB)는 소스 클록(CLK)의 상승 에지에 동기되는 것을 목적으로 입력되는 신호이다. 따라서, 제1 스트로브 신호(STB_A)의 상승 에지와 제2 스트로브 신호(STB_B)의 상승 에지도 소스 클록(CLK)의 상승 에지에 동기되는 것을 목표로 하는 상태가 되는 것을 알 수 있다. 다만, 도면에서와 같이 스트로브 신호(STB)가 소스 클록(CLK)의 4주기(4tck)마다 입력되는 형태라고 하면, 제1 스트로브 신호(STB_A)의 상승 에지는 제1 내부 클록(CLK_A)의 상승 에지에 동기되는 것을 목표로 하는 형태가 되지만, 제2 스트로브 신호(STB_B)의 상승 에지는 제1 내부 클록(CLK_A)의 하강 에지에 동기되는 것을 목표로 하는 형태가 되는 것을 알 수 있다. 물론, 도면에서와 달리 스트로브 신호(STB)가 입력되는 형태에 따라 제1 스트로브 신호(STB_A)의 상승 에지와 제2 스트로브 신호(STB_B)의 상승 에지가 모두 제1 내부 클록(CLK_A)의 상승 에지에 동기되는 것을 목표로 입력될 수도 있고, 모두 제1 내부 클록(CLK_A)의 하강 에지에 동기되는 것을 목표로 입력될 수도 있다. 또한, 제1 스트로브 신호(STB_A)의 상승 에지는 제1 내부 클록(CLK_A)의 하강 에지에 동기되는 것을 목표로 입력되고, 제2 스트로브 신호(STB_B)의 상승 에지는 제1 내부 클록(CLK_A)의 상승 에지에 동기되는 것을 목표로 입력될 수도 있다. 즉, 스트로브 신호(STB)의 상승 에지가 소스 클록(CLK)의 상승 에지에 동기되는 것을 목표로 입력된다는 것만 지켜진다면, 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B) 및 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)가 어떤 형태로 생성될지 미리 알 수 없다. 참고로, 도면에서는 소스 클록(CLK)의 상승 에지에 제1 내부 클록(CLK_A)의 상승 에지가 동기화되고 소스 클록(CLK)의 하강 에지에 제2 내부 클록(CLK_B)의 상승 에지가 동기화되는 형태로 제1 및 제2 내부 클록(CLK_A, CLK_B)가 생성되었지만, 이는, 어디까지나 하나의 실시예일 뿐 그 반대의 경우도 얼마든지 가능하다. 물론, 반대의 경우로 제1 및 제2 내부 클록(CLK_A, CLK_B)이 생성되는 경우 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 역할이 반대로 바뀌게 될 것이다.
위상 감지부(340)의 동작(3)을 살펴보면, 제1 스트로브 신호(STB_A)의 상승 에지에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과들을 결합하여 제1 감지정보(SENS_A)를 생성한다. 또한, 제2 스트로브 신호(STB_B)의 상승 에지에서 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과들을 결합하여 제2 감지정보(SENS_B)를 생성한다. 또한, 선택신호(SEL)에 따라 제1 감지정보(SENS_A)와 제2 감지정보(SENS_B) 중 어느 하나의 정보를 선택하여 감지결과정보(PD)로서 출력한다.
구체적으로, 제1 스트로브 신호(STB_A)의 상승 에지 및 제2 스트로브 신호(STB_B)의 상승 에지에서 각각 제1 내부 클록(CLK_A)의 위상을 감지한 결과를 살펴보면, 스트로브 신호(STB)의 입력주기와 소스 클록(CLK)의 입력주기의 차이로 인해 서로 완전히 반대의 값이 검출되는 것을 알 수 있다.
예컨대, 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 약간 앞선 형태일 경우, 제1 스트로브 신호(STB_A)의 상승 에지에서 제1 내부 클록(CLK_A)은 '0'값을 갖는다. 하지만, 제2 스트로브 신호(STB_B)의 상승 에지에서 제1 내부 클록(CLK_A)은 '1'값을 갖는다.
반대로, 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 약간 뒤선 형태일 경우, 제1 스트로브 신호(STB_A)의 상승 에지에서 제1 내부 클록(CLK_A)은 '1'값을 갖는다. 하지만, 제2 스트로브 신호(STB_B)의 상승 에지에서 제1 내부 클록(CLK_A)은 '0'값을 갖는다.
이렇게, 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B) 각각의 상승 에지에서 검출되는 제1 내부 클록(CLK_A)의 위상 감지 결과가 완전히 반대의 값이 된다. 서로 반대되는 값을 갖는데도 불구하고, 검출된 값이 제1 내부 클록(CLK_A)이 상승 에지에 인접하여 검출된 값인지 하강 에지에 인접하여 검출된 값인지를 알 수 있는 방법이 없기 때문에, 제1 스트로브 신호(STB_A)의 상승 에지에서 검출되는 제1 내부 클록(CLK_A)의 값이 맞는지, 아니면, 제2 스트로브 신호(STB_B)의 상승 에지에서 검출되는 제1 내부 클록(CLK_A)의 값이 맞는지를 판단할 수 있는 방법이 없다. 때문에, 본 발명의 실시예에서는 제1 내부 클록(CLK_A)의 위상보다 90도 늦은 위상을 갖는 제2 내부 클록(CLK_B)을 사용하여 제1 및 제2 스트로브 신호(STB_A, STB_B)의 상승 에지에서 검출되는 제1 내부 클록(CLK_A)의 값이 상승 에지에 인접한 값인지 아니면 하강 에지에 인접한 값인지를 판단할 수 있게 한다.
이와 같은 판단이 가능한 이유는, 제2 내부 클록(CLK_B)의 위상과 제1 내부 클록(CLK_A)의 위상이 90도의 차이를 갖기 때문이다. 즉, 제1 내부 클록(CLK_A)의 상승 에지는 항상 제2 내부 클록(CLK_B)이 '0'값을 갖는 구간에서 발생하고, 제1 내부 클록(CLK_A)의 하강 에지는 항상 제2 내부 클록(CLK_B)이 '1'값을 갖는 구간에서 발생하기 때문이다. 따라서, 제1 스트로브 신호(STB_A)의 상승 에지 또는 제2 스트로브 신호(STB_B)의 상승 에지에서 검출되는 제2 내부 클록(CLK_B)이 '0'값을 갖는 경우, 제1 스트로브 신호(STB_A)의 상승 에지 또는 제2 스트로브 신호(STB_B)의 상승 에지에 인접한 제1 내부 클록(CLK_A)은 상승 에지가 되는 것을 알 수 있다. 반면, 제1 스트로브 신호(STB_A)의 상승 에지 또는 제2 스트로브 신호(STB_B)의 상승 에지에서 검출되는 제2 내부 클록(CLK_B)이 '1'값을 갖는 경우, 제1 스트로브 신호(STB_A)의 상승 에지 또는 제2 스트로브 신호(STB_B)의 상승 에지에 인접한 제1 내부 클록(CLK_A)은 하강 에지가 되는 것을 알 수 있다.
예컨대, 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 약간 앞선 형태일 경우, 제1 스트로브 신호(STB_A)의 상승 에지에서 제1 내부 클록(CLK_A)은 '0'값을 갖고 제2 내부 클록(CLK_B)은 '0'값을 갖는다. 두 결과를 결합하기 위해 서로 간에 배타적 논리합 연산을 수행하면 '0'이 된다. 또한, 제2 스트로브 신호(STB_B)의 상승 에지에서 제1 내부 클록(CLK_A)은 '1'값을 갖고 제2 내부 클록(CLK_B)은 '1'값을 갖는다. 두 결과를 결합하기 위해 서로 간에 배타적 논리합 연산을 수행하면 '0'이 된다.
이와 같이, 제1 스트로브 신호(STB_A)의 상승 에지에 인접한 제1 내부 클록(CLK_A)이 상승 에지이고, 제2 스트로브 신호(STB_B)의 상승 에지에 인접한 제1 내부 클록(CLK_A)이 하강 에지임에도 불구하고, 제2 내부 클록(CLK_B)과의 결합을 통해 동일하게 '0'이라는 결과가 도출될 수 있다. 또한, '0'이라는 결과를 통해 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 앞선 상태라는 것을 알 수 있다.
반대로, 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 약간 뒤선 형태일 경우, 제1 스트로브 신호(STB_A)의 상승 에지에서 제1 내부 클록(CLK_A)은 '1'값을 갖고 제2 내부 클록(CLK_B)은 '0'값을 갖는다. 두 결과를 결합하기 위해 서로 간에 배타적 논리합 연산을 수행하면 '1'이 된다. 또한, 제2 스트로브 신호(STB_B)의 상승 에지에서 제1 내부 클록(CLK_A)은 '0'값을 갖고 제2 내부 클록(CLK_B)은 '1'값을 갖는다. 두 결과를 결합하기 위해 서로 간에 배타적 논리합 연산을 수행하면 '1'이 된다.
이와 같이, 제1 스트로브 신호(STB_A)의 상승 에지에 인접한 제1 내부 클록(CLK_A)이 상승 에지이고, 제2 스트로브 신호(STB_B)의 상승 에지에 인접한 제1 내부 클록(CLK_A)이 하강 에지임에도 불구하고, 제2 내부 클록(CLK_B)과의 결합을 통해 동일하게 '1'이라는 결과가 도출될 수 있다. 또한, '1'이라는 결과를 통해 스트로브 신호(STB)의 위상이 소스 클록(CLK)의 위상보다 뒤선 상태라는 것을 알 수 있다.
참고로, 본 발명의 실시예에서는 제1 스트로브 신호(STB_A)의 상승 에지 또는 제2 스트로브 신호(STB_B)의 상승 에지에서 검출되는 제1 내부 클록(CLK_A)의 값과 제2 내부 클록(CLK_B)의 값을 결합하기 위해서 서로 간에 배타적 논리합 연산을 사용하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 설계자에 의해 얼마든지 다른 방법이 사용될 수 있다.
한편, 제1 스트로브 신호(STB_A)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과인 제1 감지정보(SENS_A)는, 제2 스트로브 신호(STB_B)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과인 제2 감지정보(SENS_B)가 출력되는 시점에서도 그 값을 그대로 유지한다. 하지만, 제2 감지정보(SENS_B)의 값이 생성되는 구간에서는 제1 감지정보(SENS_A)의 값이 감지결과정보(PD)에 포함되어서는 안된다.
반대로, 제2 스트로브 신호(STB_B)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과인 제2 감지정보(SENS_B)는, 제1 스트로브 신호(STB_A)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지한 결과인 제1 감지정보(SENS_A)가 출력되는 시점에서도 그 값을 그대로 유지한다. 하지만, 제1 감지정보(SENS_A)의 값이 생성되는 구간에서는 제2 감지정보(SENS_B)의 값이 감지결과정보(PD)에 포함되어서는 안된다.
따라서, 감지결과정보(PD)에는, 제1 스트로브 신호(STB_A)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지하는 동작이 수행될 때, 제1 감지정보(SENS_A)가 포함되도록 해야 한다. 마찬가지로, 감지결과정보(PD)에는, 제2 스트로브 신호(STB_B)의 상승 에지를 기준으로 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)의 위상을 감지하는 동작이 수행될 때, 제2 감지정보(SENS_B)가 포함되도록 해야 한다.
이를 위해, 제1 스트로브 신호(STB_A)의 상승 에지에 응답하여 로직'하이'(High)로 활성화되고, 제2 스트로브 신호(STB_B)의 상승 에지에 응답하여 로직 '로우'(Low)로 비활성화되는 선택신호(SEL)를 생성한다. 이와 같은 상태에서, 선택신호(SEL)가 로직'하이'(High)로 활성화되는 구간에서는 제1 감지정보(SENS_A)를 감지결과정보(PD)로서 출력하고, 로직 '로우'(Low)로 비활성화되는 구간에서는 제2 감지정보(SENS_B)를 감지결과정보(PD)로서 출력한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 고속으로 천이하는 소스 클록(CLK)과 스트로브 신호(STB)의 위상을 각각 분주하여 제1 및 제2 내부 클록(CLK_A, CLK_B)과 제1 및 제2 스트로브 신호(STB_A, STB_B)를 이용하여 동작하는 반도체 장치에 있어서, 제1 및 제2 내부 클록(CLK_A, CLK_B)과 제1 및 제2 스트로브 신호(STB_A, STB_B) 간의 위상 차이를 감지하는 동작을 수행할 때, 제1 내부 클록(CLK_A)과 제2 내부 클록(CLK_B)은 서로 활성화 구간이 겹치는 90도의 위상 차이를 갖도록 설정하고, 제1 스트로브 신호(STB_A)와 제2 스트로브 신호(STB_B)는 서로 활성화구간이 겹치지 않는 180도의 위상 차이를 갖도록 설정시킨다. 이후 제1 스트로브 신호(STB_A)와 제1 및 제2 내부 클록(CLK_A, CLK_B)의 위상 차이를 각각 감지한 후 이를 결합하여 위상감지결과를 생성하거나 제2 스트로브 신호(STB_B)와 제1 및 제2 내부 클록(CLK_A, CLK_B)의 위상 차이를 각각 감지한 후 이를 결합하여 위상감지결과를 생성하는 방식을 사용한다.
이를 통해, 에지와 에지의 위상을 비교하는 방식이 아닌 에지에서 논리 값을 샘플링하는 방식을 사용하게 되므로, 위상 감지 동작의 신뢰성 및 안정성을 향상시킬 수 있다.
또한, 소스 클록(CLK)과 스트로브 신호(STB)의 위상을 각각 분주하여 제1 및 제2 내부 클록(CLK_A, CLK_B)과 제1 및 제2 스트로브 신호(STB_A, STB_B)를 생성하는 과정에서 위상의 뒤집힘이 발생하는 것과 상관없이 정확한 위상 감지 결과가 발생하도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10 : 반도체 시스템 100 : 반도체 컨트롤러
200 : 반도체 장치 300 : 클록 분주부
320 : 스트로브 분주부 340 : 위상 감지부
342 : 제1 감지정보 생성부 344 : 제2 감지정보 생성부
346 : 감지정보 출력부 3462 : 선택신호 생성부
3464 : 출력선택부
200 : 반도체 장치 300 : 클록 분주부
320 : 스트로브 분주부 340 : 위상 감지부
342 : 제1 감지정보 생성부 344 : 제2 감지정보 생성부
346 : 감지정보 출력부 3462 : 선택신호 생성부
3464 : 출력선택부
Claims (20)
- 소스 클록의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 클록 분주부;
스트로브 신호의 위상을 상기 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 및 제2 스트로브 신호를 생성하는 스트로브 분주부; 및
상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보와 상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보를 하나씩 번갈아 가면서 선택하여 감지결과정보로서 출력하는 위상 감지부
를 구비하는 반도체 장치.
- 제1항에 있어서,
상기 클록 분주부는,
위상 감지 동작구간에서 상기 소스 클록의 위상을 상기 설정된 비율로 분주하여 서로 활성화구간이 겹치도록 상기 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하고,
노말 동작구간에서 상기 소스 클록의 위상을 상기 설정된 비율로 분주하여 서로 활성화구간이 겹치지 않도록 상기 제2 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,
상기 위상 감지부는,
상기 위상 감지 동작구간에서 인에이블되어 동작하고,
상기 노말 동작구간에서 디스에이블되어 동작하지 않는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,
상기 제1 위상차이는 90도의 위상차이이고,
상기 제2 위상차이는 180도의 위상차이인 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,
상기 설정된 비율은, 1/2 비율로서,
상기 소스 클록의 주파수가 상기 제1 및 제2 내부클록의 주파수보다 두 배 크고,
상기 스트로브 신호의 주파수가 상기 제1 및 제2 스트로브 신호의 두 배 큰 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,
상기 위상 감지부는,
상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 각각 검출하고, 그 결과들 간에 배타적 논리합 연산을 수행하여 제1 감지정보를 생성하는 제1 감지정보 생성부;
상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 각각 검출하고, 그 결과들 간에 배타적 논리합 연산을 수행하여 제2 감지정보를 생성하는 제2 감지정보 생성부; 및
상기 제1 및 제2 스트로브 신호의 설정된 에지를 기준으로 번갈아 가면서 상기 제1 및 제2 감지정보 중 어느 하나의 정보를 선택하여 상기 감지결과정보로서 출력하는 감지정보 출력부를 구비하는 반도체 장치.
- 제6항에 있어서,
상기 감지정보 출력부는,
각각의 설정된 에지를 기준으로 서로 번갈아 가면서 활성화되는 상기 제1 및 제2 스트로브 신호 중 상기 제1 스트로브 신호가 활성화되는 것에 응답하여 상기 제1 감지정보를 선택하고, 상기 제2 스트로브 신호가 활성화되는 것에 응답하여 상기 제2 감지정보를 선택하여 상기 감지결과정보로서 출력하는 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서,
상기 감지정보 출력부는,
상기 제1 스트로브 신호의 설정된 에지에 응답하여 제1 논리레벨로 천이하고, 상기 제2 스트로브 신호의 설정된 에지에 응답하여 제2 논리레벨로 천이하는 선택신호를 생성하는 선택신호 생성부; 및
상기 선택신호의 제1 논리레벨구간에서 상기 제1 감지정보를 상기 감지결과정보로서 출력하고, 상기 선택신호의 제2 논리레벨구간에서 상기 제2 감지정보를 상기 감지결과정보로서 출력하는 출력선택부를 구비하는 반도체 장치.
- 삭제
- 삭제
- 소스 클록과 스트로브 신호를 생성하여 출력하는 반도체 컨트롤러; 및
상기 소스 클록과 상기 스트로브 신호의 위상을 비교하고, 비교결과에 대응하는 감지결과정보를 생성하는 반도체 장치를 구비하는 반도체 시스템에 있어서,
상기 반도체 장치는,
상기 소스 클록의 위상을 설정된 비율로 분주하여 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 클록 분주부;
상기 스트로브 신호의 위상을 상기 설정된 비율로 분주하여 제2 위상차이를 갖는 제1 및 제2 스트로브 신호를 생성하는 스트로브 분주부; 및
상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제1 감지정보와 상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 감지한 결과들을 결합하여 생성된 제2 감지정보를 하나씩 번갈아 가면서 선택하여 상기 감지결과정보로서 출력하는 위상 감지부를 구비하는 반도체 시스템.
- 제11항에 있어서,
상기 클록 분주부는,
위상 감지 동작구간에서 상기 소스 클록의 위상을 상기 설정된 비율로 분주하여 서로 활성화구간이 겹치도록 상기 제1 위상차이를 갖는 제1 및 제2 내부 클록을 생성하고,
노말 동작구간에서 상기 소스 클록의 위상을 상기 설정된 비율로 분주하여 서로 활성화구간이 겹치지 않도록 상기 제2 위상차이를 갖는 제1 및 제2 내부 클록을 생성하는 것을 특징으로 하는 반도체 시스템.
- 제12항에 있어서,
상기 위상 감지부는,
상기 위상 감지 동작구간에서 인에이블되어 동작하고,
상기 노말 동작구간에서 디스에이블되어 동작하지 않는 것을 특징으로 하는 반도체 시스템.
- 제12항에 있어서,
상기 제1 위상차이는 90도의 위상차이이고,
상기 제2 위상차이는 180도의 위상차이인 것을 특징으로 하는 반도체 시스템.
- 제12항에 있어서,
상기 설정된 비율은, 1/2 비율로서,
상기 소스 클록의 주파수가 상기 제1 및 제2 내부클록의 주파수보다 두 배 크고,
상기 스트로브 신호의 주파수가 상기 제1 및 제2 스트로브 신호의 두 배 큰 것을 특징으로 하는 반도체 시스템.
- 제11항에 있어서,
상기 위상 감지부는,
상기 제1 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 각각 검출하고, 그 결과들 간에 배타적 논리합 연산을 수행하여 제1 감지정보를 생성하는 제1 감지정보 생성부;
상기 제2 스트로브 신호의 설정된 에지에서 상기 제1 및 제2 내부클록의 위상을 각각 검출하고, 그 결과들 간에 배타적 논리합 연산을 수행하여 제2 감지정보를 생성하는 제2 감지정보 생성부; 및
상기 제1 및 제2 스트로브 신호의 설정된 에지를 기준으로 번갈아 가면서 상기 제1 및 제2 감지정보 중 어느 하나의 정보를 선택하여 상기 감지결과정보로서 출력하는 감지정보 출력부를 구비하는 반도체 시스템.
- 제16항에 있어서,
상기 감지정보 출력부는,
각각의 설정된 에지를 기준으로 서로 번갈아 가면서 활성화되는 상기 제1 및 제2 스트로브 신호 중 상기 제1 스트로브 신호가 활성화되는 것에 응답하여 상기 제1 감지정보를 선택하고, 상기 제2 스트로브 신호가 활성화되는 것에 응답하여 상기 제2 감지정보를 선택하여 상기 감지결과정보로서 출력하는 것을 특징으로 하는 반도체 시스템.
- 제16항에 있어서,
상기 감지정보 출력부는,
상기 제1 스트로브 신호의 설정된 에지에 응답하여 제1 논리레벨로 천이하고, 상기 제2 스트로브 신호의 설정된 에지에 응답하여 제2 논리레벨로 천이하는 선택신호를 생성하는 선택신호 생성부; 및
상기 선택신호의 제1 논리레벨구간에서 상기 제1 감지정보를 상기 감지결과정보로서 출력하고, 상기 선택신호의 제2 논리레벨구간에서 상기 제2 감지정보를 상기 감지결과정보로서 출력하는 출력선택부를 구비하는 반도체 시스템.
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| KR20190020390A (ko) * | 2017-08-21 | 2019-03-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR20190043875A (ko) * | 2017-10-19 | 2019-04-29 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 이용한 반도체 시스템 |
| KR20190121121A (ko) * | 2018-04-17 | 2019-10-25 | 에스케이하이닉스 주식회사 | 반도체장치 |
| CN108809277B (zh) * | 2018-06-25 | 2021-09-24 | 中国人民解放军火箭军工程大学 | 一种脉冲信号发生装置 |
| KR102698036B1 (ko) * | 2019-04-10 | 2024-08-22 | 에스케이하이닉스 주식회사 | 반도체장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060221759A1 (en) * | 2005-03-11 | 2006-10-05 | Micron Technology, Inc. | Circuit and method for operating a delay-lock loop in a power saving manner |
| US20080062780A1 (en) * | 2006-09-07 | 2008-03-13 | Wen-Chang Cheng | Phase detection method, memory control method, and related device |
| US20080094109A1 (en) * | 2004-05-18 | 2008-04-24 | Ramin Farjad-Rad | Wide-range multi-phase clock generator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1086521C (zh) * | 1997-04-25 | 2002-06-19 | 松下电器产业株式会社 | 减小时钟信号和数据信号间失真的集成电路、系统和方法 |
| JP4434568B2 (ja) * | 2002-11-14 | 2010-03-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7209396B2 (en) * | 2005-02-28 | 2007-04-24 | Infineon Technologies Ag | Data strobe synchronization for DRAM devices |
| JP4798610B2 (ja) * | 2006-01-13 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100812602B1 (ko) * | 2006-09-29 | 2008-03-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100871641B1 (ko) * | 2007-03-31 | 2008-12-02 | 주식회사 하이닉스반도체 | 데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자 |
| KR101499176B1 (ko) * | 2008-04-08 | 2015-03-06 | 삼성전자주식회사 | 클럭 신호의 위상 튜닝 방법 및 그 장치 |
| KR101858471B1 (ko) * | 2011-12-22 | 2018-05-17 | 에스케이하이닉스 주식회사 | 지연고정루프 |
| KR101893185B1 (ko) * | 2012-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 반도체 장치의 데이터 출력 타이밍 제어 회로 |
| KR101994243B1 (ko) * | 2012-06-27 | 2019-06-28 | 에스케이하이닉스 주식회사 | 클럭 생성 회로 및 이를 포함하는 반도체 장치 |
| US8823426B2 (en) * | 2012-10-24 | 2014-09-02 | SK Hynix Inc. | Deserializers |
| KR102087235B1 (ko) * | 2013-09-24 | 2020-03-11 | 에스케이하이닉스 주식회사 | 위상 감지 장치 및 위상 감지 방법 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080094109A1 (en) * | 2004-05-18 | 2008-04-24 | Ramin Farjad-Rad | Wide-range multi-phase clock generator |
| US20060221759A1 (en) * | 2005-03-11 | 2006-10-05 | Micron Technology, Inc. | Circuit and method for operating a delay-lock loop in a power saving manner |
| US20080062780A1 (en) * | 2006-09-07 | 2008-03-13 | Wen-Chang Cheng | Phase detection method, memory control method, and related device |
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