CN104901673B - 半导体器件和包括半导体器件的半导体系统 - Google Patents

半导体器件和包括半导体器件的半导体系统 Download PDF

Info

Publication number
CN104901673B
CN104901673B CN201510019168.1A CN201510019168A CN104901673B CN 104901673 B CN104901673 B CN 104901673B CN 201510019168 A CN201510019168 A CN 201510019168A CN 104901673 B CN104901673 B CN 104901673B
Authority
CN
China
Prior art keywords
internal
detection information
internal clocking
strobe signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510019168.1A
Other languages
English (en)
Other versions
CN104901673A (zh
Inventor
朴嘉蓝
金载镒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104901673A publication Critical patent/CN104901673A/zh
Application granted granted Critical
Publication of CN104901673B publication Critical patent/CN104901673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/026—Input circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator

Landscapes

  • Manipulation Of Pulses (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种半导体器件包括：时钟分频块，其适于分频源时钟的频率，并且产生第一内部时钟和第二内部时钟；选通分频块，其适于分频选通信号的频率，并且产生第一内部选通信号和第二内部选通信号；以及相位差检测块，其适于产生并且交替地输出第一检测信息和第二检测信息作为检测结果信息。

Description

半导体器件和包括半导体器件的半导体系统
相关申请的交叉引用
本申请要求2014年3月5日提交的申请号为10-2014-0025959的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种能相位差检测的半导体器件和包括所述半导体器件的半导体系统。
背景技术
半导体器件包括用于执行各种操作的许多单元。
随着半导体器件的操作速度增大，共同传送至不同的运算单元的操作信号不可以同时到达，因为信号具有不同的传输长度，或者信号传输线可以具有影响信号传输速度的不同特性。因此，针对信号同步需要信号同步和信号相位差检测。
发明内容
本发明的各种示例性实施例针对一种可靠性和稳定性得到改进具有用于信号同步的信号相位差检测能力的半导体器件，和包括所述半导体器件的半导体系统。
在本发明的一个实施例中，一种半导体器件可以包括：时钟分频块，其适于以预设比率将源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；选通分频块，其适于以预设比率将选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及相位差检测块，其适于产生并且交替地输出第一检测信息和第二检测信息作为检测结果信息，其中，第一检测信息表示第一内部时钟和第二内部时钟的在第一内部选通信号的边沿处检测出的逻辑值的组合，以及其中，第二检测信息表示第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处检测出的逻辑值的组合。
第一内部时钟和第二内部时钟的激活时段可以彼此重叠。
第一相位差可以是90°，以及第二相位差可以是180°。
预设比率可以是源时钟的一半比率。
相位差检测块可以包括：第一检测信息发生单元，其适于通过检测第一内部时钟和第二内部时钟的在第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生第一检测信息；第二检测信息发生单元，其适于通过检测第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生第二检测信息；以及检测信息输出单元，其适于交替地将第一检测信息和第二检测信息输出作为检测结果信息。
第一内部选通信号和第二内部选通信号可以交替激活，并且检测信息输出单元可以响应于第一内部选通信号和第二内部选通信号的交替激活来交替地输出第一检测信息和第二检测信息。
检测信息输出单元可以包括：选择信号发生部，其适于产生选择信号，所述选择信号响应于第一内部选通信号和第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及输出选择部，其适于根据选择信号的逻辑电平来交替地输出第一检测信息和第二检测信息。
在本发明的一个实施例中，一种半导体系统可以包括：半导体控制器，其适于输出源时钟和选通信号；以及半导体器件，其适于接收源时钟和选通信号，以及产生表示接收到的源时钟与接收到的选通信号之间的超前/滞后关系的检测结果信息、并将所述检测结果信息输出至半导体控制器，其中，半导体器件包括：时钟分频块，其适于以预设比率将接收到的源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；选通分频块，其适于以预设比率将接收到的选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及相位差检测块，其适于产生第一检测信息和第二检测信息，并且交替地将第一检测信息和第二检测信息输出作为检测结果信息，其中，第一检测信息表示第一内部时钟和第二内部时钟的在第一内部选通信号的边沿处检测出的逻辑值的组合，以及其中，第二检测信息表示第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处检测出的逻辑值的组合，以及其中，半导体控制器根据检测结果信息来调整源时钟或者选通信号的相位。
第一内部时钟和第二内部时钟的激活时段可以彼此重叠。
第一相位差可以是90°，以及第二相位差可以是180o。
预设比率可以是接收到的源时钟的一半比率。
相位差检测块可以包括：第一检测信息发生单元，其适于通过检测第一内部时钟和第二内部时钟的在第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生第一检测信息；第二检测信息发生单元，其适于通过检测第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生第二检测信息；以及检测信息输出单元，其适于交替地将第一检测信息和第二检测信息输出作为检测结果信息。
第一内部选通信号和第二内部选通信号可以交替激活，并且检测信息输出单元可以响应于第一内部选通信号和第二内部选通信号的交替激活来交替地输出第一检测信息和第二检测信息。
检测信息输出单元可以包括：选择信号发生部，其适于产生选择信号，所述选择信号响应于第一内部选通信号和第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及输出选择部，其适于根据选择信号的逻辑电平来交替地输出第一检测信息和第二检测信息。
根据本发明的示例性实施例，相位差检测不利用边沿检测而利用目标信号的值采样来执行，由此可以改善相位差检测的可靠性和稳定性。
此外，可以获得目标信号之间的精确相位比较，而与目标信号的相位失真无关。
附图说明
图1是图示根据本发明的一个示例性实施例的半导体系统的框图。
图2是图示信号的同步的框图。
图3是图示根据本发明的一个示例性实施例的半导体器件的相位差检测部的框图。
图4A是图示图3中所示的时钟分频块的电路图。
图4B是图示图4A中所示的时钟分频块的操作的时序图。
图5A是图示图3中所示的选通分频块的电路图。
图5B是图示图5A中所示的选通分频块的操作的时序图。
图6是图示图3中所示的相位差检测块的电路图。
图7是图示图3中所示的相位差检测部的操作的时序图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所公开的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在本公开中，相同的附图标记在各种附图和实施例中表示相似的部分。
图1是图示根据本发明的一个示例性实施例的半导体系统的框图。
参见图1，根据本发明的一个示例性实施例的半导体系统10可以包括半导体控制器100和半导体器件200。
半导体控制器100可以产生并传送用于控制半导体器件200的各种控制信号。根据本发明的实施例，半导体控制器100可以包括信号发生单元110和传输单元120。
信号发生单元110可以产生包括控制信号的各种信号。信号发生单元110可以在相位差检测模式期间将源时钟CLK和选通信号STB提供至半导体器件200。选通信号STB可以是在指定时间处产生的脉冲，并且源时钟CLK可以以预定的周期振荡。
在相位差检测模式期间，半导体器件200可以检测从半导体控制器100传送至半导体器件200的源时钟CLK与选通信号STB之间的相位差。半导体器件200可以将相位差检测的结果PD传送至半导体控制器100。
半导体控制器100可以基于相位差检测的结果PD来控制源时钟CLK或者选通信号STB的相位。
传输单元120可以将通过信号发生单元110产生的信号提供至半导体器件200。
半导体器件200可以包括一个或多个运算单元210。多个运算单元210可以独立地执行相同的或不同的操作。
根据本发明的一个示例性实施例，多个运算单元210可以是用于储存数据的存储块。各存储块可以根据从半导体控制器100中接收到的控制信号来彼此独立地操作。存储块可以包括用于储存数据的易失性和/或非易失性存储器单元。
例如，多个运算单元210可以经由多个信号传输线与半导体控制器100通信。
半导体控制器100可以将控制信号传送至多个运算单元210。例如，控制信号可以包括：时钟信号、命令/地址信号、和选通信号等。
控制信号可以被共同地或分别地提供至运算单元210。
例如，半导体控制器100和半导体器件200可以是独立的芯片，并且可以通过诸如引脚的信号传输线彼此通信。在半导体器件200中，从半导体控制器100传送的公共信号可以经由公共内部路径传送至多个运算单元210中的每个，同时从半导体控制器100传送的个体信号可以经由用于多个运算单元210中的每个的各种内部路径传送至个体运算单元210。
以下参照图2详细地描述信号同步的必要性。
图2是图示信号同步的框图。
参见图2，第一控制信号CON1经由公共路径被共同地提供至多个运算单元210a、210b、210c和210d，同时第二控制信号CON2经由相应的路径被分别地提供至多个运算单元210a、210b、210c和210d中的每个。
在理想的条件下，当第一控制信号CON1和第二控制信号CON2从半导体控制器100中输出时，第一控制信号CON1和第二控制信号CON2在从半导体控制器100的输出至相应的运算单元210a、210b、210c和210d的行程期间可以保持恒定的相位差，其可以为零(0)或者某个其它的值。
在现实中，输入至多个运算单元210中的每个的第二控制信号CON2的延迟可以有各种原因。延迟的一个原因是由于第二控制信号CON2必须行经的至运算单元210的各个路径的差异。然而，经由公共路径输入至多个运算单元210的第一控制信号CON1可以不存在延迟差。
如上所述，针对信号同步在多个运算单元210a、210b、210c和210d的全部之中都需要相位差检测。
例如，第一控制信号CON1可以与源时钟CLK相对应，以及第二控制信号CON2可以与选通信号STB相对应。
图3是图示根据本发明的一个示例性实施例的半导体器件中的相位差检测部的框图。
参见图3，根据本发明的一个示例性实施例的半导体器件200中的相位差检测部可以包括：时钟分频块300、选通分频块320和相位差检测块340。
时钟分频块300可以响应于表示相位差检测模式的模式信号PDSEN来操作。时钟分频块300可以按照预定比率来分频源时钟CLK的频率，并且产生彼此具有第一相位差的第一内部时钟CLK_A和第二内部时钟CLK_B。
选通分频块320可以按照预定比率来分频选通信号STB的频率，并且产生彼此具有第二相位差的第一内部选通信号STB_A和第二内部选通信号STB_B。
另外，时钟分频块300可以按照第一内部时钟CLK_A和第二内部时钟CLK_B具有第一相位差的方式从源时钟CLK中产生第一内部时钟CLK_A和第二内部时钟CLK_B。
此外，选通分频块320可以按照第一内部选通信号STB_A和第二内部选通信号STB_B具有第二相位差的方式从选通信号STB产生第一内部选通信号STB_A和第二内部选通信号STB_B。
在相位差检测模式中，时钟分频块300可以产生第一内部时钟CLK_A和第二内部时钟CLK_B使得第一内部时钟CLK_A和第二内部时钟CLK_B的激活时段彼此重叠，这意味着第一相位差不超过180°。
例如，在相位差检测模式中，时钟分频块300可以按照1/2的比率来分频源时钟CLK，并且产生具有90°相位差且因而彼此重叠的第一内部时钟CLK_A和第二内部时钟CLK_B。
例如，选通分频块320可以按照1/2的比率来分频选通信号STB，并且产生具有180o相位差且因而彼此不重叠的第一内部选通信号STB_A和第二内部选通信号STB_B。
当模式信号PDSEN被激活时，时钟分频块300可以产生具有第一相位差的第一内部时钟CLK_A和第二内部时钟CLK_B。
相位差检测块340可以响应于模式信号PDSEN来操作。相位差检测块340可以交替地将第一检测信息SENS_A和第二检测信息SENS_B输出作为检测结果信息PD。可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的预设边沿(例如，上升沿)处检测出的逻辑电平进行组合来产生第一检测信息SENS_A。可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的预设边沿(例如，上升沿)处检测出的逻辑电平进行组合来产生第二检测信息SENS_B。
相位差检测块340可以包括：第一检测信息发生单元342、第二检测信息发生单元344和检测信息输出单元346。
第一检测信息发生单元342可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处的逻辑电平进行组合来产生第一检测信息SENS_A。
第二检测信息发生单元344可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的上升沿处的逻辑电平进行组合来产生第二检测信息SENS_B。
检测信息输出单元346可以交替地将第一检测信息SENS_A和第二检测信息SENS_B输出作为检测结果信息PD。
检测信息输出单元346可以包括选择信号发生部3462和输出选择部3464。
选择信号发生部3462可以产生选择信号SEL，其响应于第一内部选通信号STB_A的预设边沿(例如，上升沿)而转变成第一逻辑电平，以及响应于第二内部选通信号STB_B的预设边沿(例如，上升沿)而转变成第二逻辑电平。如上所述，第一内部选通信号STB_A和第二内部选通信号STB_B可以通过将选通信号STB分频为预设比率来产生，并且第一内部选通信号STB_A和第二内部选通信号STB_B可以被交替地激活，这意味着第一内部选通信号STB_A和第二内部选通信号STB_B的激活持续时间可以不重叠。
输出选择部3464可以分别在选择信号SEL的第一逻辑电平时段和第二逻辑电平时段(例如，逻辑高电平时段和逻辑低电平时段)期间交替地将第一检测信息SENS_A和第二检测信息SENS_B输出作为检测结果信息PD。因而，输出选择部3464可以分别响应于第一内部选通信号STB_A和第二内部选通信号STB_B的激活来交替地将第一检测信息SENS_A和第二检测信息SENS_B输出作为检测结果信息PD。
图4A是图示图3中所示的时钟分频块300的电路图。
参见图4A，时钟分频块300可以包括：第一中间时钟发生单元302、第二中间时钟发生单元304、第三中间时钟发生单元306、第一内部时钟输出单元308以及第二内部时钟输出单元309。
第一中间时钟发生单元302可以通过在源时钟CLK的上升沿处以预定比率(例如，1/2)分频源时钟CLK来产生第一中间时钟CLK_T1。第一中间时钟发生单元302可以包括第一触发器DFF1和在第一触发器DFF1的反馈路径上的第一反相器INV1。第一触发器DFF1可以在源时钟CLK的每个上升沿处将输入信号IN作为输出信号OUT输出。第一触发器DFF1可以具有第一初始值，例如，值‘1’。第一反相器INT1可以将输出信号OUT反相，并且反馈反相的输出信号作为第一触发器DFF1的输入信号IN。第一触发器DFF1可以输出第一中间时钟CLK_T1，或者在源时钟CLK的每个上升沿处输出输出信号OUT。第一中间时钟CLK_T1可以具有源时钟CLK的一半频率。
第二中间时钟发生单元304可以通过在源时钟CLK以预定比率(例如，1/2)分频源时钟CLK来产生第二中间时钟CLK_T2。第二中间时钟发生单元304可以包括第二触发器DFF2和在第二触发器DFF2的反馈路径上的第二反相器INV2。第二触发器DFF2可以在源时钟CLK的每个上升沿处将输入信号IN作为输出信号OUT输出。第二触发器DFF2可以具有第二初始值，例如值‘0’。第一触发器DFF1和第二触发器DFF2的第一初始值和第二初始值可以在值‘0’和‘1’之间彼此不同。第二反相器INT2可以将输出信号OUT反相，并且反馈反相的输出信号作为第二触发器DFF2的输入信号IN。第二触发器DFF2可以输出第二中间时钟CLK_T2或者在源时钟CLK的每个上升沿处输出输出信号OUT。第二中间时钟CLK_T2可以具有源时钟CLK的一半频率。
另外，由于第一触发器DFF1和第二触发器DFF2的不同的第一初始值和第二初始值(在值‘0’和‘1’之间)，所以第一中间时钟CLK_T1和第二中间时钟CLK_T2可以具有反相的关系，或者可以具有180°的相位差。
第三中间时钟发生单元306可以在源时钟CLK的每个下降沿处接收第一中间时钟CLK_T1，并且将第一中间时钟CLK_T1作为第三中间时钟CLK_T3输出。第三中间时钟发生单元306可以包括第三触发器DFF3，其在源时钟CLK的每个下降沿处将输入信号IN作为输出信号OUT输出。因此，第三中间时钟CLK_T3可以相对于第一中间时钟CLK_T1具有相位延迟，所述相位延迟对应于源时钟CLK的上升沿和下降沿之间的相位差。例如，当第一内部时钟CLK_A具有源时钟CLK的一半比率时，第一中间时钟CLK_T1和第三中间时钟CLK_T3可以具有90°的相位差。
第一内部时钟输出单元308可以将第一中间时钟CLK_T1作为第一内部时钟CLK_A输出。第一内部时钟输出单元308可以是多路复用器，并且在其选择节点SN处接收接地电压VSS，在其第一输入节点0处接收第一中间时钟CLK_T1，以及在其第二输入节点1处接收接地电压VSS。第一中间时钟CLK_T1可以根据接地电压VSS始终被选中。因此，第一内部时钟输出单元308可以始终将第一中间时钟CLK_T1作为第一内部时钟CLK_A输出。
第二内部时钟输出单元309可以在相位差检测模式中将第三中间时钟CLK_T3作为第二内部时钟CLK_B输出。第二内部时钟输出单元309可以是多路复用器，并且在其选择节点SN处接收模式信号PDSEN，在其第一输入节点0处接收第二中间时钟CLK_T2，以及在其第二输入节点1处接收第三中间时钟CLK_T3。当模式信号PDSEN被激活至逻辑高电平时，第二内部时钟输出单元309可以将第三中间时钟CLK_T3作为第二内部时钟CLK_B输出。当模式信号PDSEN被去激活至逻辑低时，第二内部时钟输出单元309可以将第二中间时钟CLK_T2作为第二内部时钟CLK_B输出。因此，第二内部时钟输出单元309可以在相位差检测模式中将第三中间时钟CLK_T3作为第二内部时钟CLK_B输出。
因此，时钟分频块300可以在相位差检测模式中将第一中间时钟CLK_T1作为第一内部时钟CLK_A输出，以及将第三中间时钟CLK_T3作为第二内部时钟CLK_B输出。如上所述，当第一内部时钟CLK_A具有源时钟CLK的一半比率时，第一中间时钟CLK_T1和第三中间时钟CLK_T3可以具有与源时钟CLK的上升沿和下降沿之间的相位差相对应的相位差(例如，90°的相位差)。
图4B是图示图4A中所示的时钟分频块300的操作的时序图。图4B示出时钟分频块300在相位差检测模式中的操作。
参见图4B，例如，时钟分频块300可以按照1/2的比率来分频源时钟CLK，并且产生具有180°相位差的第一中间时钟CLK_T1和第二中间时钟CLK_T2。
另外，时钟分频块300可以产生具有90°相位差的第一内部时钟CLK_A和第二内部时钟CLK_B。
图5A是图示图3中所示的选通分频块320的电路图。
参见图5A，选通分频块320可以包括第一内部选通信号发生单元322和第二内部选通信号发生单元324。
第一内部选通信号发生单元322和第二内部选通信号发生单元324可以分别与以上参照图4A和图4B所描述的第一中间时钟发生单元302和第二中间时钟发生单元304相同，除了它们的输入信号和输出信号之外。
第一内部选通信号发生单元322和第二内部选通信号发生单元324可以通过在选通信号STB的上升沿处以预定的比率(例如，1/2)分频选通信号STB来分别产生第一内部选通信号STB_A和第二内部选通信号STB_B。第一内部选通信号发生单元322和第二内部选通信号发生单元324中的第四触发器DFF4和第五触发器DFF5的第一初始值和第二初始值可以彼此不同(在值‘0’和‘1’之中)。例如，第四触发器DFF4可以具有第一初始值‘1’，并且第五触发器DFF5可以具有第二初始值‘0’。
第一内部选通信号STB_A和第二内部选通信号STB_B可以具有选通信号STB的一半频率。另外，由于第四触发器DFF4和第五触发器DFF5的在值‘0’和‘1’之中的不同的第一初始值和第二初始值，所以第一内部选通信号STB_A和第二内部选通信号STB_B可以具有反相的关系，或者可以具有180o的相位差。
图5B是图示图5A中所示的选通分频块的操作的时序图。
从图5B中可以看出，选通信号STB与第一内部选通信号STB_A和第二内部选通信号STB_B之间的关系可以与以上参照图4A和图4B所描述的源时钟CLK与第一中间时钟CLK_T1和第二中间时钟CLK_T2之间的关系类似，除了它们的周期和持续时间之外。
图6是图示图3中所示的相位差检测块340的电路图。
参见图6，第一检测信息发生单元342可以包括：第一相位检测部3422、第二相位检测部3424和第一组合部3426。第二检测信息发生单元344可以包括：第三相位检测部3442、第四相位检测部3444和第二组合部3446。选择信号发生部3462可以包括：第一脉冲发生部分34622、第二脉冲发生部分34624和选择信号输出部分34626。
第一检测信息发生单元342可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑值进行组合来产生第一检测信息SENS_A。
第一相位检测部3422可以是触发器，并且可以响应于第一内部选通信号STB_A的上升沿来将施加至输入节点IN的第一内部时钟CLK_A传送至输出节点OUT。也就是说，第一相位检测部3422确定第一内部时钟CLK_A在第一内部选通信号STB_A的上升沿处具有哪一逻辑电平。
第二相位检测部3424可以是触发器，并且响应于第一内部选通信号STB_A的上升沿来将施加至输入节点IN的第二内部时钟CLK_B传送至输出节点OUT。也就是说，第二相位检测部3424确定第二内部时钟CLK_B在第一内部选通信号STB_A的上升沿处具有哪一逻辑电平。
第一组合部3426可以将第一相位检测部3422的输出结果、和第二相位检测部3424的输出结果组合，并且可以输出第一检测信息SENS_A。换言之，第一组合部3426可以对第一相位检测部3422的输出结果、和第二相位检测部3424的输出结果执行异或操作，并且可以输出第一检测信息SENS_A的逻辑电平。
第二检测信息发生单元344可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的上升沿处检测出的逻辑值进行组合来产生第二检测信息SENS_B。
第二检测信息发生单元344可以采用与如上所述的第一检测信息发生单元342相同的方式来操作。第二检测信息发生单元344可以输出第二检测信息SENS_B的逻辑电平。
检测信息输出单元346可以分别响应于第一内部选通信号STB_A和第二内部选通信号STB_B的激活来交替地将第一检测信息SENS_A和第二检测信息SENS_B输出作为检测结果信息PD。如上所述，第一内部选通信号STB_A和第二内部选通信号STB_B可以通过以预设比率分频选通信号STB来产生，以及第一内部选通信号STB_A和第二内部选通信号STB_B可以被交替地激活，这意味着第一内部选通信号STB_A和第二内部选通信号STB_B的激活持续时间可以不重叠。检测信息输出单元346可以响应于第一内部选通信号STB_A的激活来将第一检测信息SENS_A输出作为检测结果信息PD，以及可以响应于第二内部选通信号STB_B的激活来将第二检测信息SENS_B输出作为检测结果信息PD。
选择信号发生部3462可以产生选择信号SEL，选择信号SEL响应于第一内部选通信号STB_A的上升沿而转变成第一逻辑电平，并且响应于第二内部选通信号STB_B的上升沿而转变成第二逻辑电平。
第一脉冲发生部分34622可以检测第一内部选通信号STB_A的上升沿，并且可以产生在预定的时间DLY内触发的第一脉冲SAP。
第二脉冲发生部分34624可以检测第二内部选通信号STB_B的上升沿，并且可以产生在预定的时间DLY内触发的第二脉冲SBP。
选择信号输出部分34626可以包括SR锁存器SR-LAT，其经由设定输入端子S来接收第一脉冲SAP，并且经由复位输入端子R来接收第二脉冲SBP，以及输出选择信号SEL。选择信号输出部分34626可以输出选择信号SEL，选择信号SEL响应于第一脉冲SAP被设定成第一逻辑电平、而响应于第二脉冲SBP被设定成第二逻辑电平。
输出选择部3464可以在选择信号SEL的第一逻辑电平时段期间将第一检测信息SENS_A作为检测结果信息PD输出，而在选择信号SEL的第二逻辑电平时段期间将第二检测信息SENS_B作为检测结果信息PD输出。
图7是图示图3中所示的相位差检测部的操作的时序图。
图7示出三组时序图，即时钟时序图、选通时序图和相位差检测时序图。时钟时序图和选通时序图分别与参照图4B和图5B所述的时序图相对应。
例如，第一内部时钟CLK_A和第二内部时钟CLK_B可以在相位差检测模式中具有90°的相位差。
例如，选通信号STB可以与源时钟CLK的上升沿同步。因此，第一内部选通信号STB_A和第二内部选通信号STB_B的上升沿也可以与源时钟CLK的上升沿同步。当选通信号STB在源时钟CLK的每第四个周期(4tck)处输入时，第一内部选通信号STB_A的上升沿可以与第一内部时钟CLK_A的上升沿同步，而第二内部选通信号STB_B的上升沿可以与第一内部时钟CLK_A的下降沿同步。
参见图7中所示的相位差检测时序图，相位差检测块340可以根据选择信号SEL来交替地将第一检测信息SENSA和SENS_B输出作为检测结果信息PD。第一检测信息SENS_A可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑电平进行组合来产生。第二检测信息SENS_B可以通过将第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的上升沿处检测出的逻辑电平进行组合来产生。
从图7中可以看出，由于选通信号STB和源时钟CLK的不同周期，所以第一内部时钟CLK_A的在第一内部选通信号STB_A和第二内部选通信号STB_B的上升沿处检测出的逻辑值在值‘0’和‘1’之中彼此不同。图7示出具有与源时钟CLK的周期的奇数倍相对应的周期的选通信号STB。图7示出在源时钟CLK的每第四周期(4tck)处输入、且因而具有与源时钟CLK的周期的3倍相对应的周期的选通信号STB。
例如，在半导体器件200的运算单元中，当选通信号STB超前源时钟CLK源时钟CLK的半个周期(对应于当第一内部时钟CLK_A或者第二内部时钟CLK_B具有源时钟CLK的一半比率时第一内部时钟CLK_A或者第二内部时钟CLK_B的四分之一周期)之内时，在第一内部选通信号STB_A的上升沿处检测出第一内部时钟CLK_A的逻辑值‘0’，而在第二内部选通信号STB_B的上升沿处检测出第一内部时钟CLK_A的逻辑值‘1’。
相反地，在半导体器件200的运算单元中，当选通信号STB滞后源时钟CLK源时钟CLK的半个周期(对应于当第一内部时钟CLK_A或者第二内部时钟CLK_B具有源时钟CLK的一半比率时第一内部时钟CLK_A或者第二内部时钟CLK_B的四分之一周期)之内时，在第一内部选通信号STB_A的上升沿处检测出第一内部时钟CLK_A的逻辑值‘1’，而在第二内部选通信号STB_B的上升沿处检测出第一内部时钟CLK_A的逻辑值‘0’。
是在源时钟CLK和选通信号STB在半导体器件200的运算单元中彼此同步时，可以确定出第一内部时钟CLK_A的在第一内部选通信号STB_A和第二内部选通信号STB_B的上升沿处检测出的逻辑值。第二内部时钟CLK_B的在第一内部选通信号STB_A和第二内部选通信号STB_B的上升沿处检测出的逻辑值可以表示的是源时钟CLK与选通信号STB之间的相位超前/滞后关系。根据本发明的一个示例性实施例，相对于第一内部时钟CLK_A的相位具有90°的相位差的第二内部时钟CLK_B可以给出关于源时钟CLK与选通信号STB之间的相位超前/滞后关系的信息。
这种确定成为可能的原因在于第二内部时钟CLK_B的相位与第一内部时钟CLK_A的相位具有90°的差这一事实。换言之，第一内部时钟CLK_A的上升沿和下降沿分别发生在第二内部时钟CLK_B的逻辑值‘0’和‘1’期间。因此，第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A和第二内部选通信号STB_B的上升沿处检测出的逻辑值的组合可以揭示出在半导体器件200的操作单元中源时钟CLK与选通信号STB之间的同步关系和相位超前/滞后关系。
例如，假设在半导体器件200中的运算单元中，选通信号STB超前或滞后源时钟CLK源时钟CLK的半个周期(对应于当第一内部时钟CLK_A或第二内部时钟CLK_B具有源时钟CLK的一半比率时第一内部时钟CLK_A或第二内部时钟CLK_B的四分之一周期)。即，假设半导体器件200的运算单元中的源时钟CLK与选通信号STB之间的相位差的全范围对应于源时钟CLK的单个周期、或者第一内部时钟CLK_A或第二内部时钟CLK_B的半个周期。
在半导体器件200的运算单元中，当选通信号STB超前源时钟CLK源时钟CLK的半个周期(对应于当第一内部时钟CLK_A或第二内部时钟CLK_B具有源时钟CLK的一半比率时第一内部时钟CLK_A或第二内部时钟CLK_B的四分之一周期)之内时，第一内部时钟CLK_A和第二内部时钟CLK_B二者都可以被检测出在第一内部选通信号STB_A的上升沿处具有值‘0’。第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑值的组合(例如，值‘0’)缘自对第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑值的异或操作的结果，可以揭示出在半导体器件200的运算单元中选通信号STB超前源时钟CLK源时钟CLK的半个周期之内。第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的上升沿处的检测出的逻辑值的组合可以揭示出相同的结果。
相反地，在半导体器件200的运算单元中，当选通信号STB滞后源时钟CLK源时钟CLK的半个周期(对应于当第一内部时钟CLK_A或第二内部时钟CLK_B具有源时钟CLK的一半比率时第一内部时钟CLK_A或第二内部时钟CLK_B的四分之一周期)之内时，第一内部时钟CLK_A和第二内部时钟CLK_B可以被检测出在第一内部选通信号STB_A的上升沿处分别具有值‘1’和‘0’。第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑值的组合(例如，值‘1’)缘自对第一内部时钟CLK_A和第二内部时钟CLK_B的在第一内部选通信号STB_A的上升沿处检测出的逻辑值的异或操作的结果，可以揭示出在半导体器件200的运算单元中选通信号STB滞后源时钟CLK源时钟CLK的半个周期之内。第一内部时钟CLK_A和第二内部时钟CLK_B的在第二内部选通信号STB_B的上升沿处检测出的逻辑值的组合可以揭示出相同的结果。
此外，第一检测信息SENS_A可以表示在第一内部选通信号STB_A的上升沿处或者选通信号STB的第一脉冲处源时钟CLK与选通信号STB的第一脉冲之间的同步关系和相位超前/滞后关系，而第二检测信息SENS_B可以表示在第二内部选通信号STB_B的上升沿处或者选通信号STB的第二脉冲处源时钟CLK与选通信号STB的第二脉冲之间的同步关系和相位超前/滞后关系。因此，第一检测信息SENS_A和第二检测信息SENS_B可以被交替地输出作为检测结果信息PD，以示出源时钟CLK与选通信号STB的每个脉冲之间的同步关系和相位超前/滞后关系。
为此，选择信号SEL可以响应于第一内部选通信号STB_A的上升沿而被激活至逻辑高，而响应于第二内部选通信号STB_B的上升沿被去激活至逻辑低。第一检测信息SENS_A可以在选择信号SEL的激活期间被输出作为检测结果信息PD，而第二检测信息SENS_B可以在选择信号SEL的去激活期间被输出作为检测结果信息PD。
如上所述，根据本发明的示例性实施例，通过具有90°相位差的第一内部时钟CLK_A和第二内部时钟CLK_B、和具有180°相位差的第一内部选通信号STB_A和第二内部选通信号STB_B，相位差检测可以不利用边沿检测、而利用目标信号的值采样来被执行，由此可以改善相位差检测的可靠性和稳定性。此外，可以获得目标信号之间的精确相位比较，而与目标信号的相位失真无关。
尽管已经出于说明性的目的描述了本发明的各种实施例，但是对于本领域的技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
例如，在上述实施例中示例出的逻辑门和晶体管的位置和类型可以根据输入至其的信号的极性来不同地实现。
尽管已经描述了时钟分频块300可以仅产生第一内部时钟CLK_A和第二内部时钟CLK_B，但是这也仅是一个实例。其它可能情况包括如下的配置：时钟分频块300分频源时钟CLK，并且可以采用根据操作时段两个产生的时钟CLK_A和CLK_B被设定成具有允许激活时段彼此重叠的第一相位差或具有允许激活时段彼此不重叠的第二相位差的方式来产生不止两个时钟。例如，可以进行延伸配置：时钟分频块300以1/4的比率来分频源时钟CLK，并且可以采用如下的方式来产生第一内部时钟至第四内部时钟(未示出)：根据操作时段，在第一内部时钟至第四内部时钟之中，第一内部时钟和第三内部时钟被设定成具有允许激活时段彼此重叠的90°的相位差，、或者不允许激活时段彼此重叠的180°的相位差。然后根据操作时段，第二内部时钟和第四内部时钟可以被设定成具有90°的相位差，允许激活时段彼此重叠，或者180°的相位差，不允许激活时段彼此重叠。
类似地，尽管已经描述了选通分频块320可以仅产生第一内部选通信号STB_A和第二内部选通信号STB_B，但是这也仅是一个实例。其它可能的实施例包括如下的配置：选通分频块320分频选通信号STB，并且可以采用两个产生的信号STB_A和STB_B被设定成具有允许激活时段不彼此重叠的第二相位差的方式来产生不止两个内部选通信号。例如，选通分频块320以1/4的比率来分频选通信号STB，并且可以采用如下的方式来产生第一内部选通信号至第四内部选通信号(未示出)：在第一内部选通信号至第四内部选通信号之中，第一内部选通信号和第三内部选通信号被设定成具有180o的相位差，而不允许激活时段彼此重叠，以及第二内部选通信号和第四内部选通信号被设定成具有180o的相位，而不允许激活时段彼此重叠。
如上所述，第一相位差意味着激活时段被设定成彼此重叠，以及第二相位差意味着激活时段不被设定成彼此重叠。由于这个事实，在本发明的上述实施例中，第一相位差被示例为90°的相位差，以及第二相位差被示例为180°的相位差。这也仅是一个示例，并且其它的实施例包括如下的配置：允许两个相应的信号的激活时段彼此重叠的全部的相位差被设定成第一相位差，允许两个相应的信号的激活时段不彼此重叠的全部的相位差被设定成第二相位差。
另一方面，根据输入选通信号STB的方式，第一内部选通信号STB_A的上升沿和第二内部选通信号STB_B的上升沿都可以与第一内部时钟CLK_A的上升沿同步地输入，并且第一内部选通信号STB_A的上升沿和第二内部选通信号STB_B的上升沿都可以与第一内部时钟CLK_A的下降沿同步地输入。此外，第一内部选通信号STB_A的上升沿可以与第一内部时钟CLK_A的下降沿同步地输入，以及第二内部选通信号STB_B的上升沿可以与第一内部时钟CLK_A的上升沿同步地输入。即，如果选通信号STB的上升沿与源时钟CLK的上升沿同步地输入，则不可能提前获知第一内部时钟CLK_A和第二内部时钟CLK_B以及第一内部选通信号STB_A和第二内部选通信号STB_B哪种类型要被产生。尽管在附图中已经示出，第一内部时钟CLK_A和第二内部时钟CLK_B采用第一内部时钟CLK_A的上升沿与源时钟CLK的上升沿同步、并且第二内部时钟CLK_B的上升沿与源时钟CLK的下降沿同步的方式来产生，但是这仅是一个实例，并且可以预见若干形式的相反情况。当然，如果第一内部时钟CLK_A和第二内部时钟CLK_B根据相反的情况来产生，则第一内部时钟CLK_A和第二内部时钟CLK_B的功能将相反。
尽管在实施例中已经描述了利用异或操作来将在第一内部选通信号STB_A的上升沿处或者第二内部选通信号STB_B的上升沿处检测出的第一内部时钟CLK_A的值和第二内部时钟CLK_B组合，但是应当注意的是，这仅是一个实例，并且可以根据设计者的选择来使用其它的方法。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
时钟分频块，其适于：以预设比率将源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；
选通分频块，其适于：以所述预设比率将选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及
相位差检测块，其适于产生并且交替地输出第一检测信息和第二检测信息作为检测结果信息，
其中，所述第一检测信息表示第一内部时钟和第二内部时钟的在所述第一内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述第二检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处检测出的逻辑值的组合。
技术方案2.如技术方案1所述的半导体器件，其中，所述第一内部时钟和所述第二内部时钟的激活时段彼此重叠。
技术方案3.如技术方案2所述的半导体器件，
其中，所述第一相位差是90°，以及
所述第二相位差是180°。
技术方案4.如技术方案2所述的半导体器件，其中，所述预设比率是所述源时钟的一半比率。
技术方案5.如技术方案1所述的半导体器件，其中，所述相位差检测块包括：
第一检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第一检测信息；
第二检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第二检测信息；以及
检测信息输出单元，其适于交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息。
技术方案6.如技术方案5所述的半导体器件，其中，所述第一内部选通信号和所述第二内部选通信号交替激活，以及
所述检测信息输出单元响应于所述第一内部选通信号和所述第二内部选通信号的交替激活来交替地输出所述第一检测信息和所述第二检测信息。
技术方案7.如技术方案5所述的半导体器件，其中，所述检测信息输出单元包括：
选择信号发生部，其适于产生选择信号，所述选择信号响应于所述第一内部选通信号和所述第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及
输出选择部，其适于根据所述选择信号的逻辑电平来交替地输出所述第一检测信息和所述第二检测信息。
技术方案8.一种半导体系统，包括：
半导体控制器，其适于输出源时钟和选通信号；以及
半导体器件，其适于：接收所述源时钟和所述选通信号，以及产生表示接收到的源时钟与接收到的选通信号之间的超前/滞后关系的检测结果信息、并将所述检测结果信息输出至所述半导体控制器，
其中，所述半导体器件包括：
时钟分频块，其适于：以预设比率将接收到的源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；
选通分频块，其适于：以预设比率将接收到的选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及
相位差检测块，其适于：产生第一检测信息和第二检测信息，并且交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息，
其中，所述第一检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述第二检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述半导体控制器根据所述检测结果信息来调整所述源时钟或者所述选通信号的相位。
技术方案9.如技术方案8所述的半导体系统，其中，所述第一内部时钟和所述第二内部时钟的激活时段彼此重叠。
技术方案10.如技术方案9所述的半导体系统，
其中，所述第一相位差是90°，以及
所述第二相位差是180°。
技术方案11.如技术方案9所述的半导体系统，其中，所述预设比率是所述接收到的源时钟的一半比率。
技术方案12.如技术方案8所述的半导体系统，其中，所述相位差检测块包括：
第一检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第一检测信息；
第二检测信息发生单元，其适于：通过检测所述第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第二检测信息；以及
检测信息输出单元，其适于交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息。
技术方案13.如技术方案12所述的半导体系统，
其中，所述第一内部选通信号和所述第二内部选通信号交替激活，以及
所述检测信息输出单元响应于所述第一内部选通信号和所述第二内部选通信号的交替激活来交替地输出所述第一检测信息和所述第二检测信息。
技术方案14.如技术方案12所述的半导体系统，其中，所述检测信息输出单元包括：
选择信号发生部，其适于产生选择信号，所述选择信号响应于所述第一内部选通信号和所述第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及
输出选择部，其适于根据所述选择信号的逻辑电平来交替地输出所述第一检测信息和所述第二检测信息。

Claims (14)

1.一种半导体器件，包括：
时钟分频块，其适于：以预设比率将源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；
选通分频块，其适于：以所述预设比率将选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及
相位差检测块，其适于产生并且交替地输出第一检测信息和第二检测信息作为检测结果信息，
其中，所述第一检测信息表示第一内部时钟和第二内部时钟的在所述第一内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述第二检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处检测出的逻辑值的组合。
2.如权利要求1所述的半导体器件，其中，所述第一内部时钟和所述第二内部时钟的激活时段彼此重叠。
3.如权利要求2所述的半导体器件，
其中，所述第一相位差是90°，以及
所述第二相位差是180°。
4.如权利要求2所述的半导体器件，其中，所述预设比率是所述源时钟的一半比率。
5.如权利要求1所述的半导体器件，其中，所述相位差检测块包括：
第一检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第一检测信息；
第二检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第二检测信息；以及
检测信息输出单元，其适于交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息。
6.如权利要求5所述的半导体器件，其中，所述第一内部选通信号和所述第二内部选通信号交替激活，以及
所述检测信息输出单元响应于所述第一内部选通信号和所述第二内部选通信号的交替激活来交替地输出所述第一检测信息和所述第二检测信息。
7.如权利要求5所述的半导体器件，其中，所述检测信息输出单元包括：
选择信号发生部，其适于产生选择信号，所述选择信号响应于所述第一内部选通信号和所述第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及
输出选择部，其适于根据所述选择信号的逻辑电平来交替地输出所述第一检测信息和所述第二检测信息。
8.一种半导体系统，包括：
半导体控制器，其适于输出源时钟和选通信号；以及
半导体器件，其适于：接收所述源时钟和所述选通信号，以及产生表示接收到的源时钟与接收到的选通信号之间的超前/滞后关系的检测结果信息、并将所述检测结果信息输出至所述半导体控制器，
其中，所述半导体器件包括：
时钟分频块，其适于：以预设比率将接收到的源时钟的频率分频，并且产生彼此具有第一相位差的第一内部时钟和第二内部时钟；
选通分频块，其适于：以预设比率将接收到的选通信号的频率分频，并且产生彼此具有第二相位差的第一内部选通信号和第二内部选通信号；以及
相位差检测块，其适于：产生第一检测信息和第二检测信息，并且交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息，
其中，所述第一检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述第二检测信息表示所述第一内部时钟和所述第二内部时钟的在所述第二内部选通信号的边沿处检测出的逻辑值的组合，以及
其中，所述半导体控制器根据所述检测结果信息来调整所述源时钟或者所述选通信号的相位。
9.如权利要求8所述的半导体系统，其中，所述第一内部时钟和所述第二内部时钟的激活时段彼此重叠。
10.如权利要求9所述的半导体系统，
其中，所述第一相位差是90°，以及
所述第二相位差是180°。
11.如权利要求9所述的半导体系统，其中，所述预设比率是所述接收到的源时钟的一半比率。
12.如权利要求8所述的半导体系统，其中，所述相位差检测块包括：
第一检测信息发生单元，其适于：通过检测所述第一内部时钟和所述第二内部时钟的在所述第一内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第一检测信息；
第二检测信息发生单元，其适于：通过检测所述第一内部时钟和第二内部时钟的在第二内部选通信号的边沿处的逻辑值、并且经由异或操作组合检测出的逻辑值来产生所述第二检测信息；以及
检测信息输出单元，其适于交替地将所述第一检测信息和所述第二检测信息输出作为所述检测结果信息。
13.如权利要求12所述的半导体系统，
其中，所述第一内部选通信号和所述第二内部选通信号交替激活，以及
所述检测信息输出单元响应于所述第一内部选通信号和所述第二内部选通信号的交替激活来交替地输出所述第一检测信息和所述第二检测信息。
14.如权利要求12所述的半导体系统，其中，所述检测信息输出单元包括：
选择信号发生部，其适于产生选择信号，所述选择信号响应于所述第一内部选通信号和所述第二内部选通信号的交替激活而在第一逻辑电平和第二逻辑电平之间触发；以及
输出选择部，其适于根据所述选择信号的逻辑电平来交替地输出所述第一检测信息和所述第二检测信息。
CN201510019168.1A 2014-03-05 2015-01-14 半导体器件和包括半导体器件的半导体系统 Active CN104901673B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140025959A KR102163431B1 (ko) 2014-03-05 2014-03-05 반도체 장치 및 그를 포함하는 반도체 시스템
KR10-2014-0025959 2014-03-05

Publications (2)

Publication Number Publication Date
CN104901673A CN104901673A (zh) 2015-09-09
CN104901673B true CN104901673B (zh) 2018-11-02

Family

ID=54018452

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510019168.1A Active CN104901673B (zh) 2014-03-05 2015-01-14 半导体器件和包括半导体器件的半导体系统

Country Status (4)

Country Link
US (1) US9191010B2 (zh)
KR (1) KR102163431B1 (zh)
CN (1) CN104901673B (zh)
TW (1) TWI635294B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102256556B1 (ko) * 2014-03-05 2021-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR20170083920A (ko) * 2016-01-11 2017-07-19 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
GB201603589D0 (en) * 2016-03-01 2016-04-13 Surecore Ltd Memory unit
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법
TWI637186B (zh) * 2017-03-28 2018-10-01 奇景光電股份有限公司 異常時脈偵測方法及其電路
KR20190020390A (ko) * 2017-08-21 2019-03-04 에스케이하이닉스 주식회사 반도체장치
KR20190043875A (ko) * 2017-10-19 2019-04-29 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 시스템
KR20190121121A (ko) * 2018-04-17 2019-10-25 에스케이하이닉스 주식회사 반도체장치
CN108809277B (zh) * 2018-06-25 2021-09-24 中国人民解放军火箭军工程大学 一种脉冲信号发生装置
KR20200119669A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206953A (zh) * 1997-04-25 1999-02-03 松下电器产业株式会社 减小时钟信号和数据信号间失真的集成电路、系统和方法
CN101154434A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 半导体存储器件及其操作方法
CN103258561A (zh) * 2012-02-20 2013-08-21 爱思开海力士有限公司 半导体装置的数据输出定时控制电路
CN103780265A (zh) * 2012-10-24 2014-05-07 爱思开海力士有限公司 解串器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434568B2 (ja) * 2002-11-14 2010-03-17 株式会社ルネサステクノロジ 半導体記憶装置
US7319345B2 (en) * 2004-05-18 2008-01-15 Rambus Inc. Wide-range multi-phase clock generator
US7209396B2 (en) * 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices
US7177208B2 (en) * 2005-03-11 2007-02-13 Micron Technology, Inc. Circuit and method for operating a delay-lock loop in a power saving manner
JP4798610B2 (ja) * 2006-01-13 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
TWI302320B (en) * 2006-09-07 2008-10-21 Nanya Technology Corp Phase detection method, memory control method, and related device
KR100871641B1 (ko) * 2007-03-31 2008-12-02 주식회사 하이닉스반도체 데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자
KR101499176B1 (ko) 2008-04-08 2015-03-06 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 그 장치
KR101858471B1 (ko) * 2011-12-22 2018-05-17 에스케이하이닉스 주식회사 지연고정루프
KR101994243B1 (ko) * 2012-06-27 2019-06-28 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 반도체 장치
KR102087235B1 (ko) * 2013-09-24 2020-03-11 에스케이하이닉스 주식회사 위상 감지 장치 및 위상 감지 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206953A (zh) * 1997-04-25 1999-02-03 松下电器产业株式会社 减小时钟信号和数据信号间失真的集成电路、系统和方法
CN101154434A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 半导体存储器件及其操作方法
CN103258561A (zh) * 2012-02-20 2013-08-21 爱思开海力士有限公司 半导体装置的数据输出定时控制电路
CN103780265A (zh) * 2012-10-24 2014-05-07 爱思开海力士有限公司 解串器

Also Published As

Publication number Publication date
US9191010B2 (en) 2015-11-17
US20150256183A1 (en) 2015-09-10
TW201534941A (zh) 2015-09-16
KR102163431B1 (ko) 2020-10-08
TWI635294B (zh) 2018-09-11
KR20150104341A (ko) 2015-09-15
CN104901673A (zh) 2015-09-09

Similar Documents

Publication Publication Date Title
CN104901673B (zh) 半导体器件和包括半导体器件的半导体系统
US9264049B2 (en) Synchronous on-chip clock controllers
US7710801B2 (en) Circuitry and method for an at-speed scan test
CN106537783B (zh) 时钟同步
KR101069710B1 (ko) 반도체 장치 및 이의 칩 선택방법
US9000807B2 (en) On-chip probe circuit for detecting faults in an FPGA
US20150355278A1 (en) Scan-based mcm interconnect testing
US9478268B2 (en) Distributed clock synchronization
TW201531723A (zh) 用於減少接腳邏輯掃描之系統與方法
US20120166860A1 (en) Sequential on-chip clock controller with dynamic bypass for multi-clock domain testing
US9584136B1 (en) Method and apparatus for synchronization
US20150323594A1 (en) Monitoring on-chip clock control during integrated circuit testing
US8775693B2 (en) SD/SDIO host controller
CN109508066A (zh) 相位对齐
US7210052B2 (en) Method and system for synchronizing all clock sources of semiconductor devices
US8829957B1 (en) Method of distributing a clock signal, a clock distributing system and an electronic system comprising a clock distributing system
US10520547B2 (en) Transition scan coverage for cross clock domain logic
US9448283B2 (en) Circuit arrangement for logic built-in self-test of a semiconductor device and a method of operating such circuit arrangement
CN104901675B (zh) 半导体装置、含该装置的半导体系统和操作该装置的方法
US8937494B1 (en) Method and apparatus for detecting rising and falling transitions of internal signals of an integrated circuit
KR102629183B1 (ko) 테스트 장치
US8963596B2 (en) Delay locked loop and data reception of a semiconductor apparatus
US7759980B2 (en) Circular edge detector for measuring timing of data signals
KR100890388B1 (ko) 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템
KR102488584B1 (ko) 다양한 주파수의 클럭 신호들을 수신하는 반도체 장치 및 이를 포함하는 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant