CN103780265A - 解串器 - Google Patents

Abstract

本发明提供了一种解串器。所述解串器包括数据对准器、选择信号发生器以及选择输出单元。数据对准器被配置成响应于相互具有不同相位的内部时钟信号而将数据对准以产生高对准数据和低对准数据。选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位以产生选择信号。相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲。选择输出单元被配置成响应于选择信号而输出高对准数据或低对准数据作为选中对准数据。

Description

解串器

相关申请的交叉引用

本申请要求2012年10月24日向韩国知识产权局提交的申请号为10-2012-0118497、10-2012-0118498的韩国专利申请的优先权和2012年11月29日向韩国知识产权局提交的申请号为10-2012-0137369的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及半导体电路，更具体而言，涉及解串器。

背景技术

随着半导体系统被开发成以高速操作，对构成每个半导体系统的半导体芯片之间的高数据传输速率（或高带宽的数据通信）的需求逐渐增加。响应于这种需求，已经提出了各种预取方案（pre-fetch scheme）。预取方案可以与锁存串行输入的数据以及并行地输出锁存数据的设计技术相对应。为了获得并行的数据，在半导体芯片中产生具有不同相位的时钟信号（例如，多相位时钟信号），并且使用多相位时钟信号来输入或输出数据。

发明内容

实施例针对解串器。

根据各种实施例，一种解串器包括数据对准器，选择信号发生器以及选择输出单元。数据对准器被配置成响应于相互具有不同相位的内部时钟信号而将数据对准，以产生高对准数据和低对准数据。选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位以产生选择信号。相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲。选择输出单元被配置成响应于选择信号而输出高对准数据或低对准数据作为选中对准数据。

根据其他的实施例，一种解串器包括：内部时钟发生器，所述内部时钟发生器被配置成将数据选通信号和互补数据选通信号分频以产生内部时钟信号；数据对准器，所述数据对准器被配置成响应于内部时钟信号而将数据对准以产生高对准数据和低对准数据；相位检测信号发生器，所述相位检测信号发生器被配置成产生相位检测信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位，以产生选择信号；以及选择输出单元，所述选择输出单元被配置成响应于选择信号而输出高对准数据或低对准数据作为选中对准数据。

根据其他的实施例，一种解串器包括：选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间而产生的脉冲；时钟相位控制器，所述时钟相位控制器被配置成响应于选择信号而输出内部时钟信号或内部时钟信号的反相信号作为转换时钟信号；以及数据对准器，所述数据对准器被配置成响应于转换时钟信号而将数据对准以产生对准数据。

根据其他的实施例，一种解串器包括：内部时钟发生器，所述内部时钟发生器被配置成将数据选通信号和互补数据选通信号分频以产生内部时钟信号；相位检测信号发生器，所述相位检测信号发生器被配置成产生相位检测信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间而产生的脉冲；选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位，以产生选择信号；时钟相位控制器，所述时钟相位控制器被配置成响应于选择信号而输出内部时钟或内部时钟的反相信号作为转换时钟信号；以及数据对准器，所述数据对准器被配置成响应于转换时钟信号而将数据对准以产生对准数据。

根据其他的实施例，一种解串器包括：选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号来检测内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间而产生的第一脉冲；第一选择器，所述第一选择器被配置成响应于选择信号而输出第一对准数据组或第二对准数据组作为第一选中对准数据组；以及第二选择器，所述第二选择器被配置成响应于选择信号而输出第一对准数据组或第二对准数据组作为第二选中对准数据组。

根据其他的实施例，一种解串器包括：相位控制器、数据选择器以及内部数据发生器。相位控制器被配置成产生相位检测信号、第一数据输入时钟信号和第二数据输入时钟信号，相位检测信号、第一数据输入时钟信号和第二数据输入时钟信号包括根据写入命令信号和写入潜伏时间而产生的第一脉冲、第二脉冲以及第三脉冲中的相应脉冲。数据选择器被配置成响应于选择信号而输出第一对准数据组或第二对准数据组作为第一选中对准数据组，以及响应于选择信号而输出第一对准数据组或第二对准数据组作为第二选中对准数据组。选择信号是通过响应于相位检测信号而检测第一内部时钟信号至第四内部时钟信号中的一个的相位来产生的。内部数据发生器被配置成响应于第一数据输入时钟信号而锁存第一选中对准数据组以产生第一内部数据组，以及被配置成响应于第二数据输入时钟信号而锁存第二选中对准数据组以产生第二内部数据组。

根据其他的实施例，一种解串的方法包括以下步骤：响应于相互具有不同相位的内部时钟信号而将数据对准，以用于产生高对准数据和低对准数据；响应于相位检测信号而检测第一内部时钟信号至第四内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；以及响应于选择信号而输出高对准数据或低对准数据作为选中对准数据。

附图说明

结合附图和所附详细描述，本发明构思的实施例将变得更加清楚，其中：

图1是说明根据一个实施例的解串器的配置的框图；

图2是说明图1的解串器中包括的数据对准器的框图；

图3和图4是说明图1中所示的解串器的操作的时序图；

图5是说明根据一个实施例的解串器的配置的框图；

图6是说明图5的解串器中包括的数据对准器的框图；

图7和图8是说明图5中所示的解串器的操作的时序图；

图9是说明根据一个实施例的解串器的配置的框图；

图10是说明图9的解串器中包括的数据对准器的配置的框图；

图11是说明图9的解串器中包括的数据选择器的配置的框图；以及

图12和图13是说明图9中所示的解串器的操作的时序图。

具体实施方式

在下文中将参照附图更全面地描述本发明构思的各种实施例。然而，本文描述的各种实施例仅出于说明的目的，不意在限制本发明构思的范围。

图1是说明根据各种实施例的解串器的配置的框图。

如图1中所示，根据各种实施例的解串器可以被配置成包括：内部时钟发生器1、数据对准器2、相位检测信号发生器3、选择信号发生器4以及选择输出单元5。

内部时钟发生器1可以将数据选通信号DQS和互补数据选通信号DQSB分频以产生第一内部时钟信号IDQS、第二内部时钟信号QDQS、第三内部时钟信号IDQSB以及第四内部时钟信号QDQSB。内部时钟发生器1可以被配置成包括分频器。因此，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成周期（例如，周期时间）是数据选通信号DQS和互补数据选通信号DQSB的两倍。第一内部时钟信号IDQS可以领先于第二内部时钟信号QDQS90度的相位，第二内部时钟信号QDQS可以领先于第三内部时钟信号IDQSB90度的相位，第三内部时钟信号IDQSB可以领先于第四内部时钟信号QDQSB90度的相位。

数据对准器2可以响应于第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB而将数据DIN对准，以产生第一高对准数据至第八高对准数据ALIGNA<1:8>和第一低对准数据至第八低对准数据ALIGNB<1:8>。当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位为正常时，第一高对准数据至第八高对准数据ALIGNA<1:8>可以被正确地对准。相反地，当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位为反相时，第一低对准数据至第八低对准数据ALIGNB<1:8>可以被正确地对准。随后将参照图2对数据对准器2的配置和操作进行详细描述。

相位检测信号发生器3可以接收写入命令信号WT和写入潜伏时间信号WLS，以在从写入信号WT输入的时间点起经过写入潜伏时间WL（图3和图4的WL）和与时钟信号CLK的周期的“N”倍（其中，“N”表示正整数）相对应的预定时间之后产生相位检测信号IWT_PD。根据本实施例，为了感测或检测第二内部时钟信号QDQS的相位，可以在从写入命令信号WT施加到相位检测信号发生器3的时间点起经过写入潜伏时间WL和时钟信号CLK的周期的两倍之后产生相位检测信号IWT_PD。在各种实施例中，可以产生相位检测信号IWT_PD以感测或检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位中的一个。

选择信号发生器4可以响应于相位检测信号IWT_PD以检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB中的一个以产生选择信号SEL。在本实施例中，选择信号SEL的逻辑电平可以根据在相位检测信号IWT_PD产生的时间点第二内部时钟信号QDQS的相位来确定。即，当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“高”电平时，选择信号SEL可以被产生成具有逻辑“高”电平，而当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“低”电平时，选择信号SEL可以被产生成具有逻辑“低”电平。

选择输出单元5可以根据选择信号SEL的逻辑电平而输出第一高对准数据至第八高对准数据ALIGNA<1:8>或者第一低对准数据至第八低对准数据ALIGNB<1:8>作为第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>。在本实施例中，当选择信号SEL具有逻辑“高”电平时，选择输出单元5可以输出第一高对准数据至第八高对准数据ALIGNA<1:8>作为第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>，而当选择信号SEL具有逻辑“低”电平时，选择输出单元5可以输出第一低对准数据至第八低对准数据ALIGNB<1:8>作为第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>。

图2是说明图1的解串器中包括的数据对准器2的配置的框图。

如图2中所示，数据对准器2可以被配置成包括数据缓冲器21、第一对准器22以及第二对准器23。数据缓冲器21可以被配置成包括第一缓冲器211、第二缓冲器212、第三缓冲器213以及第四缓冲器214。第一对准器22可以被配置成包括第一锁存部221、第二锁存部222、第三锁存部223、第四锁存部224、第五锁存部225、第六锁存部226、第七锁存部227以及第八锁存部228。第二对准器23可以被配置成包括第九锁存部231、第十锁存部232、第十一锁存部233、第十二锁存部234、第十三锁存部235、第十四锁存部236、第十五锁存部237以及第十六锁存部238。

第一缓冲器211可以与第一内部时钟信号IDQS的上升沿同步地缓冲数据DIN以输出第一缓冲数据BD<1>。第二缓冲器212可以与第二内部时钟信号QDQS的上升沿同步地缓冲数据DIN以输出第二缓冲数据BD<2>。第三缓冲器213可以与第三内部时钟信号IDQSB的上升沿同步地缓冲数据DIN以输出第三缓冲数据BD<3>。第四缓冲器214可以与第四内部时钟信号QDQSB的上升沿同步地缓冲数据DIN以输出第四缓冲数据BD<4>。第一缓冲器至第四缓冲器211、212、213以及214中的每个可以被实现成包括触发器。因而，第一缓冲器至第四缓冲器211、212、213以及214中的每个可以锁存并缓冲其输入数据，以及可以输出被锁存和缓冲的输入数据。

第一锁存部221可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第一缓冲数据BD<1>。第二锁存部222可以与第三内部时钟信号IDQSB的上升沿同步地锁存并输出第二缓冲数据BD<2>。第三锁存部223可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第三缓冲数据BD<3>。第四锁存部224可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第二锁存部222的输出信号。第五锁存部225可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第一锁存部221的输出信号。第六锁存部226可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第四锁存部224的输出信号。第七锁存部227可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第三锁存部223的输出信号。第八锁存部228可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第四缓冲数据BD<4>。第一锁存部至第八锁存部221、222、223、224、225、226、227以及228中的每个可以被实现成包括触发器。因而，第一锁存部至第八锁存部221、222、223、224、225、226、227以及228中的每个可以锁存并缓冲其输入数据，以及可以输出被锁存和缓冲的输入数据。

第一锁存部221的输出信号可以与第五高对准数据ALIGNA<5>相对应，第五锁存部225的输出信号可以与第一高对准数据ALIGNA<1>相对应。另外，第四锁存部224的输出信号可以与第六高对准数据ALIGNA<6>相对应，第六锁存部226的输出信号可以与第二高对准数据ALIGNA<2>相对应。此外，第三锁存部223的输出信号可以与第七高对准数据ALIGNA<7>相对应，第七锁存部227的输出信号可以与第三高对准数据ALIGNA<3>相对应。此外，第四缓冲数据BD<4>可以与第八高对准数据ALIGNA<8>相对应，第八锁存部228的输出信号可以与第四高对准数据ALIGNA<4>相对应。

第九锁存部231可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第三缓冲数据BD<3>。第十锁存部232可以与第一内部时钟信号IDQS的上升沿同步地锁存并输出第四缓冲数据BD<4>。第十一锁存部233可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第一缓冲数据BD<1>。第十二锁存部234可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第十锁存部232的输出信号。第十三锁存部235可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第九锁存部231的输出信号。第十四锁存部236可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第十二锁存部234的输出信号。第十五锁存部237可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第十一锁存部233的输出信号。第十六锁存部238可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第二缓冲数据BD<2>。第九锁存部至第十六锁存部231、232、233、234、235、236、237以及238中的每个可以被实现成包括触发器。因而，第九锁存部至第十六锁存部231、232、233、234、235、236、237以及238中的每个可以锁存并缓冲其输入数据，以及可以输出被锁存和缓冲的输入数据。

第九锁存部231的输出信号可以与第五低对准数据ALIGNB<5>相对应，第十三锁存部235的输出信号可以与第一低对准数据ALIGNB<1>相对应。另外，第十二锁存部234的输出信号可以与第六低对准数据ALIGNB<6>相对应，第十四锁存部236的输出信号可以与第二低对准数据ALIGNB<2>相对应。此外，第十一锁存部233的输出信号可以与第七低对准数据ALIGNB<7>相对应，第十五锁存部237的输出信号可以与第三低对准数据ALIGNB<3>相对应。此外，第二缓冲数据BD<2>可以与第八低对准数据ALIGNB<8>相对应，第十六锁存部238的输出信号可以与第四低对准数据ALIGNB<4>相对应。

当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位在数据DIN输入的时间点为正常时，数据对准器2可以经由第一对准器22来顺序地锁存并对准第一缓冲数据BD<1>、第二缓冲数据BD<2>、第三缓冲数据BD<3>以及第四缓冲数据BD<4>以产生第一高对准数据至第八高对准数据ALIGNA<1:8>。可替选地，当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位在数据DIN输入的时间点为反相时，数据对准器2可以经由第二对准器23来顺序地锁存并对准第三缓冲数据BD<3>、第四缓冲数据BD<4>、第一缓冲数据BD<1>以及第二缓冲数据BD<2>以产生第一低对准数据至第八低对准数据ALIGNB<1:8>。

在下文中将参照图3和图4来更全面地描述前述解串器的操作。将分别描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位时解串器的操作以及当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位时解串器的操作。在本实施例中，出于解释简单和方便的目的，假设写入潜伏时间WL被设定成“2”，前导时间tWPRE（例如，时间“tDQSS”）被设定成“1tCK”。前导时间tWPRE可以被定义成写入潜伏时间WL终止的时间点至数据DIN输入的时间点的时期。尽管在本实施例中前导时间tWPRE即时间“tDQSS”被设定成具有时钟信号CLK的单个周期时间（tCK或1tCK），但是在其他的实施例中前导时间tWPRE可以被设定成具有“tDQSS+正整数×tCK”。

现在，将在下文中参照图3来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位时解串器的操作。

如果写入命令信号WT在时间点t11输入，则数据DIN可以在从时间点t11起经过写入潜伏时间WL和时间tDQSS的时间点t13被输入到数据对准器2，并且相位检测信号IWT_PD可以在从写入潜伏时间WL终止的时间点t12起经过时间2tCK（例如，时钟信号CLK的两个周期时间）的时间点t15产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以从自时间点t12起经过时间tDQSS的时间点t13正常地产生。即，第一内部时钟信号IDQS可以被产生成在时间点t13之后具有预定的周期时间，第二内部时钟信号QDQS可以被产生成在从时间点t13延迟了90度相位的时间点t14之后具有预定的周期时间。另外，第三内部时钟信号IDQSB可以被产生成在从时间点t14延迟了90度相位的时间点t15之后具有预定的周期时间，第四内部时钟信号QDQSB可以被产生成从时间点t15延迟了90度相位的时间点t16之后具有预定的周期时间。

如图3所示，第二内部时钟信号QDQS可以在与相位检测信号IWT_PD的上升沿相对应的时间点t15具有逻辑“高”电平。因而，选择信号SEL可以被产生成从时间点t15起具有逻辑“高”电平。结果，选择输出单元5可以选择第一高对准数据至第八高对准数据ALIGNA<1:8>和第一低对准数据至第八低对准数据ALIGNB<1:8>中的第一高对准数据至第八高对准数据ALIGNA<1:8>，由此输出第一高对准数据至第八高对准数据ALIGNA<1:8>作为第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>。如图3中所示，第一高对准数据至第八高对准数据ALIGNA<1:8>可以与经由第一对准器（图2中的22）顺序地锁存并且并行地对准第一缓冲数据至第四缓冲数据BD<1:4>的信号相对应。在图3中，附图标记t17、t18、t19、t20、t21、t22、t23以及t24分别表示从时间点t16起顺序地延迟了时钟信号CLK的半个周期的时间点。

在下文中将参照图4来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位时解串器的操作。

如果写入命令信号WT在时间点t31输入，则数据DIN可以在从时间点t31起经过写入潜伏时间WL和时间tDQSS的时间点t33输入到数据对准器2，并且相位检测信号IWT_PD可以在从写入潜伏时间WL终止的时间点t32起经过时间2tCK（例如，时钟信号CLK的两个周期时间）的时间点t35产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成从写入潜伏时间WL终止的时间点t32起具有反相的相位。即，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被顺序地产生成从时间点t32起具有反相的相位。具体地，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB与图3中所示的第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB相比可以被移位了180度的相位。

如图4中所示，第二内部时钟信号QDQS可以在与相位检测信号IWT_PD的上升沿相对应的时间点t35具有逻辑“低”电平。因而，选择输出单元5可以选择第一高对准数据至第八高对准数据ALIGNA<1:8>和第一低对准数据至第八低对准数据ALIGNB<1:8>中的第一低对准数据至第八低对准数据ALIGNB<1:8>，由此输出第一低对准数据至第八低对准数据ALIGNB<1:8>作为第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>。如图4中所示，第一低对准数据至第八低对准数据ALIGNB<1:8>可以与经由第二对准器（图2中的23）顺序地锁存并且并行地对准第三缓冲数据BD<3>、第四缓冲数据BD<4>、第一缓冲数据BD<1>以及第二缓冲数据BD<2>的信号相对应。

如上所述，无论是内部时钟信号被产生成具有正常的相位时还是内部时钟信号被产生成具有反相的相位时，根据本实施例的解串器都可以将串行输入的数据对准，并且可以检测在某一时间点内部时钟信号中的一个的相位，以选择性地输出特定组的对准数据。因此，即使内部时钟信号被产生成具有反相的相位，也可以没有错误地对准输入数据。

图5是说明根据各种其他的实施例的解串器的配置的框图。

如图5中所示，根据一个实施例的解串器可以被配置成包括：内部时钟发生器6、时钟相位控制器7、相位检测信号发生器8、选择信号发生器9以及数据对准器10。

内部时钟发生器6可以将数据选通信号DQS和互补数据选通信号DQSB分频以产生第一内部时钟信号IDQS、第二内部时钟信号QDQS、第三内部时钟信号IDQSB以及第四内部时钟信号QDQSB。内部时钟发生器6可以被配置成包括分频器。因此，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成周期（例如，周期时间）为数据选通信号DQS和互补数据选通信号DQSB的两倍。第一内部时钟信号IDQS可以领先于第二内部时钟信号QDQS90度的相位，第二内部时钟信号QDQS可以领先于第三内部时钟信号IDQSB90度的相位，第三内部时钟信号IDQSB可以领先于第四内部时钟信号QDQSB90度的相位。

时钟相位控制器7可以响应于选择信号SEL而输出第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB或者第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的反相信号作为第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT。例如，当选择信号SEL具有逻辑“高”电平时，时钟相位控制器7可以输出第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB作为第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT，而当选择信号SEL具有逻辑“低”电平时，时钟相位控制器7可以输出第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的反相信号作为第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT。

相位检测信号发生器8可以接收写入命令信号WT和写入潜伏时间信号WLS，以在从写入命令信号WT输入的时间点起经过写入潜伏时间WL（图7和图8的WL）和与系统时钟信号CLK的周期的“N”倍（其中，“N”表示正整数）相对应的预定时间之后产生相位检测信号IWT_PD。根据本实施例，为了感测或检测第二内部时钟信号QDQS的相位，可以在从写入命令信号WT施加到相位检测信号发生器8的时间点起经过写入潜伏时间WL和系统时钟信号CLK的一个周期（1tCK）之后产生相位检测信号IWT_PD。在各种实施例中，可以产生相位检测信号IWT_PD以感测或检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的相位中的一个。

选择信号发生器9可以响应于相位检测信号IWT_PD而检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB中的一个以产生选择信号SEL。在本实施例中，选择信号SEL的逻辑电平可以根据在相位检测信号IWT_PD产生的时间点第二内部时钟信号QDQS的相位来确定。即，当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“高”电平时，选择信号SEL可以被产生成具有逻辑“高”电平，而当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“低”电平时，选择信号SEL可以被产生成具有逻辑“低”电平。

数据对准器10可以响应于第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT而将数据DIN对准以产生第一对准数据至第八对准数据ALIGN<1:8>。将参照图6对数据对准器10的配置和操作进行详细的描述。

图6是说明图5的解串器中包括的数据对准器10的配置的框图。

如图6中所示，数据对准器10可以被配置成包括数据缓冲器101和对准器102。数据缓冲器101可以被配置成包括第一缓冲器1011、第二缓冲器1012、第三缓冲器1013以及第四缓冲器1014。对准器102可以被配置成包括第一锁存部1021、第二锁存部1022、第三锁存部1023、第四锁存部1024、第五锁存部1025、第六锁存部1026、第七锁存部1027以及第八锁存部1028。

第一缓冲器1011可以与第一转换时钟信号IDQST的上升沿同步地缓冲数据DIN以输出第一缓冲数据BD<1>。第二缓冲器1012可以与第二转换时钟信号QDQST的上升沿同步地缓冲数据DIN以输出第二缓冲数据BD<2>。第三缓冲器1013可以与第三转换时钟信号IDQSBT的上升沿同步地缓冲数据DIN以输出第三缓冲数据BD<3>。第四缓冲器1014可以与第四转换时钟信号QDQSBT的上升沿同步地缓冲数据DIN以输出第四缓冲数据BD<4>。第一缓冲器至第四缓冲器1011、1012、1013以及1014中的每个可以被实现成包括触发器。因而，第一缓冲器至第四缓冲器1011、1012、1013以及1014中的每个可以锁存并缓冲其输入数据，以及可以输出被锁存和缓冲的输入数据。

第一锁存部1021可以与第二转换时钟信号QDQST的上升沿同步地锁存并输出第一缓冲数据BD<1>。第二锁存部1022可以与第三转换时钟信号IDQSBT的上升沿同步地锁存并输出第二缓冲数据BD<2>。第三锁存部1023可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第三缓冲数据BD<3>。第四锁存部1024可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第二锁存部1022的输出信号。第五锁存部1025可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第一锁存部1021的输出信号。第六锁存部1026可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第四锁存部1024的输出信号。第七锁存部1027可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第三锁存部1023的输出信号。第八锁存部1028可以与第四转换时钟信号QDQSBT的上升沿同步地锁存并输出第四缓冲数据BD<4>。

第一锁存部1021的输出信号可以与第五对准数据ALIGN<5>相对应，第五锁存部1025的输出信号可以与第一对准数据ALIGN<1>相对应。另外，第四锁存部1024的输出信号可以与第六对准数据ALIGN<6>相对应，第六锁存部1026的输出信号可以与第二对准数据ALIGN<2>相对应。此外，第三锁存部1023的输出信号可以与第七对准数据ALIGN<7>相对应，第七锁存部1027的输出信号可以与第三高对准数据ALIGN<3>相对应。此外，第四缓冲数据BD<4>可以与第八对准数据ALIGN<8>相对应，第八锁存部1028的输出信号可以与第四对准数据ALIGN<4>相对应。

数据对准器10可以在数据DIN输入的时间点响应于第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT而缓冲数据DIN，以及可以经由对准器102来顺序地锁存并对准第一缓冲数据至第四缓冲数据BD<1>、BD<2>、BD<3>以及BD<4>以产生第一对准数据至第八对准数据ALIGN<1:8>。

在下文中将参照图7和图8更全面地描述前述的解串器的操作。将分别描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位时解串器的操作以及当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位时解串器的操作。在本实施例中，出于解释简单和方便的目的，假设写入潜伏时间WL被设定成“2”，前导时间tWPRE被设定成系统时钟信号CLK的四个周期“4tCK”。前导时间tWPRE可以被定义成写入潜伏时间WL终止的时间点和数据DIN输入的时间点之间的时段。尽管在本实施例中前导时间tWPRE被设定成具有系统时钟信号CLK的四个周期时间“4tCK”，但是在其他的实施例中前导时间tWPRE可以被设定成具有“正整数×tCK”。

现在，在下文中将参照图7来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位时解串器的操作。

如果写入命令信号WT在时间点t51输入，则数据DIN可以在从时间点t51起经过写入潜伏时间WL和前导时间tWPRE的时间点t56被输入到数据对准器10，并且相位检测信号IWT_PD可以在从写入潜伏时间WL终止的时间点t52起经过系统时钟信号CLK的一个周期时间1tCK的时间点t54产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成从写入潜伏时间WL终止的时间点t52起具有正常的相位。即，第一内部时钟信号IDQS可以被产生成在时间点t52之后具有预定的周期时间，第二内部时钟信号QDQS可以被产生成在从时间点t52延迟了90度相位的时间点t53之后具有预定的周期时间。另外，第三内部时钟信号IDQSB可以被产生成在从时间点t53延迟了90度相位的时间点t54之后具有预定的周期时间，第四内部时钟信号QDQSB可以被产生成在从时间点t54延迟了90度相位的时间点t55之后具有预定的周期时间。

如图7中所示，第二内部时钟信号QDQS可以在与相位检测信号IWT_PD的上升沿相对应的时间点t54具有逻辑“高”电平。因而，选择信号SEL可以被产生成从时间点t54起具有逻辑“高”电平。结果，时钟相位控制器7可以输出第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB作为第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT。

数据对准器10可以响应于第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT而将数据DIN对准以产生第一对准数据至第八对准数据ALIGN<1:8>。在图7中，附图标记t57、t58、t59、t60、t61、t62、t63、t64、t65、t66以及t67分别表示从时间点t56起顺序地延迟了系统时钟信号CLK的半个周期的时间点。

在下文中将参照图8来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位时解串器的操作。

如果写入命令信号WT在时间点t71输入，则数据DIN可以在从时间点t71起经过写入潜伏时间WL和前导时间tWPRE的时间点t77被输入到数据对准器10，并且相位检测信号IWT_PD可以在从写入潜伏时间WL终止的时间点t72起经过系统时钟信号CLK的一个周期时间1tCK的时间点t73产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成从写入潜伏时间WL终止的时间点t72起具有反相的相位。即，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被顺序地产生成从时间点t72起具有反相的相位。具体地，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB与图7中所示的第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB相比可以被移位了180度的相位。

如图8中所示，第二内部时钟信号QDQS可以在与相位检测信号IWT_PD的上升沿相对应的时间点t73具有逻辑“低”电平。因而，选择信号SEL可以被产生成具有逻辑“低”电平。结果，时钟相位控制器7可以将第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB反相，并且可以输出第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的反相信号作为第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT。即，即使图8的第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB具有图7的第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB的反相相位，从图8的时钟相位控制器7输出的第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT也可以被产生成具有与图7的第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT相同的相位和周期。

数据对准器10可以响应于第一转换时钟信号至第四转换时钟信号IDQST、QDQST、IDQSBT以及QDQSBT而将数据DIN对准以产生第一对准数据至第八对准数据ALIGN<1:8>。在图8中，附图标记t74、t75以及t76分别表示从时间点t73起顺序地延迟了系统时钟信号CLK的半个周期的时间点。另外，附图标记t78、t79、t80、t81、t82、t83、t84、t85、t86、t87以及t88分别表示从时间点t77起顺序地延迟了系统时钟信号CLK的半个周期的时间点。

如上所述，当内部时钟信号被异常地产生成具有反相的相位时，根据本实施例的解串器可以将内部时钟信号的相位反相以产生转换时钟信号，并且可以将串行输入的输入数据对准以输出并行数据。因此，即使内部时钟信号被异常地产生成具有反相的相位，也可以没有错误地缓冲且并行地对准输入数据。

图9是说明根据各种其他的实施例的解串器的配置的框图。

如图9中所示，根据各种实施例的解串器可以被配置成包括内部时钟发生器11、数据对准器12、相位控制器13、选择信号发生器14、数据选择器15以及内部数据发生器16。

内部时钟发生器11可以将数据选通信号DQS和互补数据选通信号DQSB分频以产生第一内部时钟信号IDQS、第二内部时钟信号QDQS、第三内部时钟信号IDQSB以及第四内部时钟信号QDQSB。内部时钟发生器11可以被配置成包括分频器。因此，第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被产生成周期时间为数据选通信号DQS和互补数据选通信号DQSB的两倍。第一内部时钟信号IDQS可以领先于第二内部时钟信号QDQS90度的相位，第二内部时钟信号QDQS可以领先于第三内部时钟信号IDQSB90度的相位，第三内部时钟信号IDQSB可以领先于第四内部时钟信号QDQSB90度的相位。

数据对准器12可以响应于第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB而将数据DIN对准以产生第一对准数据至第八对准数据ALIGN<1:8>。随后将参照图10来描述对数据对准器12的配置和操作的详细描述。

相位控制器13可以接收写入命令信号WT和写入潜伏时间信号WLS，以产生包括第一脉冲的相位检测信号IWT_PD，所述第一脉冲在从写入命令信号WT输入的时间点起经过写入潜伏时间WL（图12和图13的WL）和与系统时钟信号CLK的周期的“N”倍（其中，“N”表示正整数）相对应的预定时段之后产生。根据本实施例，为了感测或检测第二内部时钟信号QDQS的相位，可以在从写入命令信号WT被施加到相位控制器13的时间点起经过写入潜伏时间WL和系统时钟信号CLK的两个周期（2tCK）之后产生相位检测信号IWT_PD的第一脉冲。第一脉冲可以被产生成具有与系统时钟信号CLK的一个周期（1tCK）相对应的脉冲。另外，相位控制器13可以接收写入命令信号WT和写入潜伏时间信号WLS，以产生包括第二脉冲的第一数据输入时钟信号DINCLK<1>和包括第三脉冲的第二数据输入时钟信号DINCLK<2>，第二脉冲和第三脉冲可以在从写入潜伏时间WL终止的时间点起经过与系统时钟信号CLK的周期的“N”倍（其中，“N”表示正整数）相对应的另外的预定时段之后产生。在本实施例中，可以在从写入潜伏时间WL终止的时间点起经过系统时钟信号CLK的四个周期（4tCK）之后产生第二脉冲，并且可以在从写入潜伏时间WL终止的时间点起经过系统时钟信号CLK的五个周期（5tCK）之后产生第三脉冲。第二脉冲和第三脉冲可以被产生成具有与系统时钟信号CLK的半个周期相对应的脉冲宽度。然而，在各种实施例中，第一脉冲至第三脉冲的上升沿点和脉冲宽度可以根据设计方案而改变。

选择信号发生器14可以响应于相位检测信号IWT_PD而检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB中的一个以产生选择信号SEL。在本实施例中，选择信号SEL的逻辑电平可以根据在相位检测信号IWT_PD产生的时间点第二内部时钟信号QDQS的相位来确定。即，当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“高”电平时，选择信号SEL可以被产生成具有逻辑“高”电平，而当第二内部时钟信号QDQS在相位检测信号IWT_PD的上升沿具有逻辑“低”电平时，选择信号SEL可以被产生成具有逻辑“低”电平。当选择信号SEL被产生成具有逻辑“高”电平时，可以从数据DIN输入的时间点起顺序地产生第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB。即，如果第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位，则选择信号SEL可以被产生成具有逻辑“高”电平。可替选地，当选择信号SEL被产生成具有逻辑“低”电平时，可以从数据DIN输入的时间点起顺序地产生第三内部时钟信号IDQSB、第四内部时钟信号QDQSB、第一内部时钟信号IDQS以及第二内部时钟信号QDQS。即，如果第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位，则选择信号SEL可以被产生成具有逻辑“低”电平。在各种实施例中，选择信号发生器14可以被配置成响应于相位检测信号IWT_PD而检测第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB中的任何一个以产生选择信号SEL。

数据选择器15可以接收第一对准数据至第八对准数据ALIGN<1:8>，以根据选择信号SEL的逻辑电平而选择性地输出第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>。在本实施例中，当选择信号SEL具有逻辑“高”电平时，数据选择器15可以输出第一对准数据组作为第一选中对准数据组，并且可以输出第二对准数据组作为第二选中对准数据组。第一对准数据组可以包括：第一对准数据ALIGN<1>、第二对准数据ALIGN<2>、第五对准数据ALIGN<5>以及第六对准数据ALIGN<6>，第二对准数据组可以包括：第三对准数据ALIGN<3>、第四对准数据ALIGN<4>、第七对准数据ALIGN<7>以及第八对准数据ALIGN<8>。第一选中对准数据组可以包括：第一选中对准数据ALIGNSEL<1>、第二选中对准数据ALIGNSEL<2>、第五选中对准数据ALIGNSEL<5>以及第六选中对准数据ALIGNSEL<6>，第二选中对准数据组可以包括：第三选中对准数据ALIGNSEL<3>、第四选中对准数据ALIGNSEL<4>、第七选中对准数据ALIGNSEL<7>以及第八选中对准数据ALIGNSEL<8>。在本实施例中，当选择信号SEL具有逻辑“低”电平时，数据选择器15可以输出第一对准数据组作为第二选中对准数据组，并且可以输出第二对准数据组作为第一选中对准数据组。将参照图11来对数据选择器15的配置和操作进行详细的描述。

内部数据发生器16可以与第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>同步地锁存第一选中对准数据至第八选中对准数据ALIGNSEL<1:8>以产生第一内部数据至第八内部数据IDATA<1:8>。在本实施例中，内部数据发生器16可以与第一数据输入时钟信号DINCLK<1>同步地锁存第一选中对准数据组以产生第一内部数据组，以及可以与第二数据输入时钟信号DINCLK<2>同步地锁存第二选中对准数据组以产生第二内部数据组。第一内部数据组可以包括：第一内部数据IDATA<1>、第二内部数据IDATA<2>、第五内部数据IDATA<5>以及第六内部数据IDATA<6>，第二内部数据组可以包括：第三内部数据IDATA<3>、第四内部数据IDATA<4>、第七内部数据IDATA<7>以及第八内部数据IDATA<8>。

图10是说明数据对准器12的配置的框图。

如图10中所示，数据对准器12可以被配置成包括数据缓冲器121和对准器122。数据缓冲器121可以被配置成包括第一缓冲器1211、第二缓冲器1212、第三缓冲器1213以及第四缓冲器1214。对准器122可以被配置成包括第一锁存部1221、第二锁存部1222、第三锁存部1223、第四锁存部1224、第五锁存部1225以及第六锁存部1226。

第一缓冲器1211可以与第一内部时钟信号IDQS的上升沿同步地缓冲数据DIN以输出第一对准数据ALIGN<1>。第二缓冲器1212可以与第二内部时钟信号QDQS的上升沿同步地缓冲数据DIN以输出第二对准数据ALIGN<2>。第三缓冲器1213可以与第三内部时钟信号IDQSB的上升沿同步地缓冲数据DIN以输出第三对准数据ALIGN<3>。第四缓冲器1214可以与第四内部时钟信号QDQSB的上升沿同步地缓冲数据DIN以输出第四对准数据ALIGN<4>。在本实施例中，第一缓冲器至第四缓冲器1211、1212、1213以及1214中的每个可以被实现成包括触发器。因而，第一缓冲器至第四缓冲器1211、1212、1213以及1214中的每个可以锁存并缓冲其输入数据，并且可以输出被锁存和缓冲的输入数据。

第一锁存部1221可以与第三内部时钟信号IDQSB的上升沿同步地锁存并输出第一对准数据ALIGN<1>。第二锁存部1222可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第一锁存部1221的输出信号。第三锁存部1223可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第二对准数据ALIGN<2>。第四锁存部1224可以与第一内部时钟信号IDQS的上升沿同步地锁存并输出第三对准数据ALIGN<3>。第五锁存部1225可以与第四内部时钟信号QDQSB的上升沿同步地锁存并输出第四锁存部1224的输出信号。第六锁存部1226可以与第二内部时钟信号QDQS的上升沿同步地锁存并输出第四对准数据ALIGN<4>。第二锁存部1222的输出信号可以与第五对准数据ALIGN<5>相对应，第三锁存部1223的输出信号可以与第六对准数据ALIGN<6>相对应。另外，第五锁存部1225的输出信号可以与第七对准数据ALIGN<7>相对应，第六锁存部1226的输出信号可以与第八对准数据ALIGN<8>相对应。在本实施例中，第一锁存部至第六锁存部1221、1222、1223、1224、1225以及1226中的每个可以被实现成包括触发器。因而，第一锁存部至第六锁存部1221、1222、1223、1224、1225以及1226中的每个可以锁存并缓冲其输入数据，并且可以输出被锁存和缓冲的输入数据。

当选择信号SEL具有逻辑“高”电平时，数据对准器12可以与第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB同步地顺序地锁存串行输入的数据DIN，以在系统时钟信号CLK的半个周期（0.5tCK）的间隔顺序地产生第一对准数据至第四对准数据ALIGN<1:4>。另外，当选择信号SEL具有逻辑“高”电平时，数据对准器12可以将第一对准数据ALIGN<1>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第五对准数据ALIGN<5>、可以将第二对准数据ALIGN<2>延迟系统时钟信号CLK的一个周期（1tCK）以产生第六对准数据ALIGN<6>、可以将第三对准数据ALIGN<3>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第七对准数据ALIGN<7>、以及可以将第四对准数据ALIGN<4>延迟系统时钟信号CLK的一个周期（1tCK）以产生第八对准数据ALIGN<8>。可替选地，当选择信号SEL具有逻辑“低”电平时，数据对准器12可以与第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB同步地顺序地锁存串行输入的数据DIN，以在系统时钟信号CLK的半个周期（0.5tCK）的间隔顺序地产生第三对准数据ALIGN<3>、第四对准数据ALIGN<4>、第一对准数据ALIGN<1>以及第二对准数据ALIGN<2>。另外，当选择信号SEL具有逻辑“低”电平时，数据对准器12可以将第三对准数据ALIGN<3>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第七对准数据ALIGN<7>、可以将第四对准数据ALIGN<4>延迟系统时钟信号CLK的一个周期（1tCK）以产生第八对准数据ALIGN<8>、可以将第一对准数据ALIGN<1>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第五对准数据ALIGN<5>、以及可以将第二对准数据ALIGN<2>延迟系统时钟信号CLK的一个周期（1tCK）以产生第六对准数据ALIGN<6>。

图11是说明数据选择器15的配置的框图。

如图11中所示，数据选择器15可以被配置成包括第一选择器151和第二选择器152。当选择信号SEL具有逻辑“高”电平时，第一选择器151可以输出第一对准数据组ALIGN<1,2,5,6>作为第一选中对准数据组ALIGNSEL<1,2,5,6>，而当选择信号SEL具有逻辑“低”电平时，第一选择器151可以输出第二对准数据组ALIGN<3,4,7,8>作为第一选中对准数据组ALIGNSEL<1,2,5,6>。当选择信号SEL具有逻辑“高”电平时，第二选择器152可以输出第二对准数据组ALIGN<3,4,7,8>作为第二选中对准数据组ALIGNSEL<3,4,7,8>，而当选择信号SEL具有逻辑“低”电平时，第二选择器152可以输出第一对准数据组ALIGN<1,2,5,6>作为第二选中对准数据组ALIGNSEL<3,4,7,8>。

在下文中将参照图12和图13来更全面地描述前述解串器的操作。将参照图12来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB具有正常的相位以产生具有逻辑“高”电平的选择信号SEL时解串器的操作，以及将参照图13来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB异常地具有反相的相位以产生具有逻辑“低”电平的选择信号SEL时解串器的操作。在本实施例中，出于解释简单和方便的目的，假设写入潜伏时间WL被设定成“2”，并且时间tDQSS被设定成系统时钟信号CLK的一个周期“1tCK”。时间tDQSS表示数据选通信号DQS和系统时钟信号CLK之间的域交叉裕度（domain crossing margin）的限制或规范。即，时间tDQSS可以被定义为与系统时钟信号CLK同步地产生有效的数据选通信号DQS所需要的最小时段。前导时间tWPRE可以被定义为写入潜伏时间WL终止的时间点与数据DIN输入的时间点之间的时段。尽管在本实施例中前导时间tWPRE被设定成等于时间tDQSS，但是在各种实施例中前导时间tWPRE可以被设定成具有“tDQSS+正整数×tCK”。

现在，将在下文中参照图12来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有正常的相位时解串器的操作。

如果写入命令信号WT在时间点t101输入，则数据DIN可以在从时间点t101起经过写入潜伏时间WL和时间tDQSS的时间点t103被输入到数据对准器12，并且相位检测信号IWT_PD的第一脉冲可以在从写入潜伏时间WL终止的时间点t102起经过系统时钟信号CLK的两个周期（2tCK）的时间点t105产生。由于第二内部时钟信号QDQS在与相位检测信号IWT_PD的上升沿相对应的时间点t105具有逻辑“高”电平，所以选择信号SEL可以被产生成从时间点t105起具有逻辑“高”电平。第一数据输入时钟信号DINCLK<1>的第二脉冲可以在从写入潜伏时间WL终止的时间点t102起经过系统时钟信号CLK的四个周期（4tCK）的时间点t109产生。另外，第二数据输入时钟信号DINCLK<2>的第三脉冲可以在从写入潜伏时间WL终止的时间点t102起经过系统时钟信号CLK的五个周期（5tCK）的时间点t111产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以从写入潜伏时间WL终止的时间点t102之后经过时间tDQSS的时间点t103起正常地产生。即，第一内部时钟信号IDQS可以被正常地产生成从时间点t103起具有预定的周期时间，第二内部时钟信号QDQS可以被正常地产生成从时间点t103延迟了90度相位的时间点t104起具有预定的周期时间。另外，第三内部时钟信号IDQSB可以被正常地产生成从时间点t104延迟了90度相位的时间点t105起具有预定的周期时间，第四内部时钟信号QDQSB可以被正常地产生成从时间点t105延迟了90度相位的时间点t106起具有预定的周期时间。

数据对准器12可以与系统时钟信号CLK同步地顺序地锁存串行输入的数据DIN，以在系统时钟信号CLK的半个周期（0.5tCK）的间隔顺序地产生第一对准数据至第四对准数据ALIGN<1:4>。可以通过从时间点t103起直到从时间点t103经过系统时钟信号CLK的两个周期（2tCK）的时间点t107为止锁存数据DIN的第一数据、并且从时间点t107起直到从时间点t107经过系统时钟信号CLK的两个周期（2tCK）的时间点t111为止锁存数据DIN的第五数据，来产生第一对准数据ALIGN<1>。可以通过从时间点t104起直到从时间点t104经过系统时钟信号CLK的两个周期（2tCK）的时间点t108为止锁存数据DIN的第二数据、并且从时间点t108起直到从时间点t108经过系统时钟信号CLK的两个周期（2tCK）的时间点t112为止锁存数据DIN的第六数据，来产生第二对准数据ALIGN<2>。可以通过从时间点t105起直到从时间点t105经过系统时钟信号CLK的两个周期（2tCK）的时间点t109为止锁存数据DIN的第三数据、并且从时间点t109起直到从时间点t109经过系统时钟信号CLK的两个周期（2tCK）的时间点t113为止锁存数据DIN的第七数据，来产生第三对准数据ALIGN<3>。可以通过从时间点t106起直到从时间点t106经过系统时钟信号CLK的两个周期（2tCK）的时间点t110为止锁存数据DIN的第四数据、并且从时间点t110起直到从时间点t110经过系统时钟信号CLK的两个周期（2tCK）的时间点t114为止锁存数据DIN的第八数据，来产生第四对准数据ALIGN<4>。

数据对准器12可以将第一对准数据ALIGN<1>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第五对准数据ALIGN<5>、可以将第二对准数据ALIGN<2>延迟系统时钟信号CLK的一个周期（1tCK）以产生第六对准数据ALIGN<6>、可以将第三对准数据ALIGN<3>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第七对准数据ALIGN<7>、以及可以将第四对准数据ALIGN<4>延迟系统时钟信号CLK的一个周期（1tCK）以产生第八对准数据ALIGN<8>。结果，可以通过从时间点t106起直到时间点t110为止锁存数据DIN的第一数据并且从时间点t110起直到时间点t114为止锁存数据DIN的第五数据来产生第五对准数据ALIGN<5>，以及可以通过从时间点t106起直到时间点t110为止锁存数据DIN的第二数据并且从时间点t110起直到时间点t114为止锁存数据DIN的第六数据来产生第六对准数据ALIGN<6>。另外，可以通过从时间点t108起直到时间点t112为止锁存数据DIN的第三数据并且从时间t112起直到从时间点t112经过系统时钟信号CLK的两个周期（2tCK）的时间点t115为止锁存数据DIN的第七数据来产生第七对准数据ALIGN<7>，以及可以通过从时间点t108起直到时间点t112为止锁存数据DIN的第四数据并且从时间点t112起直到时间点t115为止锁存数据DIN的第八数据来产生第八对准数据ALIGN<8>。

数据选择器15可以接收具有逻辑“高”电平的选择信号SEL，以输出第一对准数据组ALIGN<1,2,5,6>作为第一选中对准数据组ALIGNSEL<1,2,5,6>，并且输出第二对准数据组ALIGN<3,4,7,8>作为第二选中对准数据组ALIGNSEL<3,4,7,8>。

内部数据发生器16可以与第一数据输入时钟信号DINCLK<1>的第二脉冲输入的时间点t109同步地锁存第一选中对准数据组ALIGNSEL<1,2,5,6>，由此产生第一内部数据组IDATA<1,2,5,6>。另外，数据选择器15可以与第二数据输入时钟信号DINCLK<2>的第三脉冲输入的时间点t111同步地锁存第二选中对准数据组ALIGNSEL<3,4,7,8>，由此产生第二内部数据组IDATA<3,4,7,8>。

在下文中将参照图13来描述当第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB被产生成具有反相的相位时解串器的操作。

如果写入命令信号WT在时间点t121输入，则数据DIN可以在从时间点t121起经过写入潜伏时间WL和时间tDQSS的时间点t123被输入到数据对准器12，并且相位检测信号IWT_PD的第一脉冲可以在从写入潜伏时间WL终止的时间点t122起经过系统时钟信号CLK的两个周期（2tCK）的时间点t125产生。由于第二内部时钟信号QDQS在与相位检测信号IWT_PD的上升沿相对应的时间点t125具有逻辑“低”电平，所以选择信号SEL可以被产生成从时间点t125起具有逻辑“低”电平。第一数据输入时钟信号DINCLK<1>的第二脉冲可以在从写入潜伏时间WL终止的时间点t122起经过系统时钟信号CLK的四个周期（4tCK）的时间点t129产生。另外，第二数据输入时钟信号DINCLK<2>的第三脉冲可以在从写入潜伏时间WL终止的时间点t122起经过系统时钟信号CLK的五个周期（5tCK）的时间点t131产生。

第一内部时钟信号至第四内部时钟信号IDQS、QDQS、IDQSB以及QDQSB可以被异常地产生成从写入潜伏时间WL终止的时间点t122之后经过时间tDQSS的时间点t123起具有反相的相位。即，第三内部时钟信号IDQSB可以被异常地产生成从时间点t123起具有预定的周期时间，第四内部时钟信号QDQSB可以被异常地产生成从时间点t123延迟了90度相位的时间点t124起具有预定的周期时间。另外，第一内部时钟信号IDQS可以被异常地产生成从时间点t124延迟了90度相位的时间点t125起具有预定的周期时间，第二内部时钟信号QDQS可以被异常地产生成从时间点t125延迟了90度相位的时间点t126起具有预定的周期时间。

数据对准器12可以与系统时钟信号CLK同步地顺序地锁存串行输入的数据DIN，以在系统时钟信号CLK的半个周期（0.5tCK）的间隔顺序地产生第三、第四、第一和第二对准数据ALIGN<3,4,1,2>。可以通过从时间点t123直到从时间点t123经过系统时钟信号CLK的两个周期（2tCK）的时间点t127为止锁存数据DIN的第一数据、并且从时间点t127起直到从时间点t127经过系统时钟信号CLK的两个周期（2tCK）的时间点t131为止锁存数据DIN的第五数据，来产生第三对准数据ALIGN<3>。可以通过从时间点t124起直到从时间点t124经过系统时钟信号CLK的两个周期（2tCK）的时间点t128为止锁存数据DIN的第二数据、并且从时间点t128起直到从时间点t128经过系统时钟信号CLK的两个周期（2tCK）的时间点t132为止锁存数据DIN的第六数据，来产生第四对准数据ALIGN<4>。可以通过从时间点t125起直到从时间点t125经过系统时钟信号CLK的两个周期（2tCK）的时间点t129为止锁存数据DIN的第三数据、并且从时间点t129起直到从时间点t129经过系统时钟信号CLK的两个周期（2tCK）的时间点t133为止锁存数据DIN的第七数据，来产生第一对准数据ALIGN<1>。可以通过从时间点t126起直到从时间点t126经过系统时钟信号CLK的两个周期（2tCK）的时间点t130为止锁存数据DIN的第四数据、并且从时间点t130起直到从时间点t130经过系统时钟信号CLK的两个周期（2tCK）的时间点t134为止锁存数据DIN的第八数据，来产生第二对准数据ALIGN<2>。

数据对准器12可以将第一对准数据ALIGN<1>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第五对准数据ALIGN<5>、可以将第二对准数据ALIGN<2>延迟系统时钟信号CLK的一个周期（1tCK）以产生第六对准数据ALIGN<6>、可以将第三对准数据ALIGN<3>延迟系统时钟信号CLK的一个半周期（1.5tCK）以产生第七对准数据ALIGN<7>、以及可以将第四对准数据ALIGN<4>延迟系统时钟信号CLK的一个周期（1tCK）以产生第八对准数据ALIGN<8>。结果，可以通过从时间点t126起直到时间点t130为止锁存数据DIN的第一数据并且从时间点t130起直到时间点t134为止锁存数据DIN的第五数据来产生第七对准数据ALIGN<7>，以及可以通过从时间点t126起直到时间点t130为止锁存数据DIN的第二数据并且从时间点t130起直到时间点t134为止锁存数据DIN的第六数据来产生第八对准数据ALIGN<8>。另外，可以通过从时间点t128起直到时间点t132为止锁存数据DIN的第三数据并且从时间点t132起直到从时间点t132经过系统时钟信号CLK的两个周期（2tCK）的时间点t135为止锁存数据DIN的第七数据来产生第五对准数据ALIGN<5>，以及可以通过从时间点t128起直到时间点t132为止锁存数据DIN的第四数据并且从时间点t132起直到时间点t135为止锁存数据DIN的第八数据来产生第六对准数据ALIGN<6>。

数据选择器15可以接收具有逻辑“低”电平的选择信号SEL，以输出第二对准数据组ALIGN<3,4,7,8>作为第一选中对准数据组ALIGNSEL<1,2,5,6>，并且输出第一对准数据组ALIGN<1,2,5,6>作为第二选中对准数据组ALIGNSEL<3,4,7,8>。

内部数据发生器16可以与第一数据输入时钟信号DINCLK<1>的第二脉冲输入的时间点t129同步地锁存第一选中对准数据组ALIGNSEL<1,2,5,6>，由此产生第一内部数据组IDATA<1,2,5,6>。另外，数据选择器15可以与第二数据输入时钟信号DINCLK<2>的第三脉冲输入的时间点t131同步地锁存第二选中对准数据组ALIGNSEL<3,4,7,8>，由此产生第二内部数据组IDATA<3,4,7,8>。

如上所述，根据实施例的解串器可以在内部时钟信号正常或异常产生的任何情况下都将数据对准，并且可以将对准的数据分成两个组以选择性地输出并行的对准数据。因此，即使内部时钟信号异常地产生成具有反相的相位，也可以没有任何错误地并行地对准数据。

以上已经出于说明性的目的公开了本发明构思的各种实施例。本领域的技术人员将会理解的是，在不脱离所附权利要求所公开的本发明构思的范围和精神的情况下，可以进行不同的修改、增加以及替换。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种解串器，包括：

数据对准器，所述数据对准器被配置成响应于相互具有不同相位的内部时钟信号而将数据对准，以产生高对准数据和低对准数据；

选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测所述内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；以及

选择输出单元，所述选择输出单元被配置成响应于所述选择信号而输出所述高对准数据或所述低对准数据作为选中对准数据。

技术方案2.如技术方案1所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号。

技术方案3.如技术方案2所述的解串器，其中，所述数据对准器在所述第一内部时钟信号至所述第四内部时钟信号的相位为正常时正确地对准所述高对准数据，以及在所述第一内部时钟信号至所述第四内部时钟信号的相位为反相时正确地对准所述低对准数据。

技术方案4.如技术方案2所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号是通过将数据选通信号和互补数据选通信号分频而产生的。

技术方案5.如技术方案4所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号被产生成周期为所述数据选通信号和所述互补数据选通信号的两倍。

技术方案6.如技术方案2所述的解串器，其中，所述第一内部时钟信号领先于所述第二内部时钟信号90度的相位，所述第二内部时钟信号领先于所述第三内部时钟信号90度的相位，所述第三内部时钟信号领先于所述第四内部时钟信号90度的相位。

技术方案7.如技术方案6所述的解串器，其中，所述数据对准器包括数据缓冲器，所述数据缓冲器被配置成与所述第一内部时钟信号至所述第四内部时钟信号同步地顺序地缓冲数据以产生第一缓冲数据至第四缓冲数据。

技术方案8.如技术方案7所述的解串器，其中，所述数据对准器被配置成与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第一缓冲数据以产生第一高对准数据和第五高对准数据、被配置成与所述第三内部时钟信号和所述第四内部时钟信号同步地锁存所述第二缓冲数据以产生第二高对准数据和第六高对准数据、被配置成与所述第四内部时钟信号同步地锁存所述第三缓冲数据以产生第三高对准数据和第七高对准数据、以及被配置成与所述第四内部时钟信号同步地锁存所述第四缓冲数据以产生第四高对准数据和第八高对准数据。

技术方案9.如技术方案8所述的解串器，其中，所述数据对准器被配置成与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第三缓冲数据以产生第一低对准数据和第五低对准数据、被配置成与所述第一内部时钟信号和所述第二内部时钟信号同步地锁存所述第四缓冲数据以产生第二低对准数据和第六低对准数据、被配置成与所述第二内部时钟信号同步地锁存所述第一缓冲数据以产生第三低对准数据和第七低对准数据、以及被配置成与所述第二内部时钟信号同步地锁存所述第二缓冲数据以产生第四低对准数据和第八低对准数据。

技术方案10.如技术方案2所述的解串器，还包括：

相位检测信号发生器，所述相位检测信号发生器被配置成产生所述相位检测信号，所述相位检测信号包括根据所述写入命令信号和所述写入潜伏时间信号而产生的脉冲；

其中，所述相位检测信号在从所述写入命令信号输入到所述相位检测信号发生器的时间点起经过写入潜伏时间和时钟信号的周期的“N”倍之后产生，其中，“N”表示正整数。

技术方案11.如技术方案10所述的解串器，其中，所述选择信号的逻辑电平与所述相位检测信号同步地根据所述第二内部时钟信号的相位来确定。

技术方案12.如技术方案11所述的解串器，其中，所述选择输出单元被配置成：当所述选择信号具有第一逻辑电平时，输出所述高对准数据作为所述选中对准数据。

技术方案13.如技术方案12所述的解串器，其中，所述选择输出单元被配置成：当所述选择信号具有与所述第一逻辑电平不同的第二逻辑电平时，输出所述低对准数据作为所述选中对准数据。

技术方案14.一种解串器，包括：

内部时钟发生器，所述内部时钟发生器被配置成将数据选通信号和互补数据选通信号分频以产生内部时钟信号；

数据对准器，所述数据对准器被配置成响应于所述内部时钟信号而将数据对准以产生高对准数据和低对准数据；

相位检测信号发生器，所述相位检测信号发生器被配置成产生相位检测信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；

选择信号发生器，所述选择信号发生器被配置成响应于所述相位检测信号而检测所述内部时钟信号中的一个的相位以产生选择信号；以及

选择输出单元，所述选择输出单元被配置成响应于所述选择信号而输出所述高对准数据或所述低对准数据作为选中对准数据。

技术方案15.如技术方案14所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号。

技术方案16.一种解串器，包括：

选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；

时钟相位控制器，所述时钟相位控制器被配置成响应于所述选择信号而输出所述内部时钟信号或者所述内部时钟信号的反相信号作为转换时钟信号；以及

数据对准器，所述数据对准器被配置成响应于所述转换时钟信号而将数据对准以产生对准数据。

技术方案17.如技术方案16所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号，所述转换时钟信号包括第一转换时钟信号至第四转换时钟信号。

技术方案18.如技术方案17所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号是通过将数据选通信号和互补数据选通信号分频而产生的。

技术方案19.如技术方案18所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号被产生成周期为所述数据选通信号和所述互补数据选通信号的两倍。

技术方案20.如技术方案18所述的解串器，其中，所述第一内部时钟信号领先于所述第二内部时钟信号90度的相位，所述第二内部时钟信号领先于所述第三内部时钟信号90度的相位，所述第三内部时钟信号领先于所述第四内部时钟信号90度的相位。

技术方案21.如技术方案20所述的解串器，还包括：

相位检测信号发生器，所述相位检测信号发生器被配置成产生所述相位检测信号，所述相位检测信号包括根据所述写入命令信号和所述写入潜伏时间信号而产生的脉冲；

其中，所述相位检测信号在从所述写入命令信号输入到所述相位检测信号发生器的时间点起经过写入潜伏时间和系统时钟信号的周期的“N”倍之后产生，其中，“N”表示正整数。

技术方案22.如技术方案21所述的解串器，其中，所述选择信号的逻辑电平与所述相位检测信号同步地根据所述第二内部时钟信号的相位来确定。

技术方案23.如技术方案22所述的解串器，其中，所述时钟相位控制器被配置成当所述选择信号具有第一逻辑电平时输出所述第一内部时钟信号至所述第四内部时钟信号作为所述第一转换时钟信号至所述第四转换时钟信号，以及被配置成当所述选择信号具有与所述第一逻辑电平不同的第二逻辑电平时输出所述第一内部时钟信号至所述第四内部时钟的反相信号作为所述第一转换时钟信号至所述第四转换时钟信号。

技术方案24.如技术方案20所述的解串器，其中，所述数据对准器被配置成包括数据缓冲器，所述数据缓冲器与所述第一转换时钟信号至所述第四转换时钟信号同步地顺序地缓冲数据以产生第一缓冲数据至第四缓冲数据。

技术方案25.如技术方案24所述的解串器，

其中，所述对准数据包括第一对准数据至第八对准数据；以及

其中，所述数据对准器与所述第二转换时钟信号和所述第四转换时钟信号同步地锁存所述第一缓冲数据以产生第一对准数据和第五对准数据、与所述第三转换时钟信号和所述第四转换时钟信号同步地锁存所述第二缓冲数据以产生所述第二对准数据和所述第六对准数据、与所述第四转换时钟信号同步地锁存所述第三缓冲数据以产生所述第三对准数据和所述第七对准数据、以及与所述第四转换时钟信号同步地锁存所述第四缓冲数据以产生所述第四对准数据和所述第八对准数据。

技术方案26.一种解串器，包括：

内部时钟发生器，所述内部时钟发生器被配置成将数据选通信号和互补数据选通信号分频以产生内部时钟信号；

相位检测信号发生器，所述相位检测信号发生器被配置成产生相位检测信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；

选择信号发生器，所述选择信号发生器被配置成响应于所述相位检测信号而检测所述内部时钟信号中的一个的相位以产生选择信号；

时钟相位控制器，所述时钟相位控制器被配置成响应于所述选择信号而输出所述内部时钟信号或者所述内部时钟信号的反相信号作为转换时钟信号；以及

数据对准器，所述数据对准器被配置成响应于所述转换时钟信号而将数据对准以产生对准数据。

技术方案27.如技术方案26所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号，所述转换时钟信号包括第一转换时钟信号至第四转换时钟信号。

技术方案28.一种解串器，包括：

选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间而产生的第一脉冲；

第一选择器，所述第一选择器被配置成响应于所述选择信号而输出第一对准数据组或第二对准数据组作为第一选中对准数据组；以及

第二选择器，所述第二选择器被配置成响应于所述选择信号而输出所述第一对准数据组或所述第二对准数据组作为第二选中对准数据组。

技术方案29.如技术方案28所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号。

技术方案30.如技术方案29所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号是通过将数据选通信号和互补数据选通信号分频而产生的。

技术方案31.如技术方案30所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号被产生成周期为所述数据选通信号和所述互补数据选通信号的两倍。

技术方案32.如技术方案30所述的解串器，其中，所述第一内部时钟信号领先于所述第二内部时钟信号90度的相位，所述第二内部时钟信号领先于所述第三内部时钟信号90度的相位，所述第三内部时钟信号领先于所述第四内部时钟信号90度的相位。

技术方案33.如技术方案29所述的解串器，

其中，所述第一对准数据组包括：第一对准数据、第二对准数据、第五对准数据以及第六对准数据；

其中，所述第二对准数据组包括：第三对准数据、第四对准数据、第七对准数据以及第八对准数据；以及

其中，所述第一对准数据是通过与所述第一内部时钟信号同步地缓冲数据而产生的，所述第二对准数据是通过与所述第二内部时钟信号同步地缓冲数据而产生的，所述第三对准数据是通过与所述第三内部时钟信号同步地缓冲数据而产生的，所述第四对准数据是通过与所述第四内部时钟信号同步地缓冲数据而产生的，所述第五对准数据是通过与所述第三内部时钟信号和所述第四内部时钟信号同步地锁存所述第一对准数据而产生的，所述第六对准数据是通过与所述第四内部时钟信号同步地锁存所述第二对准数据而产生的，所述第七对准数据是通过与所述第一内部时钟信号和所述第四内部时钟信号同步地锁存所述第三对准数据而产生的，所述第八对准数据是通过与所述第二内部时钟信号同步地锁存所述第四对准数据而产生的。

技术方案34.如技术方案33所述的解串器，

其中，当从数据输入的时间点起顺序地产生所述第一内部时钟信号至所述第四内部时钟信号时，所述选择信号具有第一逻辑电平；以及

其中，当从数据输入的时间点起顺序地产生所述第三内部时钟信号、所述第四内部时钟信号、所述第一内部时钟信号以及所述第二内部时钟信号时，所述选择信号具有第二逻辑电平。

技术方案35.如技术方案34所述的解串器，其中，所述第一选择器被配置成：当所述选择信号具有所述第一逻辑电平时，输出所述第一对准数据组作为所述第一选中对准数据组。

技术方案36.如技术方案35所述的解串器，其中，所述第二选择器被配置成：当所述选择信号具有所述第一逻辑电平时，输出所述第二对准数据组作为所述第二选中对准数据组。

技术方案37.如技术方案36所述的解串器，其中，所述第一选择器被配置成：当所述选择信号具有所述第二逻辑电平时，输出所述第二对准数据组作为所述第一选中对准数据组。

技术方案38.如技术方案37所述的解串器，其中，所述第二选择器被配置成：当所述选择信号具有所述第二逻辑电平时，输出所述第一对准数据组作为所述第二选中对准数据组。

技术方案39.如技术方案29所述的解串器，其中，所述相位检测信号的第一脉冲在从所述写入命令信号输入的时间点起经过所述写入潜伏时间和系统时钟信号的周期的正整数倍的时间点产生。

技术方案40.如技术方案29所述的解串器，还包括内部数据发生器，所述内部数据发生器被配置成响应于第一数据输入时钟信号而锁存所述第一选中对准数据组以产生第一内部数据组，所述第一数据输入时钟信号包括根据所述写入命令信号和所述写入潜伏时间而产生的第二脉冲。

技术方案41.如技术方案40所述的解串器，其中，所述内部数据发生器被配置成响应于第二数据输入时钟信号而锁存所述第二选中对准数据组以产生第二内部数据组，所述第二数据输入时钟信号包括根据所述写入命令信号和所述写入潜伏时间而产生的第三脉冲。

技术方案42.如技术方案41所述的解串器，其中，所述第一数据输入时钟信号的第二脉冲在从所述写入命令信号输入的时间点起经过所述写入潜伏时间和系统时钟信号的周期的正整数倍的时间点产生。

技术方案43.如技术方案42所述的解串器，其中，所述第二数据输入时钟信号的第三脉冲在从所述第二脉冲产生的时间点起经过所述系统时钟信号的周期的正整数倍的时间点产生。

技术方案44.一种解串器，包括：

相位控制器，所述相位控制器被配置成产生相位检测信号、第一数据输入时钟信号以及第二数据输入时钟信号，所述相位检测信号、所述第一数据输入时钟信号以及所述第二数据输入时钟信号包括根据写入命令信号和写入潜伏时间而产生的第一脉冲、第二脉冲以及第三脉冲中的相应脉冲；

数据选择器，所述数据选择器被配置成：响应于选择信号而输出第一对准数据组或第二对准数据组作为第一选中对准数据组，以及响应于所述选择信号而输出所述第一对准数据组或所述第二对准数据组作为第二选中对准数据组，所述选择信号是通过响应于所述相位检测信号而检测第一内部时钟信号至第四内部时钟信号中的一个的相位而产生的；以及

内部数据发生器，所述内部数据发生器被配置成：响应于所述第一数据输入时钟信号而锁存所述第一选中对准数据组以产生第一内部数据组，以及响应于所述第二数据输入时钟信号而锁存所述第二选中对准数据组以产生第二内部数据组。

技术方案45.一种解串的方法，包括以下步骤：

响应于相互具有不同相位的内部时钟信号而将数据对准，以用于产生高对准数据和低对准数据；

响应于相位检测信号而检测第一内部时钟信号至第四内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；以及

响应于所述选择信号而输出所述高对准数据或所述低对准数据作为选中对准数据。

技术方案46.如技术方案45所述的方法，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号。

技术方案47.如技术方案46所述的方法，还包括以下步骤：

当所述第一内部时钟信号至所述第四内部时钟信号的相位为正常时，对准所述高对准数据；以及

当所述第一内部时钟信号至所述第四内部时钟信号的相位为反相时，对准所述低对准数据。

技术方案48.如技术方案46所述的方法，其中，通过将数据选通信号和互补数据选通信号分频来产生所述第一内部时钟信号至所述第四内部时钟信号。

技术方案49.如技术方案48所述的方法，其中，所述第一内部时钟信号至所述第四内部时钟信号被产生成周期为所述数据选通信号和所述互补数据选通信号的两倍。

技术方案50.如技术方案46所述的方法，其中，所述第一内部时钟信号领先于所述第二内部时钟信号90度的相位，所述第二内部时钟信号领先于所述第三内部时钟信号90度的相位，所述第三内部时钟信号领先于所述第四内部时钟信号90度的相位。

技术方案51.如技术方案50所述的方法，还包括以下步骤：

与所述第一内部时钟信号至所述第四内部时钟信号同步地顺序地缓冲数据，以用于产生第一缓冲数据至第四缓冲数据。

技术方案52.如技术方案51所述的方法，还包括以下步骤：

与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第一缓冲数据，以用于产生第一高对准数据和第五高对准数据；

与所述第三内部时钟信号和所述第四内部时钟信号同步地锁存所述第二缓冲数据，以用于产生第二高对准数据和第六高对准数据；

与所述第四内部时钟信号同步地锁存所述第三缓冲数据，以用于产生第三高对准数据和第七高对准数据；以及

与所述第四内部时钟信号同步地锁存所述第四缓冲数据，以用于产生第四高对准数据和第八高对准数据。

技术方案53.如技术方案52所述的方法，还包括以下步骤：

与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第三缓冲数据，以用于产生第一低对准数据和第五低对准数据；

与所述第一内部时钟信号和所述第二内部时钟信号同步地锁存所述第四缓冲数据，以用于产生第二低对准数据和第六低对准数据；

与所述第二内部时钟信号同步地锁存所述第一缓冲数据，以用于产生第三低对准数据和第七低对准数据；以及

与所述第二内部时钟信号同步地锁存所述第二缓冲数据，以用于产生第四低对准数据和第八低对准数据。

技术方案54.如技术方案46所述的方法，还包括以下步骤：

经由相位检测信号发生器来产生所述相位检测信号，所述相位检测信号包括根据所述写入命令信号和所述写入潜伏时间信号而产生的脉冲；

其中，所述相位检测信号在从所述写入命令信号输入到所述相位检测信号发生器的时间点起经过写入潜伏时间和时钟信号的周期的“N”倍之后产生，其中，“N”表示正整数。

技术方案55.如技术方案54所述的方法，还包括以下步骤：

与所述相位检测信号同步地根据所述第二内部时钟信号的相位来确定所述选择信号的逻辑电平。

技术方案56.如技术方案55所述的方法，还包括以下步骤：

当所述选择信号具有第一逻辑电平时，输出所述高对准数据作为所述选中对准数据。

技术方案57.如技术方案56所述的方法，还包括以下步骤：

当所述选择信号具有与所述第一逻辑电平不同的第二逻辑电平时，输出所述低对准数据作为所述选中对准数据。

Claims (10)

1.一种解串器，包括：

数据对准器，所述数据对准器被配置成响应于相互具有不同相位的内部时钟信号而将数据对准，以产生高对准数据和低对准数据；

选择信号发生器，所述选择信号发生器被配置成响应于相位检测信号而检测所述内部时钟信号中的一个的相位以产生选择信号，所述相位检测信号包括根据写入命令信号和写入潜伏时间信号而产生的脉冲；以及

选择输出单元，所述选择输出单元被配置成响应于所述选择信号而输出所述高对准数据或所述低对准数据作为选中对准数据。

2.如权利要求1所述的解串器，其中，所述内部时钟信号包括第一内部时钟信号至第四内部时钟信号。

3.如权利要求2所述的解串器，其中，所述数据对准器在所述第一内部时钟信号至所述第四内部时钟信号的相位为正常时正确地对准所述高对准数据，以及在所述第一内部时钟信号至所述第四内部时钟信号的相位为反相时正确地对准所述低对准数据。

4.如权利要求2所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号是通过将数据选通信号和互补数据选通信号分频而产生的。

5.如权利要求4所述的解串器，其中，所述第一内部时钟信号至所述第四内部时钟信号被产生成周期为所述数据选通信号和所述互补数据选通信号的两倍。

6.如权利要求2所述的解串器，其中，所述第一内部时钟信号领先于所述第二内部时钟信号90度的相位，所述第二内部时钟信号领先于所述第三内部时钟信号90度的相位，所述第三内部时钟信号领先于所述第四内部时钟信号90度的相位。

7.如权利要求6所述的解串器，其中，所述数据对准器包括数据缓冲器，所述数据缓冲器被配置成与所述第一内部时钟信号至所述第四内部时钟信号同步地顺序地缓冲数据以产生第一缓冲数据至第四缓冲数据。

8.如权利要求7所述的解串器，其中，所述数据对准器被配置成与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第一缓冲数据以产生第一高对准数据和第五高对准数据、被配置成与所述第三内部时钟信号和所述第四内部时钟信号同步地锁存所述第二缓冲数据以产生第二高对准数据和第六高对准数据、被配置成与所述第四内部时钟信号同步地锁存所述第三缓冲数据以产生第三高对准数据和第七高对准数据、以及被配置成与所述第四内部时钟信号同步地锁存所述第四缓冲数据以产生第四高对准数据和第八高对准数据。

9.如权利要求8所述的解串器，其中，所述数据对准器被配置成与所述第二内部时钟信号和所述第四内部时钟信号同步地锁存所述第三缓冲数据以产生第一低对准数据和第五低对准数据、被配置成与所述第一内部时钟信号和所述第二内部时钟信号同步地锁存所述第四缓冲数据以产生第二低对准数据和第六低对准数据、被配置成与所述第二内部时钟信号同步地锁存所述第一缓冲数据以产生第三低对准数据和第七低对准数据、以及被配置成与所述第二内部时钟信号同步地锁存所述第二缓冲数据以产生第四低对准数据和第八低对准数据。

10.如权利要求2所述的解串器，还包括：

相位检测信号发生器，所述相位检测信号发生器被配置成产生所述相位检测信号，所述相位检测信号包括根据所述写入命令信号和所述写入潜伏时间信号而产生的脉冲；

其中，所述相位检测信号在从所述写入命令信号输入到所述相位检测信号发生器的时间点起经过写入潜伏时间和时钟信号的周期的“N”倍之后产生，其中，“N”表示正整数。

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