CN104851445A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括数据对准器，其响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。半导体器件还可以包括相位传感器，其响应于时钟信号来产生控制时钟信号，并且利用控制时钟信号来感测内部选通信号的相位以产生选择信号；以及数据选择器，其响应于选择信号来选择性地将第一对准数据和第二对准数据作为第一选择对准数据和第二选择对准数据输出。

Description

半导体器件

相关申请的交叉引用

本申请要求2014年2月18日向韩国知识产权局提交的申请号为10-2014-0018202的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。

技术领域

本公开的实施例总体而言涉及半导体器件。

背景技术

随着半导体系统被开发成以高速操作，越来越需要在构成每个半导体系统的半导体器件之间的高数据传输速率(或以高带宽的数据通信)。响应于这种需求，已经提出了各种预取方案。预取方案可以对应于将串行输入的数据锁存并且将锁存的数据并行输出的设计技术。为了获得并行数据，在半导体器件中产生具有不同相位的时钟信号，例如多相位内部时钟信号，并且利用多相位内部时钟信号来输入或输出数据。

发明内容

实施例的各种示例例如可以针对但是不限制于半导体器件。

根据各种实施例，一种半导体器件可以包括数据对准器、相位传感器和数据选择器。数据对准器可以响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。相位传感器可以响应于时钟信号来产生控制时钟信号，并且可以利用控制时钟信号来感测内部选通信号的相位以产生选择信号。数据选择器可以响应于选择信号来选择性地将第一对准数据和第二对准数据作为第一选择对准数据和第二选择对准数据输出。

根据各种实施例，一种半导体器件可以包括数据对准器和数据控制器。数据对准器可以响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据。数据控制器可以响应于时钟信号来产生控制时钟信号。此外，数据控制器可以利用控制时钟信号来感测内部选通信号的相位，以产生第一锁存信号、第二锁存信号和选择信号。此外，数据控制器可以响应于第一锁存信号和第二锁存信号来产生用于产生内部数据的数据输入时钟信号。

附图说明

图1是图示根据一个实施例的半导体器件的框图表示。

图2是图示可以包括在图1的半导体器件中的控制时钟发生器的框图表示。

图3是图示可以包括在图1的半导体器件中的锁存合成器的框图表示；

图4是图示可以包括在图1的半导体器件中的第一移位器的框图表示。

图5是图示可以包括在图1的半导体器件中的第二移位器的框图表示。

图6是图示可以包括在图1的半导体器件中的合成器的逻辑电路图表示。

图7是图示可以包括在图1的半导体器件中的数据选择器的框图表示。

图8是图示可以包括在图1的半导体器件中的内部数据发生器的框图表示。

图9是图示内部选通信号具有普通相位的一个实例的时序图表示。

图10是图示内部选通信号具有反相相位的一个实例的时序图表示。

图11是图示当内部选通信号具有普通相位时用于产生选择信号和数据输入时钟信号的操作的时序图表示。

图12是图示当内部选通信号具有反相相位时用于产生选择信号和数据输入时钟信号的操作的时序图表示。

图13是图示当内部选通信号具有普通相位时用于产生对准数据和选择对准数据的操作的时序图表示。

图14是图示当内部选通信号具有反相相位时用于产生对准数据和选择对准数据的操作的时序图表示。

图15是图示用于产生内部数据的操作的时序图表示。

图16图示了利用根据上面关于图1至图14论述的实施例的半导体器件的系统的一个实例的框图表示。

具体实施方式

在下文中，将参照附图描述各种实施例。然而，本文中所述的实施例仅出于说明性的目的，并非意图限制本发明构思的范围。

参见图1，根据一个实施例的半导体器件可以包括内部选通信号发生器1和数据控制器2。半导体器件还可以包括数据对准器3、数据选择器4和内部数据发生器5。数据控制器2可以包括相位传感器21和数据输入时钟发生器22。相位传感器21可以包括控制时钟发生器211和延迟单元212。相位传感器21还可以包括锁存合成器213。

内部选通信号发生器1可以将数据选通信号DQS分频，以产生第一内部选通信号IDQS和第二内部选通信号QDQS。并且内部选通信号发生器1可以将互补数据选通信号DQSB分频，以产生第三内部选通信号IDQSB和第四内部选通信号QDQSB。内部选通信号发生器1可以利用分频器来实现，或者可以包括分频器。第一内部选通信号IDQS可以超前于第二内部选通信号QDQS 90度相位。第二内部选通信号QDQS可以超前于第三内部选通信号IDQSB 90度相位。第三内部选通信号IDQSB可以超前于第四内部选通信号QDQSB 90度相位。第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB的相位和周期可以根据各种实施例被设定成不同。

响应于时钟信号CLK和写入等待时间信号WLS，控制时钟发生器211可以产生控制时钟信号DCLK。写入等待时间信号WLS可以包括关于写入等待时间的信息。下面将参照图2进一步描述控制时钟发生器211的配置和操作。

延迟单元212可以将第二内部选通信号QDQS延迟，以产生延迟选通信号QDQSD。延迟单元212可以将第四内部选通信号QDQSB延迟，以产生互补的延迟选通信号QDQSBD。第二内部选通信号QDQS和第四内部选通信号QDQSB被延迟单元212延迟的延迟时间可以根据各种实施例被设定成不同。在一些实施例中，延迟单元212可以被配置成缓冲第二内部选通信号QDQS，以产生延迟选通信号QDQSD。照此，如果延迟单元212被配置成缓冲第二内部选通信号QDQS以产生延迟选通信号QDQSD，则延迟单元212还可以被配置成缓冲第四内部选通信号QDQSB以产生互补的延迟选通信号QDQSBD。可替选地，延迟单元212可以被配置成将第一内部选通信号IDQS和第三内部选通信号IDQSB延迟。

锁存合成器213可以包括第一锁存单元214。锁存合成器213还可以包括第二锁存单元215和选择信号发生器216。第一锁存单元214可以与延迟选通信号QDQSD同步地锁存控制时钟信号DCLK，以产生第一锁存信号LAT1。第二锁存单元215可以与互补的延迟选通信号QDQSBD同步地锁存控制时钟信号DCLK以产生第二锁存信号LAT2。选择信号发生器216可以响应于第一锁存信号LAT1和第二锁存信号LAT2来产生选择信号SEL。以下将参照图3来描述锁存合成器213的配置和操作。

数据输入时钟发生器22可以包括第一移位器221。数据输入时钟发生器22还可以包括第二移位器222和合成器223。第一移位器221可以将第一锁存信号LAT1移位以产生第一移位信号SHF1<1:2>。第二移位器222可以将第二锁存信号LAT2移位以产生第二移位信号SHF2<1:2>。合成器223可以将第一移位信号SHF1<1:2>和第二移位信号SHF2<1:2>合成，以产生第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>。以下将参照图4至图6来描述第一移位器221、第二移位器222和合成器223的配置和操作。

数据对准器3可以响应于第一内部选通信号至第四内部选通信号IDQS、QDQS、IDQSB和QDQSB来将数据(例如，输入数据DIN)对准，以产生第一对准数据至第八对准数据ALIGN<1:8>。数据对准器3将数据DIN对准的设计方案可以根据各种实施例而不同。

数据选择器4可以接收选择信号，并且可以根据选择信号SEL的电平选择性地将第一对准数据至第八对准数据ALIGN<1:8>作为第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>输出。以下将参照图7来描述数据选择器4的配置和操作。

内部数据发生器5可以与第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>同步地锁存第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>，以产生第一内部数据至第八内部数据IDATA<1:8>。以下将参照图8来描述内部数据发生器5的配置和操作。

参见图2，控制时钟发生器211可以包括内部时钟发生器217。控制时钟发生器211还可以包括边沿传感器218。内部时钟发生器217可以接收时钟信号CLK和写入等待时间信号WLS，以产生第一内部时钟信号ICLK1和第二内部时钟信号ICLK2。第一内部时钟信号ICLK1的脉冲可以发生在自写入命令信号(图11中的WT)输入至半导体器件的时刻经过写入等待时间(图11中的WL)和时钟信号CLK的整数倍周期的时间点。类似地，第二内部时钟信号ICLK2的脉冲还可以发生在自写入命令信号WT输入至半导体器件的时刻经过写入等待时间WL和时钟信号CLK的另一整数倍周期的时间点。在一个实施例中，第一内部时钟信号ICLK1的脉冲可以发生在自写入命令信号WT输入至半导体器件的时刻经过写入等待时间WL和时钟信号CLK的一个周期的时间点，而第二内部时钟信号ICLK2的脉冲可以发生在自写入命令信号WT输入至半导体器件的时刻经过写入等待时间WL和时钟信号CLK的两个周期的时间点。边沿传感器218可以响应于第一内部时钟信号ICLK1和第二内部时钟信号ICLK2来产生控制时钟信号DCLK。在一个实施例，边沿传感器218可以产生具有如下时钟脉宽的控制时钟信号DCLK，所述时钟脉宽对应于自第一内部时钟信号ICLK1的上升沿(从逻辑“低”电平至逻辑“高”电平的转变点)直到第二内部时钟信号ICLK2的上升沿的时段。如上所述，控制时钟信号DCLK的时钟脉冲可以由第一内部时钟信号ICLK1和第二内部时钟信号ICLK2之间的相位差(即，上升沿定时差)产生。因而，即使第一内部时钟信号ICLK1和第二内部时钟信号ICLK2由于工艺、电压和/或温度(PVT)条件变化而失真也可以正常地产生控制时钟信号DCLK。

在下文中将参照图3描述锁存合成器213的配置。

参见图3，第一锁存单元214和第二锁存单元215中的每个可以利用触发器来实现或者包括(多个)触发器。为了产生第一锁存信号LAT1，第一锁存单元214可以与延迟选通信号QDQSD的上升沿同步地锁存控制时钟信号DCLK。为了产生第二锁存信号LAT2，第二锁存单元215可以与互补的延迟选通信号QDQSBD的上升沿同步地锁存控制时钟信号DCLK。如果具有逻辑“高”电平的第一锁存信号LAT1被输入至选择信号发生器216，则选择信号发生器216可以产生具有逻辑“高”电平的选择信号SEL。如果具有逻辑“高”电平的第二锁存信号LAT1被输入至选择信号发生器216，则选择信号发生器216可以产生具有逻辑“低”电平的选择信号SEL。

参见图4，第一移位器221可以包括第一锁存器224。第一移位器221还可以包括第二锁存器225和第三锁存器226。第一锁存器224、第二锁存器225和第三锁存器226中的每个可以利用触发器来实现，或者每个可以包括(多个)触发器。第一锁存器224可以与互补的延迟选通信号QDQSBD的上升沿同步地锁存并输出第一锁存信号LAT1。第二锁存器225可以与延迟选通信号QDQSD的上升沿同步地锁存第一锁存器224的输出信号。第二锁存器225可以将锁存的信号作为第一移位信号SHF1<1:2>的第一比特SHF1<1>输出。第三锁存器226可以与互补的延迟选通信号QDQSBD的上升沿同步地锁存第二锁存器225的输出信号。第三锁存器226可以将锁存的信号作为第一移位信号SHF1<1:2>的第二比特SHF1<2>输出。

参见图5，第二移位器222可以包括第四锁存器227。第二移位器还可以包括第五锁存器228和第六锁存器229。第四锁存器227、第五锁存器228和第六锁存器229中的每个可以利用触发器来实现，或者包括(多个)触发器。第四锁存器227可以与延迟选通信号QDQSD的上升沿同步地锁存并输出第二锁存信号LAT2。第五锁存器228可以与互补的延迟选通信号QDQSBD的上升沿同步地锁存第四锁存器227的输出信号。第五锁存器228可以将锁存的信号作为第二移位信号SHF2<1:2>的第一比特SHF2<1>输出。第六锁存器229可以与延迟选通信号QDQSD的上升沿同步地锁存第五锁存器228的输出信号。第六锁存器229可以将锁存的信号作为第二移位信号SHF2<1:2>的第二比特SHF2<2>输出。

参见图6，合成器223可以包括第一逻辑单元231和第二逻辑单元232。第一逻辑单元231可以对第一移位信号SHF1<1:2>的第一比特SHF1<1>和第二移位信号SHF2<1:2>的第一比特SHF2<1>执行或(OR)操作。然后，第一逻辑单元231可以产生第一数据输入时钟信号DINCLK<1>。第二逻辑单元232可以对第一移位信号SHF1<1:2>的第二比特SHF1<2>和第二移位信号SHF2<1:2>的第二比特SHF2<2>执行或(OR)操作。然后，第二逻辑单元232可以产生第二数据输入时钟信号DINCLK<2>。

参见图7，数据选择器4可以包括第一选择器41和第二选择器42。如图7所表示的，第一选择器41和第二选择器42可以被配置成接收选择信号。照此，如果选择信号SEL具有逻辑“高”电平，则第一选择器41可以将第一对准数据组ALIGN<1,2,5,6>作为第一选择对准数据组ALIGNSEL<1,2,5,6>输出。如果选择信号SEL具有逻辑“低”电平，则第一选择器41可以将第二对准数据组ALIGN<3,4,7,8>作为第一选择对准数据组ALIGNSEL<1,2,5,6>输出。如果选择信号SEL具有逻辑“高”电平，则第二选择器42可以将第二对准数据组ALIGN<3,4,7,8>作为第二选择对准数据组ALIGNSEL<3,4,7,8>输出。如果选择信号SEL具有逻辑“低”电平，则第二选择器42可以将第一对准数据组ALIGN<1,2,5,6>作为第二选择对准数据组ALIGNSEL<3,4,7,8>输出。第一对准数据组ALIGN<1,2,5,6>例如可以包括第一对准数据ALIGN<1>、第二对准数据ALIGN<2>、第五对准数据ALIGN<5>和第六对准数据ALIGN<6>。第二对准数据组<3,4,7,8>例如可以包括第三对准数据ALIGN<3>、第四对准数据ALIGN<4>、第七对准数据ALIGN<7>和第八对准数据ALIGN<8>。第一选择对准数据组ALIGNSEL<1,2,5,6>例如可以包括第一选择对准数据ALIGNSEL<1>、第二选择对准数据ALIGNSEL<2>、第五选择对准数据ALIGNSEL<5>和第六选择对准数据ALIGNSEL<6>。第二选择对准数据组ALIGNSEL<3,4,7,8>例如可以包括第三选择对准数据ALIGNSEL<3>、第四选择对准数据ALIGNSEL<4>、第七选择对准数据ALIGNSEL<7>和第八选择对准数据ALIGNSEL<8>。

参见图8，内部数据发生器5可以包括第一内部数据发生器51。内部数据发生器5还可以包括第二内部数据发生器52。第一内部数据发生器51可以与第一数据输入时钟信号DINCLK<1>同步地锁存第一选择对准数据组ALIGNSEL<1,2,5,6>。然后，第一内部数据发生器51可以产生第一内部数据组IDATA<1,2,5,6>。第二内部数据发生器52可以与第二数据输入时钟信号DINCLK<2>同步地锁存第二选择对准数据组ALIGNSEL<3,4,7,8>。然后，第二内部数据发生器52可以产生第二内部数据组IDATA<3,4,7,8>。第一内部数据组IDATA<1,2,5,6>可以包括第一内部数据IDATA<1>、第二内部数据IDATA<2>、第五内部数据IDATA<5>和第六内部数据IDATA<6>。第二内部数据组IDATA<3,4,7,8>可以包括第三内部数据IDATA<3>、第四内部数据IDATA<4>、第七内部数据IDATA<7>和第八内部数据IDATA<8>。

在下文中将参照图9、结合如下的实例来描述内部选通信号的相位，所述实例为在数据DIN输入至半导体器件时第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被顺序产生成形成并具有普通相位。此外，在下文中，将参照图10、结合如下的实例来描述内部选通信号的相位，所述实例为在数据DIN输入至半导体器件时第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有反相相位。

如图9中所示，第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB可以被顺序产生成自在写入命令信号WT输入至半导体器件之后经过写入等待时间WL和时段“tDQSS”的时间点起形成并具有普通相位。也就是说，在第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB分别在时间点“T11”、“T12”、“T13”和“T14”顺序产生的情况下，第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB可以被视为具有普通相位。如图10中所示，第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB可以被产生成自在写入命令信号WT输入至半导体器件之后经过写入等待时间WL和时段“tDQSS”的时间点起形成并具有反相相位。也就是说，在第三内部选通信号IDQSB、第四内部选通信号QDQSB、第一内部选通信号IDQS和第二内部选通信号QDQS分别在时间点“T21”、“T22”、“T23”和“T24”顺序产生的情况下，第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB可以被视为具有反相相位。在一个实施例中，可以假定写入等待时间WL被设定为2，且时段“tDQSS”被设定成“1tCK”。时段“tDQSS”表示对数据选通信号DQS和时钟信号CLK之间的域交叉余量的规范。更详细地，从外部写入命令的时钟信号CLK的上升沿至输入第一数据的数据选通信号DQS的第一上升沿的时间段被称作为时段“tDQSS”。

图11图示了当第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有普通相位时，产生选择信号SEL以及第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>的操作。控制时钟信号DCLK可以被产生成在从第一内部时钟信号ICLK1的上升沿发生的时间点“T31”直到第二内部时钟信号ICLK2的上升沿发生的时间点“T33”的时段期间具有逻辑“高”电平。在时间点“T32”，第一锁存信号LAT1可以与延迟选通信号QDQSD的上升沿同步地被产生成具有逻辑“高”电平。此外，在时间点“T32”，选择信号SEL可以通过第一锁存信号LAT1被设定成具有逻辑“高”电平。第一锁存信号LAT1可以被移位延迟选通信号QDQSD的一个周期，以在时间点“T34”产生第一数据输入时钟信号DINCLK<1>的脉冲。在时间点“T35”，第一锁存信号LAT1还可以被移位延迟选通信号QDQSD的一个半周期，以产生第二数据输入时钟信号DINCLK<2>的脉冲。在一个实施例中，第一数据输入时钟信号DINCLK<1>的脉冲发生的时间点“T34”可以被设定成与数据DIN的第六数据输入的时间点相对应，并且第二数据输入时钟信号DINCLK<2>的脉冲发生的时间点“T35”可以被设定成与数据DIN的第八数据输入的时间点相对应。然而，第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>的脉冲发生的时间点“T34”和“T35”可以根据各种实施例被设定成不同。

图12图示了当第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有反相相位时，产生选择信号SEL以及第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>的操作。控制时钟信号DCLK可以被产生成在从时间点“T41”直到时间点“T43”的时段期间具有逻辑“高”电平。在时间点“T42”，第二锁存信号LAT2可以与互补的延迟选通信号QDQSBD的上升沿同步地被产生为具有逻辑“高”电平。在时间点“T42”，选择信号SEL可以通过第二锁存信号LAT2被设定成具有逻辑“低”电平。在时间点“T44”，第二锁存信号LAT2可以被移位互补的延迟选通信号QDQSBD的一个周期，以产生第一数据输入时钟信号DINCLK<1>的脉冲。在时间点“T45”，第二锁存信号LAT2还可以被移位互补的延迟选通信号QDQSBD的一个半周期，以产生第二数据输入时钟信号DINCLK<2>的脉冲。在一个实施例中，第一数据输入时钟信号DINCLK<1>的脉冲发生的时间点“T44”可以被设定成与数据DIN的第六数据输入的时间点相对应，并且第二数据输入时钟信号DINCLK<2>的脉冲发生的时间点“T45”可以被设定成与数据DIN的第八数据输入的时间点相对应。然而，第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>的脉冲发生的时间点“T44”和“T45”可以根据各种实施例被设定成不同。

图13图示了当第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有普通相位时，产生第一对准数据至第八对准数据ALIGN<1:8>以及第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>的操作。

为了顺序产生第一对准数据、第二对准数据、第三对准数据和第四对准数据ALIGN<1:4>，数据DIN可以与时钟信号CLK同步地被锁存。第一对准数据ALIGN<1>可以由在时间点“T51”锁存的数据DIN的第一数据和在时间点“T55”锁存的数据DIN的第五数据来产生。第二对准数据ALIGN<2>可以由在时间点“T52”锁存的数据DIN的第二数据和在时间点“T56”锁存的数据DIN的第六数据产生。第三对准数据ALIGN<3>可以由在时间点“T53”锁存的数据DIN的第三数据和在时间点“T57”锁存的数据DIN的第七数据产生。第四对准数据ALIGN<4>可以由在时间点“T54”锁存的数据DIN的第四数据和在时间点“T58”锁存的数据DIN的第八数据产生。第一对准数据ALIGN<1>可以被延迟以产生第五对准数据ALIGN<5>。第二对准数据ALIGN<2>可以被延迟以产生第六对准数据ALIGN<6>。第三对准数据ALIGN<3>可以被延迟以产生第七对准ALIGN<7>。第四对准数据ALIGN<4>可以被延迟以产生第八对准数据ALIGN<8>。结果，第五对准数据ALIGN<5>可以由在时间点“T54”锁存的数据DIN的第一数据和在时间点“T58”锁存的数据DIN的第五数据产生。结果，另外，第六对准数据ALIGN<6>可以由在时间点“T54”锁存的数据DIN的第二数据和在时间点“T58”锁存的数据DIN的第六数据产生。此外，第七对准数据ALIGN<7>可以由在时间点“T56”锁存的数据DIN的第三数据和在时间点“T59”锁存的数据DIN的第七数据产生。此外，第八对准数据ALIGN<8>可以由在时间点“T56”锁存的数据DIN的第四数据和在时间点“T59”锁存的数据DIN的第八数据产生。

因为第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有普通相位，所以选择信号SEL可以具有逻辑“高”电平。因而，第一对准数据组ALIGN<1,2,5,6>可以作为第一选择对准数据组ALIGNSEL<1,2,5,6>输出。另外，第二对准数据组ALIGN<3,4,7,8>可以作为第二选择对准数据组ALIGNSEL<3,4,7,8>输出。照此，第一对准数据ALIGN<1>可以作为第一选择对准数据ALIGNSEL<1>输出。第二对准数据ALIGN<2>可以作为第二选择对准数据ALIGNSEL<2>输出。第三对准数据ALIGN<3>可以作为第三选择对准数据ALIGNSEL<3>输出。第四对准数据ALIGN<4>可以作为第四选择对准数据ALIGNSEL<4>输出。第五对准数据ALIGN<5>可以作为第五选择对准数据ALIGNSEL<5>输出。第六对准数据ALIGN<6>可以作为第六选择对准数据ALIGNSEL<6>输出。第七对准数据ALIGN<7>可以作为第七选择对准数据ALIGNSEL<7>输出。最后，第八对准数据ALIGN<8>可以作为第八选择对准数据ALIGNSEL<8>输出。

图14图示了当第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有反相相位时，产生第一对准数据至第八对准数据ALIGN<1:8>以及第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>的操作。

数据DIN可以与时钟信号CLK同步地顺序锁存，以产生第一对准数据、第二对准数据、第三对准数据和第四对准数据ALIGN<1:4>。第三对准数据ALIGN<3>可以由在时间点“T61”锁存的数据DIN的第一数据和在时间点“T65”锁存的数据DIN的第五数据产生。第四对准数据ALIGN<2>可以由在时间点“T62”锁存的数据DIN的第二数据和在时间点“T66”锁存的数据DIN的第六数据产生。第一对准数据ALIGN<1>可以由在时间点“T63”锁存的数据DIN的第三数据和在时间点“T67”锁存的数据DIN的第七数据产生。第二对准数据ALIGN<2>可以由在时间点“T64”锁存的数据DIN的第四数据和在时间点“T68”锁存的数据DIN的第八数据产生。第一对准数据ALIGN<1>可以被延迟以产生第五对准数据ALIGN<5>。第二对准数据ALIGN<2>可以被延迟以产生第六对准数据ALIGN<6>。第三对准数据ALIGN<3>可以被延迟以产生第七对准数据ALIGN<7>。第四对准数据ALIGN<4>可以被延迟以产生第八对准数据ALIGN<8>。结果，第七对准数据ALIGN<7>可以由在时间点“T64”锁存的数据DIN的第一数据和在时间点“T68”锁存的数据DIN的第五数据产生。结果，第八对准数据ALIGN<8>可以由在时间点“T64”锁存的数据DIN的第二数据和在时间点“T68”锁存的数据DIN的第六数据产生。此外，第五对准数据ALIGN<5>可以由在时间点“T66”锁存的数据DIN的第三数据和在时间点“T69”锁存的数据DIN的第七数据产生。另外，第六对准数据ALIGN<6>可以由在时间点“T66”锁存的数据DIN的第四数据和在时间点“T69”锁存的数据DIN的第八数据产生。

因为第一内部选通信号IDQS、第二内部选通信号QDQS、第三内部选通信号IDQSB和第四内部选通信号QDQSB被产生成形成并具有反相相位，所以选择信号SEL可以具有逻辑“低”电平。因而，第一对准数据组ALIGN<1,2,5,6>可以作为第二选择对准数据组ALIGNSEL<3,4,7,8>输出。另外，第二对准数据组ALIGN<3,4,7,8>可以作为第一选择对准数据组ALIGNSEL<1,2,5,6>输出。此外，第一对准数据ALIGN<1>可以作为第三选择对准数据ALIGNSEL<3>输出。第二对准数据ALIGN<2>可以作为第四选择对准数据ALIGNSEL<4>输出。第五对准数据ALIGN<5>可以作为第七选择对准数据ALIGNSEL<7>输出。第六对准数据ALIGN<6>可以作为第八选择对准数据ALIGNSEL<8>输出。第三对准数据ALIGN<3>可以作为第一选择对准数据ALIGNSEL<1>输出。第四对准数据ALIGN<4>可以作为第二选择对准数据ALIGNSEL<2>输出。第七对准数据ALIGN<7>可以作为第五选择对准数据ALIGNSEL<5>输出。最后，第八对准数据ALIGN<8>可以作为第六选择对准数据ALIGNSEL<6>输出。

图15图示了产生第一内部数据至第八内部数据IDATA<1:8>的操作。如果在时间点“T71”数据DIN被输入至半导体器件，则第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>自时间点“T71”被对准，可以在时间点“T72”产生第一数据输入时钟信号DINCLK<1>的脉冲，并且可以在时间点“T73”产生第二数据输入时钟信号DINCLK<2>的脉冲。已经参照图11至图14详细地描述了将第一选择对准数据至第八选择对准数据ALIGNSEL<1:8>对准的操作和产生第一数据输入时钟信号和第二数据输入时钟信号DINCLK<1:2>的操作。

在时间点“T72”，第一内部数据IDATA<1>可以由与第一数据输入时钟信号DINCLK<1>同步地锁存的第一选择对准数据ALIGNSEL<1>的第二数据产生。在时间点“T72”，第二内部数据IDATA<2>可以由与第一数据输入时钟信号DINCLK<1>同步地锁存的第二选择对准数据ALIGNSEL<2>的第二数据产生。在时间点“T72”，第五内部数据IDATA<5>可以由与第一数据输入时钟信号DINCLK<1>同步地锁存的第五选择对准数据ALIGNSEL<5>的第一数据产生。在时间点“T72”，第六内部数据IDATA<6>可以由与第一数据输入时钟信号DINCLK<1>同步地锁存的第六选择对准数据ALIGNSEL<6>的第一数据产生。在时间点“T73”，第三内部数据IDATA<3>可以由与第二数据输入时钟信号DINCLK<2>同步地锁存的第三选择对准数据ALIGNSEL<3>的第二数据产生。在时间点“T73”，第四内部数据IDATA<4>可以由与第二数据输入时钟信号DINCLK<2>同步地锁存的第四选择对准数据ALIGNSEL<4>的第二数据产生。在时间点“T73”，第七内部数据IDATA<7>可以由与第二数据输入时钟信号DINCLK<2>同步地锁存的第七选择对准数据ALIGNSEL<7>的第一数据产生。在时间点“T73”，第八内部数据IDATA<8>可以由与第二数据输入时钟信号DINCLK<2>同步地锁存的第八选择对准数据ALIGNSEL<8>的第一数据产生。

以上所讨论的半导体器件在存储器件、处理器和计算机系统的设计中特别有用。例如，参见图16，图示了使用根据实施例的半导体器件的系统的框图，并且通常由附图标记1000来指示。系统1000可以包括一个或更多个处理器或中央处理器单元(“CPU”)1100。CPU 1100可以单独地使用或者与其他CPU组合使用。虽然CPU 1100将主要以单数形式提及，但是对于本领域技术人员而言将理解，可以实施具有任何数目的物理或逻辑CPU的系统。

芯片组1150可以在工作中与CPU 1100耦接。芯片组1150是CPU 1100与系统1000的其他部件之间的信号的通信路径，其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据该系统的配置，可以经由芯片组1150传送若干不同信号中的任何一个，并且本领域技术人员将理解，在不改变该系统的本质的情况下，可以容易地调整信号贯穿系统1000的路由。

如上所陈述的，存储器控制器1200可以在工作中与芯片组1150耦接。存储器控制器1200可以包括以上参照图1至图15所讨论的至少一种半导体器件。因而，存储器控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200在工作中可以与一个或更多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括以上关于图1至图15所讨论的半导体器件，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是一些工业标准存储器类型中的任何一种，包括但是不限制于单列直插式存储模块(“SIMM”)和双列直插式存储模块(“DIMM”)。另外，存储器件1350可以通过储存指令和数据这二者来便利安全地去除外部数据储存设备。

芯片组1150还可以与I/O总线1250耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。另外，I/O总线1250可以被集成在芯片组1150中。

盘驱动器控制器1450(即，内部盘驱动器)在工作中也可以与芯片组1150耦接。盘驱动器控制器1450可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据这二者来便利外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者可以实际上利用包括以上关于I/O总线1250所提及的所有通信协议中的任何类型来与芯片组1150通信。

需要注意的是，以上结合图16所述的系统1000仅仅是利用以上结合图1至图15所讨论的半导体器件的系统的一个实例。在可替选的实施例中，诸如蜂窝电话或数码照相机中，这些部件可以不同于图16中所示的实施例。

如上所述，根据实施例的半导体器件可以当具有不同相位的内部选通信号被产生成形成或具有普通相位或反相相位时将数据对准，并且可以将对准的数据分成包括具有相反相位的互补数据的多个分组数据，以选择性地输出分组数据。因而，半导体器件可以无误地接收并对准数据，而与内部选通信号的相位无关。

通过本发明的实施例可以看出，本发明提供了下面技术方案:

技术方案1.一种半导体器件，包括：

第一数据对准器，其适于响应于通过将数据选通信号分频获得的内部选通信号将输入数据对准，以产生第一对准数据和第二对准数据；

相位传感器，其适于响应于时钟信号来产生控制时钟信号，以及适于利用所述控制时钟信号感测所述内部选通信号的相位，以产生选择信号；以及

数据选择器，其适于响应于所述选择信号来选择性地将所述第一对准数据和所述第二对准数据作为第一选择对准数据和第二选择对准数据输出。

技术方案2.如技术方案1所述的半导体器件，

其中，所述相位传感器适于响应于从所述时钟信号获得的内部时钟信号来产生所述控制时钟信号；

其中，所述内部时钟信号包括第一内部时钟信号和第二内部时钟信号；以及

其中，所述相位传感器包括控制时钟发生器，其用于从所述时钟信号产生所述第一内部时钟信号和所述第二内部时钟信号，以及适于产生具有与所述第一内部时钟信号和所述第二内部时钟信号之间的相位差相对应的脉宽的所述控制时钟信号。

技术方案3.如技术方案2所述的半导体器件，

其中，所述第一内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的整数倍周期的时间点；以及

其中，所述第二内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的另一整数倍周期的时间点。

技术方案4.如技术方案2所述的半导体器件，其中，所述控制时钟信号具有与从所述第一内部时钟信号的上升沿直到所述第二内部时钟信号的上升沿的时段相对应的脉宽。

技术方案5.如技术方案2所述的半导体器件，其中，所述相位传感器还包括延迟单元，其适于将所述内部选通信号延迟，以产生延迟选通信号和互补的延迟选通信号。

技术方案6.如技术方案5所述的半导体器件，其中，所述相位传感器还包括锁存合成器，其适于与所述延迟选通信号和所述互补的延迟选通信号同步地锁存所述控制时钟信号，以产生第一锁存信号和第二锁存信号，以及适于响应于所述第一锁存信号和所述第二锁存信号来产生所述选择信号。

技术方案7.如技术方案6所述的半导体器件，其中，所述锁存合成器包括：

第一锁存单元，其适于与所述延迟选通信号同步地锁存所述控制时钟信号，以产生所述第一锁存信号；

第二锁存单元，其适于与所述互补的延迟选通信号同步地锁存所述控制时钟信号，以产生所述第二锁存信号；以及

选择信号发生器，其适于将所述第一锁存信号和所述第二锁存信号合成，以产生所述选择信号。

技术方案8.如技术方案6所述的半导体器件，还包括数据输入时钟发生器，其适于将所述第一锁存信号和所述第二锁存信号移位以产生第一移位信号和第二移位信号，以及适于响应于所述第一移位信号和所述第二移位信号来产生数据输入时钟信号。

技术方案9.如技术方案8所述的半导体器件，其中，所述数据输入时钟发生器包括：

第一移位器，其适于将所述第一锁存信号移位以产生所述第一移位信号；

第二移位器，其适于将所述第二锁存信号移位以产生所述第二移位信号；以及

合成器，其适于将所述第一移位信号和所述第二移位信号合成，以产生所述数据输入时钟信号。

技术方案10.如技术方案8所述的半导体器件，还包括内部数据发生器，其适于响应于所述数据输入时钟信号来锁存所述第一选择对准数据和所述第二选择对准数据，以产生内部数据。

技术方案11.如技术方案6所述的半导体器件，

其中，所述选择信号响应于所述第一锁存信号而被设定成具有第一电平；以及

其中，所述选择信号响应于所述第二锁存信号而被设定成具有第二电平。

技术方案12.如技术方案11所述的半导体器件，

其中，当所述选择信号被设定成具有所述第一电平时，所述数据选择器将所述第一对准数据作为所述第一选择对准数据输出，并且将所述第二对准数据作为所述第二选择对准数据输出；以及

其中，当所述选择信号被设定成具有所述第二电平时，所述数据选择器将所述第一对准数据作为所述第二选择对准数据输出，并且将所述第二对准数据作为所述第一选择对准数据输出。

技术方案13.一种半导体器件，包括：

数据对准器，其适于响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据；以及

数据控制器，其适于响应于时钟信号来产生控制时钟信号，适用于利用所述控制时钟信号感测所述内部选通信号的相位以产生第一锁存信号、第二锁存信号和选择信号，以及适于响应于所述第一锁存信号和所述第二锁存信号来产生用于产生内部数据的数据输入时钟信号。

技术方案14.如技术方案13所述的半导体器件，

其中，所述数据控制器适于响应于从所述时钟信号获得的内部时钟信号来产生所述控制时钟信号；以及

其中，所述内部时钟信号包括第一内部时钟信号和第二内部时钟信号；以及

其中，所述相位传感器包括控制时钟发生器，其适于从所述时钟信号产生所述第一内部时钟信号和所述第二内部时钟信号，以及适于产生具有与所述第一内部时钟信号和所述第二内部时钟信号之间的相位差相对应的脉宽的控制时钟信号。

技术方案15.如技术方案14所述的半导体器件，

其中，所述第一内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的整数倍周期的时间点；以及

其中，所述第二内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的另一整数倍周期的时间点。

技术方案16.如技术方案14所述的半导体器件，其中，所述控制时钟信号具有与从所述第一内部时钟信号的上升沿直到所述第二内部时钟信号的上升沿的时段相对应的脉宽。

技术方案17.如技术方案13所述的半导体器件，其中，所述数据控制器包括：

延迟单元，其适于将所述内部选通信号延迟，以产生延迟选通信号和互补的延迟选通信号；以及

锁存合成器，其适于与所述延迟选通信号和所述互补的延迟选通信号同步地锁存所述控制时钟信号，以产生所述第一锁存信号和所述第二锁存信号，以及适于响应于所述第一锁存信号和所述第二锁存信号来产生所述选择信号。

技术方案18.如技术方案13所述的半导体器件，其中，所述数据控制器包括数据输入时钟发生器，其适于将所述第一锁存信号和所述第二锁存信号移位以产生第一移位信号和第二移位信号，以及适于响应于所述第一移位信号和所述第二移位信号来产生所述数据输入时钟信号。

技术方案19.如技术方案13所述的半导体器件，还包括数据选择器，其适于响应于所述选择信号来选择性地将所述第一对准数据和所述第二对准数据作为第一选择对准数据和第二选择对准数据输出。

技术方案20.如技术方案19所述的半导体器件，还包括内部数据发生器，其适于响应于所述数据输入时钟信号来锁存所述第一选择对准数据和所述第二选择对准数据，以产生内部数据。

Claims (10)

1.一种半导体器件，包括：

第一数据对准器，其适于响应于通过将数据选通信号分频获得的内部选通信号将输入数据对准，以产生第一对准数据和第二对准数据；

相位传感器，其适于响应于时钟信号来产生控制时钟信号，以及适于利用所述控制时钟信号感测所述内部选通信号的相位，以产生选择信号；以及

数据选择器，其适于响应于所述选择信号来选择性地将所述第一对准数据和所述第二对准数据作为第一选择对准数据和第二选择对准数据输出。

2.如权利要求1所述的半导体器件，

其中，所述相位传感器适于响应于从所述时钟信号获得的内部时钟信号来产生所述控制时钟信号；

其中，所述内部时钟信号包括第一内部时钟信号和第二内部时钟信号；以及

其中，所述相位传感器包括控制时钟发生器，其用于从所述时钟信号产生所述第一内部时钟信号和所述第二内部时钟信号，以及适于产生具有与所述第一内部时钟信号和所述第二内部时钟信号之间的相位差相对应的脉宽的所述控制时钟信号。

3.如权利要求2所述的半导体器件，

其中，所述第一内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的整数倍周期的时间点；以及

其中，所述第二内部时钟信号的脉冲发生在自写入命令信号输入的时刻经过写入等待时间和所述时钟信号的另一整数倍周期的时间点。

4.如权利要求2所述的半导体器件，其中，所述控制时钟信号具有与从所述第一内部时钟信号的上升沿直到所述第二内部时钟信号的上升沿的时段相对应的脉宽。

5.如权利要求2所述的半导体器件，其中，所述相位传感器还包括延迟单元，其适于将所述内部选通信号延迟，以产生延迟选通信号和互补的延迟选通信号。

6.如权利要求5所述的半导体器件，其中，所述相位传感器还包括锁存合成器，其适于与所述延迟选通信号和所述互补的延迟选通信号同步地锁存所述控制时钟信号，以产生第一锁存信号和第二锁存信号，以及适于响应于所述第一锁存信号和所述第二锁存信号来产生所述选择信号。

7.如权利要求6所述的半导体器件，其中，所述锁存合成器包括：

第一锁存单元，其适于与所述延迟选通信号同步地锁存所述控制时钟信号，以产生所述第一锁存信号；

第二锁存单元，其适于与所述互补的延迟选通信号同步地锁存所述控制时钟信号，以产生所述第二锁存信号；以及

选择信号发生器，其适于将所述第一锁存信号和所述第二锁存信号合成，以产生所述选择信号。

8.如权利要求6所述的半导体器件，还包括数据输入时钟发生器，其适于将所述第一锁存信号和所述第二锁存信号移位以产生第一移位信号和第二移位信号，以及适于响应于所述第一移位信号和所述第二移位信号来产生数据输入时钟信号。

9.如权利要求8所述的半导体器件，其中，所述数据输入时钟发生器包括：

第一移位器，其适于将所述第一锁存信号移位以产生所述第一移位信号；

第二移位器，其适于将所述第二锁存信号移位以产生所述第二移位信号；以及

合成器，其适于将所述第一移位信号和所述第二移位信号合成，以产生所述数据输入时钟信号。

10.一种半导体器件，包括：

数据对准器，其适于响应于通过将数据选通信号分频获得的内部选通信号来将输入数据对准，以产生第一对准数据和第二对准数据；以及

数据控制器，其适于响应于时钟信号来产生控制时钟信号，适用于利用所述控制时钟信号感测所述内部选通信号的相位以产生第一锁存信号、第二锁存信号和选择信号，以及适于响应于所述第一锁存信号和所述第二锁存信号来产生用于产生内部数据的数据输入时钟信号。