KR102614686B1 - 멀티 랭크 메모리를 위한 인터페이스 회로 - Google Patents

멀티 랭크 메모리를 위한 인터페이스 회로 Download PDF

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Abstract

본 발명은 제 1 지연 라인 회로, 및 샘플링 회로를 포함한다. 제 1 지연 라인 회로는, 제 1 데이터 스트로브를 지연시켜, 기준 데이터 스트로브의 기준 타이밍에 대해 제 1 시간 길이만큼 어긋난 타이밍을 갖는 제 1 데이터 신호가 하나의 논리 값을 나타내는 제 1 시간 구간 내에 제 2 데이터 스트로브의 에지가 배열되도록, 제 2 데이터 스트로브를 생성한다. 샘플링 회로는, 제 2 데이터 스트로브의 에지에 응답하여 제 1 데이터 신호를 샘플링 한다. 제 1 데이터 신호 및 제 2 데이터 신호는, 기준 타이밍에 대해 시간 길이들만큼 각각 어긋난 데이터 신호들에 포함된다. 제 1 데이터 스트로브의 에지는, 기준 타이밍에 대해 시간 길이들 중 가장 짧은 시간 길이만큼 어긋난 제 2 데이터 신호가 하나의 논리 값을 나타내는 제 2 시간 구간 내에 배열된다.

Description

멀티 랭크 메모리를 위한 인터페이스 회로{INTERFACE CIRCUIT FOR MULTI RANK MEMORY}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 메모리를 위한 인터페이스 회로에 관한 것이다.
최근, 컴퓨터, 휴대폰, 및 스마트폰 등 정보 기기의 발달에 따라, 정보 기기에 의해 많은 양의 정보가 저장 및 처리 되고 있다. 따라서, 더욱 향상된 성능의 메모리 장치들이 정보 기기의 구성요소로서 요구되고 있다. 메모리 반도체는 저전력으로 동작이 가능하기 때문에 메모리 장치에 많이 사용된다.
고용량의 메모리 시스템이 요구됨에 따라 다수의 랭크들을 사용하는 멀티 랭크 메모리 시스템이 사용되고 있다. 멀티 랭크 메모리 시스템에서, 다수의 랭크들은 하나의 채널을 공유할 수 있다. 따라서, 채널의 수의 증가 없이, 메모리 시스템의 전체 용량은 증가할 수 있다.
멀티 랭크 메모리 시스템을 동작 시키기 위해서, 다수의 랭크들에서 생성되는 데이터 신호를 합치는(merging) 인터페이스 회로의 설계가 요구된다. 메모리 시스템이 소비하는 전력을 감소시키기 위해, 인터페이스 회로에 의해 소비되는 전력을 감소시킬 필요가 있다. 또한, 메모리 시스템 설계의 효율성을 위해, 인터페이스 회로가 배치되는 면적을 감소시킬 필요가 있다.
본 발명은 적은 면적에 배치되고, 적은 전력을 소비하는 메모리 시스템을 구성하기 위한 인터페이스 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 제 1 지연 라인 회로 및 샘플링 회로를 포함할 수 있다. 제 1 데이터 스트로브를 지연시켜, 기준 데이터 스트로브의 기준 타이밍에 대해 제 1 시간 길이만큼 어긋난 타이밍을 갖는 제 1 데이터 신호가 하나의 논리 값을 나타내는 제 1 시간 구간 내에 제 2 데이터 스트로브의 에지가 배열되도록, 제 2 데이터 스트로브를 생성할 수 있다. 제 2 데이터 스트로브의 에지에 응답하여 제 1 데이터 신호를 샘플링할 수 있다. 제 1 데이터 신호 및 제 2 데이터 신호는, 기준 타이밍에 대해 시간 길이들만큼 각각 어긋난 타이밍들을 갖는 데이터 신호들에 포함될 수 있다. 제 1 데이터 스트로브의 에지는, 기준 타이밍에 대해 시간 길이들 중 가장 짧은 시간 길이만큼 어긋난 타이밍을 갖는 제 2 데이터 신호가 하나의 논리 값을 나타내는 제 2 시간 구간 내에 배열될 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템에 의해 소비되는 전력이 감소되고, 메모리 시스템을 위한 인터페이스 회로의 면적이 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도 이다.
도 2는 도 1의 메모리의 예시적인 구성을 보여주는 블록도 이다.
도 3은 도 1의 인터페이스 회로의 예시적인 구성을 보여주는 블록도 이다.
도 4는 도 3의 DQS 스플릿 회로의 예시적인 구성을 보여주는 블록도 이다.
도 5는 도 3의 머지 회로의 예시적인 구성을 보여주는 블록도 이다.
도 6은 도 5의 샘플링 회로의 예시적인 구성을 보여주는 블록도 이다.
도 7은 도 1의 데이터 신호 및 데이터 스트로브에 대한 지연을 결정하기 위한 트레이닝을 보여주는 타이밍도 이다.
도 8은 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 9는 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 10은 도 5의 머지 회로의 구성에 따른 예시적인 메모리 및 인터페이스 회로를 보여주는 블록도 이다.
도 11은 도 3의 머지 회로의 예시적인 구성을 보여주는 블록도 이다.
도 12는 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 13은 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 14는 도 11의 머지 회로의 구성에 따른 예시적인 메모리 및 인터페이스 회로를 보여주는 블록도 이다.
도 15는 도 1의 메모리 시스템의 예시적인 동작을 보여주는 순서도 이다.
도 16은 도 1의 메모리 시스템을 포함하는 예시적인 전자 장치를 보여주는 블록도 이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도 이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리(110) 및 메모리 컨트롤러(10)를 포함할 수 있다. 메모리 컨트롤러(10)는 인터페이스 회로(120), 및 제어 회로(130)를 포함할 수 있다.
메모리(110)는 데이터를 저장하고, 데이터를 입력 및 출력할 수 있다. 메모리(110)는 인터페이스 회로(120)를 통해 제어 회로(130)로부터 명령 신호를 수신할 수 있다. 메모리(110)는 명령 신호의 제어에 의해, 읽기 동작을 수행할 수 있다. 메모리(110)는 읽기 동작에 의해 저장된 데이터를 읽을 수 있다. 메모리(110)는 읽힌 데이터를 나타내는 데이터 신호(DQ)를 생성할 수 있다. 예로서, 데이터 신호(DQ)는 데이터를 나타내기 위해, 논리 값을 가질 수 있다. 메모리(110)는 데이터 신호(DQ)를 인터페이스 회로(120)로 출력할 수 있다.
데이터 신호(DQ)는 데이터 스트로브(DQS)의 주기에 대응하여 m비트의 데이터를 나타낼 수 있다(단, m은 자연수). 예로서, 데이터 신호(DQ)는 m개의 데이터 신호들을 포함할 수 있다. m개의 데이터 신호들 각각은 데이터 스트로브(DQS)의 주기에 대응하여 1비트의 데이터를 나타낼 수 있다. 도 2를 참조하여 설명될 것과 같이, 메모리(110)는 하나 이상의 랭크(rank)들을 포함할 수 있다. 본 명세서에서, 랭크는 특정 크기의 데이터를 입출력 하도록 구성되는 메모리의 단위를 의미한다. 예로서, 하나의 랭크는 하나의 메모리 모듈 등으로 구현될 수 있다. 메모리(110)의 랭크들 각각은 데이터 신호(DQ)에 포함되는 하나 이상의 데이터 신호들을 생성할 수 있다.
예로서, 메모리(110)는 멀티 랭크 시스템을 지원하도록 구성되는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 또는, 메모리(110)는 이종의 메모리들을 포함할 수 있다.
메모리(110)의 랭크들 각각은 데이터 신호(DQ)를 읽는 데 사용될 데이터 스트로브(DQS)를 생성할 수 있다. 메모리(110)는 랭크들로부터 생성된 데이터 스트로브(DQS)를 인터페이스 회로(120)로 출력할 수 있다.
예로서, 데이터 스트로브(DQS)는 논리 하이 값 및 논리 로우 값을 주기적으로 가질 수 있다. 데이터 스트로브(DQS)는, 데이터 스트로브(DQS)의 논리 값이 논리 로우 값에서 논리 하이 값으로 변하는 구간(이하, 상승 에지)을 포함할 수 있다. 데이터 스트로브(DQS)는, 데이터 스트로브(DQS)의 논리 값이 논리 하이 값에서 논리 로우 값으로 변하는 구간(이하, 하강 에지)을 포함할 수 있다. 도 2를 참조하여 메모리의 구성 및 동작이 좀 더 구체적으로 설명된다.
인터페이스 회로(120)는 메모리(110)로부터 데이터 신호(DQ) 및 데이터 스트로브(DQS)를 수신할 수 있다. 인터페이스 회로(120)는 제어 회로(130)로부터 신호(SLC) 및 신호(SLD)를 수신할 수 있다. 예로서, 인터페이스 회로(120)는 신호(SLC)에 기초하여, 데이터 스트로브(DQS)를 지연시킬 수 있다. 예로서, 인터페이스 회로(120)는 신호(SLD)에 기초하여, 데이터 신호(DQ) 또는 데이터 스트로브(DQS)를 지연시킬 수 있다.
인터페이스 회로(120)는 데이터 스트로브(DQS)에 응답하여, 메모리(110)의 하나 이상의 랭크들로부터 생성되는 데이터 신호(DQ)를 샘플링 할 수 있다. 예로서, 인터페이스 회로(120)는 데이터 스트로브(DQS)의 상승 에지 및 하강 에지에 응답하여, 데이터 신호(DQ)에 의해 나타나는 데이터를 샘플링 할 수 있다. 인터페이스 회로(120)는 샘플링을 통해 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)를 생성할 수 있다.
데이터 신호(DQ)가 데이터 스트로브(DQS)의 주기에 대응하여 m비트의 데이터를 나타내기 때문에, 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL) 각각은 데이터 스트로브(DQS)의 주기에 대응하여 m비트의 데이터를 나타낼 수 있다. 데이터 신호 하이(DQH)는 m개의 데이터 신호 하이들을 포함할 수 있다. 데이터 신호 로우(DQL)는 m개의 데이터 신호 로우들을 포함할 수 있다. m개의 데이터 신호 하이들 및 m개의 데이터 신호 로우들 각각은 데이터 스트로브(DQS)의 주기에 대응하여 1비트의 데이터를 나타낼 수 있다.
데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)는 데이터 신호(DQ)의 논리 값을 가질 수 있다. 따라서, 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)는 데이터 신호(DQ)의 데이터를 나타낼 수 있다. 인터페이스 회로(120)는 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)를 제어 회로(130)로 출력할 수 있다. 도 3을 참조하여 인터페이스 회로(120)의 구성 및 동작이 좀 더 구체적으로 설명된다.
도 1은 더 나은 이해를 가능하게 하기 위해 인터페이스 회로(120)가 제어 회로(130)와 별개인 예시를 보여준다. 그러나, 다른 실시 예에서, 인터페이스 회로(120)의 일부 또는 전부는 제어 회로(130) 내부에 포함될 수 있다.
제어 회로(130)는 인터페이스 회로(120)로부터 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)를 수신할 수 있다. 제어 회로(130)는 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)에 의해 나타나는 데이터를 획득할 수 있다. 획득된 데이터는 프로세서 등의 처리 장치에 의해 사용될 수 있다(도 16 참조).
제어 회로(130)는 데이터 신호(DQ) 및 데이터 스트로브(DQS)의 지연들과 관련된 정보를 저장할 수 있다. 예로서, 제어 회로(130)는 트레이닝에 기초하여 결정된, 데이터 신호(DQ) 및 데이터 스트로브(DQS)의 지연들과 관련된 정보를 저장할 수 있다. 제어 회로(130)는 저장된 정보에 기초하여, 데이터 스트로브(DQS)를 지연시키는데 사용되는 신호(SLC)를 생성할 수 있다. 제어 회로(130)는 저장된 정보에 기초하여, 데이터 신호(DQ) 또는 데이터 스트로브(DQS)를 지연시키는 데 사용되는 신호(SLD)를 생성할 수 있다.
트레이닝에 기초하여 결정된 지연들은 데이터 스트로브(DQS)의 상승 에지 및 하강 에지, 및 데이터 신호(DQ)와 관련될 수 있다. 예로서, 지연들에 의해, 데이터 스트로브(DQS)의 상승 에지 및 하강 에지가 특정 시간 구간에 위치함에 따라, 인터페이스 회로(120)가 충분한 마진을 가지고 데이터 신호(DQ)를 샘플링 할 수 있다. 도 8, 도 9, 도 12, 및 도 13을 참조하여, 데이터 스트로브(DQS) 및 데이터 신호(DQ)의 지연들이 좀 더 구체적으로 설명될 것이다.
도 1에서 신호(SLC) 및 신호(SLD)는 하나의 신호로 도시되어 있으나, 도 4, 도 5, 및 도 11을 참조하여 설명될 것과 같이, 신호(SLC) 및 신호(SLD)는 하나 이상의 상이한 신호들을 포함할 수 있다.
도 2는 도 1의 메모리의 예시적인 구성을 보여주는 블록도 이다.
도 2를 참조하면, 메모리(110)는 제 1 내지 제 n 랭크들(111_1 내지 111_n)을 포함할 수 있다. 도 2는 3개 이상의 랭크들(111_1 내지 111_n)을 포함하는 메모리(110)를 도시하나, 본 발명은 하나 이상의 랭크들을 포함하는 모든 실시 예를 포함할 수 있다.
도 1을 참조하여 설명된 바와 같이, 데이터 신호(DQ)는 m개의 데이터 신호들을 포함할 수 있다. 예로서, 도 1의 데이터 신호(DQ)는 데이터 신호(DQ1)를 포함할 수 있다. 데이터 신호(DQ1)는 데이터 스트로브(DQS)의 주기에 대응하여 1비트의 데이터를 나타낼 수 있다. 이하 더 나은 이해를 위하여, 도 2 내지 도 6을 참조하여, 데이터 신호(DQ)에 포함되는 m개의 데이터 신호들 중 데이터 신호(DQ1)에 대해 설명될 것이다.
도 1을 참조하여 설명된 바와 같이, 랭크들(111_1 내지 111_n)은, 제어 회로(130)로부터 인터페이스 회로(120)를 통해 수신되는 명령 신호에 의해, 데이터 신호(DQ1) 및 데이터 스트로브(DQS)를 생성할 수 있다. 데이터 신호(DQ1) 및 데이터 스트로브(DQS)는, 명령 신호에 의해, 랭크들(111_1 내지 111_n) 중 하나의 랭크에 의해서만 선택적으로 생성될 수 있다.
예로서, 제 1 시간 구간 동안, 제 1 랭크(111_1)는 데이터 신호(DQ1) 및 데이터 스트로브(DQS)를 생성할 수 있다. 이후, 제 1 시간 구간과 중첩하지 않는 제 2 시간 구간 동안, 제 1 랭크(111_1)는 데이터 신호(DQ1) 및 데이터 스트로브(DQS)를 생성하지 않고, 제 2 랭크(111_2)가 데이터 신호(DQ1) 및 데이터 스트로브(DQS)를 생성할 수 있다. 제 1 내지 제 n 랭크들(111_1 내지 111_n) 중 하나에 의해 생성된 데이터 신호(DQ1) 및 데이터 스트로브(DQS)는 인터페이스 회로(120)로 출력될 수 있다.
도 3은 도 1의 인터페이스 회로의 예시적인 구성을 보여주는 블록도 이다. 도 3을 참조하면, 인터페이스 회로(120)는 DQS 스플릿 회로(121) 및 머지 회로(122)를 포함할 수 있다.
DQS 스플릿 회로(121)는 메모리(110)로부터 데이터 스트로브(DQS)를 수신할 수 있다. DQS 스플릿 회로(121)는 제어 회로(130)로부터 신호(SLC)를 수신할 수 있다. DQS 스플릿 회로(121)는, 데이터 스트로브(DQS) 및 신호(SLC)에 기초하여 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 생성할 수 있다.
예로서, DQS 스플릿 회로(121)는, 데이터 스트로브(DQS)를 특정 시간들 만큼 지연 시켜 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 생성할 수 있다. 도 4를 참조하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 생성하기 위한 예시적인 방법이 설명될 것이다. DQS 스플릿 회로(121)는 제 1 내지 제 n 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 머지 회로(122)로 출력할 수 있다.
머지 회로(122)는 메모리(110)로부터 데이터 신호(DQ1)를 수신할 수 있다. 머지 회로(122)는 DQS 스플릿 회로(121)로부터 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 수신할 수 있다.
예로서, 머지 회로(122)는 신호(SLD)에 기초하여 데이터 신호(DQ) 또는 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 각각을 지연시킬 수 있다. 도 5를 참조하여, 데이터 신호(DQ1)를 지연시키도록 구성되는 머지 회로(122)의 예시적인 구성이 설명된다. 도 11을 참조하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 지연시키도록 구성되는 머지 회로(122)의 예시적인 구성이 설명된다.
머지 회로(122)는 데이터 스트로브들(DQS_R1 내지 DQS_Rn)에 기초하여, 지연된 데이터 신호(DQ1)를 샘플링 할 수 있다(도 5 참조). 또는, 머지 회로(122)는 지연된 데이터 스트로브들(DQS_R1 내지 DQS_Rn)에 기초하여, 데이터 신호(DQ1)를 샘플링 할 수 있다(도 11 참조).
머지 회로(122)는 샘플링을 통해 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)를 생성할 수 있다. 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)는 데이터 신호(DQ1)의 데이터를 나타낼 수 있다. 머지 회로(122)는 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)를 제어 회로(130)로 출력할 수 있다. 도 5 및 도 6을 참조하여, 머지 회로(122)에 의해 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)가 출력되는 방법이 설명될 것이다.
도 4는 도 3의 DQS 스플릿 회로의 예시적인 구성을 보여주는 블록도 이다. 도 3의 DQS 스플릿 회로(121)는 도 4의 DQS 스플릿 회로(200)를 포함할 수 있다.
도 4를 참조하면, DQS 스플릿 회로(200)는 논리곱 연산자들(210_1 내지 210_n) 및 지연 라인들(220_1 내지 220_n)을 포함할 수 있다. 지연 라인들(220_1 내지 220_n) 각각은 신호를 지연시키도록 구성되는 전자 회로들을 포함할 수 있다. 예로서, 지연 라인들(220_1 내지 220_n) 각각은 하나 이상의 버퍼들을 포함할 수 있다.
도 4는 3개 이상의 논리곱 연산자들(210_1 내지 210_n) 및 지연 라인들(220_1 내지 220_n)을 포함하는 DQS 스플릿 회로(200)를 도시하나, 본 발명은 하나 이상의 논리곱 연산자들(210_1 내지 210_n) 및 지연 라인들(220_1 내지 220_n)을 포함하는 DQS 스플릿 회로(200)의 모든 실시 예들을 포함할 수 있다. 도 4는 논리곱 연산자들(210_1 내지 210_n)을 도시하나, 본 발명은, 특정 신호에 대해, 논리곱 연산자들(210_1 내지 210_n)로부터 출력되는 신호와 실질적으로 동일한 신호를 출력하도록 구성되는 다양한 논리 회로들의 모든 실시 예들을 포함할 수 있다.
도 1 및 도 3에는 도시되지 않았으나, DQS 스플릿 회로(200)는 제어 회로(130)로부터 게이트 신호들(G1 내지 Gn)을 수신할 수 있다. 논리곱 연산자들(210_1 내지 210_n)은 제 1 내지 제 n 게이트 신호들(G1 내지 Gn)에 각각 응답하여, 데이터 스트로브(DQS)를 지연 라인들(220_1 내지 220_n)로 각각 전달할 수 있다.
도 2를 참조하여 설명된 바와 같이, 데이터 신호(DQ1)는 메모리(130)의 제 1 내지 제 n 랭크들(111_1 내지 111_n) 중 하나에 의해 생성될 수 있다. 메모리(110)는, 제어 회로(130)의 제어에 따라 제 1 내지 제 n 랭크들(111_1 내지 111_n) 중 하나에 의해 데이터 신호(DQ1)를 출력할 수 있다. 게이트 신호들(G1 내지 Gn)은 데이터 신호(DQ)를 생성하는 랭크와 관련될 수 있다.
예로서, 제어 회로(130)는, 제 1 내지 제 n 게이트 신호들(G1 내지 Gn) 중 데이터 신호(DQ1)를 생성한 랭크에 대응하여, 논리 값 하이를 값는 게이트 신호를 출력할 수 있다. 논리곱 연산자들(210_1 내지 210_n)은 제 1 내지 제 n 게이트 신호들(G1 내지 Gn)의 논리 값 하이에 각각 응답하여, 데이터 스트로브(DQS)를 지연 라인들(220_1 내지 220_n)로 각각 출력할 수 있다.
예로서, 제 1 게이트 신호(G1)는 제 1 랭크(111_1)와 관련될 수 있다. 제 1 랭크(111_1)는 제어 회로(130)로부터 수신되는 명령 신호에 의해 데이터 신호(DQ1)를 생성 할 수 있다. 이에 대응하여, 제어 회로(130)는 논리 값 하이를 갖는 제 1 게이트 신호(G1)를 논리곱 연산자(210_1)로 출력할 수 있다. 또한, 제어 회로(130)는 논리 값 로우를 갖는 제 2 내지 제 n 게이트 신호들(G2 내지 Gn)을 논리곱 연산자들(210_2 내지 210_n)로 각각 출력할 수 있다.
논리곱 연산자(210_1)는 제 1 게이트 신호(G1)의 논리 값 하이에 응답하여, 데이터 스트로브(DQS)를 지연 라인(220_1)으로 전달 할 수 있다. 논리곱 연산자들(210_2 내지 210_n)은 제 2 내지 제 n 게이트 신호들(G2 내지 Gn)의 논리 값 로우에 응답하여, 논리 값 로우를 갖는 신호들을 지연 라인들(220_2 내지 220_n)로 각각 출력할 수 있다.
지연 라인들(220_1 내지 220_n)은 논리곱 연산자들(210_1 내지 210_n)로부터 데이터 스트로브(DQS)를 수신할 수 있다. 지연 라인들(220_1 내지 220_n)은 제 1 내지 제 n 신호들(SLC 1 내지 SLC n)을 각각 수신할 수 있다. 도 1 및 도 3의 신호(SLC)는 제 1 내지 제 n 신호들(SLC 1 내지 SLC n)을 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, 신호(SLC)는 데이터 스트로브(DQS)의 지연들과 관련될 수 있다. 따라서, 제 1 내지 제 n 신호들(SLC 1 내지 SLC n)은 데이터 스트로브(DQS)의 지연과 관련될 수 있다.
지연 라인들(220_1 내지 220_n)은 제 1 내지 제 n 신호들(SLC 1 내지 SLC n)에 각각 기초하여, 데이터 스트로브(DQS)를 특정 시간만큼 지연시킬 수 있다. 지연 라인들(220_1 내지 220_n)이 데이터 스트로브(DQS)를 각각 얼마만큼 지연시키는지는 도 8 및 도 12를 참조하여 설명될 것이다. 지연 라인들(220_1 내지 220_n)은 데이터 스트로브(DQS)를 지연시켜, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 각각 생성할 수 있다. 지연 라인들(220_1 내지 220_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 도 3의 머지 회로(122)로 각각 출력할 수 있다.
게이트 신호들(G1 내지 Gn) 중 하나가 논리 값 하이를 가지고 나머지가 논리 값 로우를 가짐에 따라, 논리합 연산자들(210_1 내지 210_n) 중 하나로부터 데이터 스트로브(DQS)가 출력되고, 나머지로부터 논리 값 로우를 갖는 신호가 출력될 수 있다. 따라서, DQS 스플릿 회로(200)는, 게이트 신호들(G1 내지 Gn) 중 하나의 논리 값 하이에 응답하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나를 선택적으로 출력할 수 있다.
데이터 스트로브(DQS_R1)는 제 1 게이트 신호(G1)의 논리 값 하이에 응답하여 출력되는 데이터 스트로브(DQS)에 기초하여 출력되므로, 데이터 스트로브(DQS_R1)는 제 1 랭크(111_1)과 관련될 수 있다. 유사하게, 데이터 스트로브들(DQS_R2 내지 DQS_Rn)은 제 2 내지 제 n 랭크들(111_2 내지 111_n)과 각각 관련될 수 있다.
도 5는 도 3의 머지 회로의 예시적인 구성을 보여주는 블록도 이다. 도 3의 머지 회로(122)는 도 5의 머지 회로(300a)를 포함할 수 있다.
도 5를 참조하면, 머지 회로(300a)는 지연 라인들(310a_1 내지 310a_n), 샘플링 회로들(320a_1 내지 320a_n), 및 논리합 연산자들(331a 및 332a)을 포함할 수 있다. 지연 라인들(310a_1 내지 310a_n)은 신호를 지연시키도록 구성되는 전자 회로들을 포함할 수 있다. 예로서, 지연 라인들(310a_1 내지 310a_n)은 하나 이상의 버퍼들을 포함할 수 있다.
도 5는 논리합 연산자들(331a 및 332a)을 도시하나, 본 발명은, 특정 신호에 대해, 논리합 연산자들(331a 및 332a)로부터 출력되는 신호와 실질적으로 동일한 신호를 출력하도록 구성되는 다양한 논리 회로들의 모든 실시 예들을 포함할 수 있다.
지연 라인들(310a_1 내지 310a_n) 각각은 메모리(130)로부터 데이터 신호(DQ1)를 수신할 수 있다. 지연 라인들(310a_1 내지 310a_n)은 제 1 내지 제 n 신호들(SLD_DQ 1 내지 SLD_DQ n)을 제어 회로(130)로부터 각각 수신할 수 있다. 도 1 및 도 3의 신호(SLD)는 제 1 내지 제 n 신호들(SLD_DQ 1 내지 SLD_DQ n)을 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, 신호(SLD)는 데이터 신호(DQ1)의 지연들과 관련될 수 있다. 따라서, 제 1 내지 제 n 신호들(SLD_DQ 1 내지 SLD_DQ n)은 데이터 신호(DQ1)의 지연과 관련될 수 있다.
지연 라인들(310a_1 내지 310a_n)은 제 1 내지 제 n 신호들(SLD_DQ 1 내지 SLD_DQ n)에 각각 기초하여, 데이터 신호(DQ1)를 특정 시간만큼 지연시킬 수 있다. 지연 라인들(310a_1 내지 310a_n)이 데이터 신호(DQ1)를 각각 얼마만큼 지연시키는지는 도 9를 참조하여 설명될 것이다. 지연 라인들(310a_1 내지 310a_n)은 데이터 신호(DQ1)를 지연시켜, 데이터 신호들(DQ1_R1 내지 DQ1_Rn)을 각각 생성할 수 있다. 지연 라인들(310a_1 내지 310a_n)은 데이터 신호들(DQ1_R1 내지 DQ1_Rn)을 샘플링 회로들(320a_1 내지 320a_n)로 각각 출력할 수 있다.
샘플링 회로들(320a_1 내지 320a_n)은 지연 라인들(310a_1 내지 310a_n)로부터 데이터 신호들(DQ1_R1 내지 DQ1_Rn)을 각각 수신할 수 있다. 샘플링 회로들(320a_1 내지 320a_n)은 DQS 스플릿 회로(121 또는 200)로부터 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 각각 수신할 수 있다.
샘플링 회로들(320a_1 내지 320a_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)에 각각 응답하여, 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn) 및 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn)을 각각 생성할 수 있다.
도 1을 참조하여 설명된 바와 같이, 샘플링 회로들(320a_1 내지 320a_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)의 상승 에지들 및 하강 에지들에 응답하여, 데이터 신호들(DQ1_R1 내지 DQ1_Rn)을 각각 샘플링 할 수 있다.
예로서, 샘플링 회로들(320a_1 내지 320a_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)의 상승 에지들에 응답하여, 데이터 신호들(DQ1_R1 내지 DQ1_Rn)로부터, 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn)을 각각 생성할 수 있다. 샘플링 회로들(320a_1 내지 320a_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)의 하강 에지들에 응답하여, 데이터 신호들(DQ1_R1 내지 DQ1_Rn)로부터, 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn)을 각각 생성할 수 있다.
샘플링 회로들(320a_1 내지 320a_n)은 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn)을 논리합 연산자(331a)로 출력할 수 있다. 샘플링 회로들(320a_1 내지 320a_n)은 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn)을 논리합 연산자(332a)로 출력할 수 있다.
도 4를 참조하여 설명된 바와 같이, DQS 스플릿 회로(121 또는 200)는 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나를 선택적으로 출력할 수 있다. 따라서, 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나에 응답하여, 샘플링 회로들(320a_1 내지 320a_n) 중 하나가 동작할 수 있다. 따라서, 샘플링 회로들(320a_1 내지 320a_n) 중 하나가 그 샘플링 회로에 대응하는 데이터 신호 하이 및 데이터 신호 로우를 출력할 수 있다. 그 데이터 신호 하이 및 데이터 신호 로우는 데이터 신호(DQ1)의 데이터를 나타낼 수 있다.
샘플링 회로들(320a_1 내지 320a_n) 중 데이터 스플릿 회로(121 또는 200)로부터 데이터 스트로브를 수신하지 않는 샘플링 회로들은 샘플링을 수행하지 않을 수 있다. 샘플링 회로들(320a_1 내지 320a_n) 중 데이터 스플릿 회로(121 또는 200)로부터 논리 값 로우를 갖는 신호들을 수신하는 샘플링 회로들은, 데이터 신호(DQ1)의 데이터를 나타내지 않는 데이터 신호 하이들 및 데이터 신호 로우들을 출력할 수 있다. 예로서, 데이터 신호(DQ1)의 데이터를 나타내지 않는 데이터 신호 하이들 및 데이터 신호 로우들은 논리 값 0을 가질 수 있다.
논리합 연산자(331a)는 샘플링 회로들(320a_1 내지 320a_n) 중 하나로부터 데이터 신호(DQ1)의 데이터를 나타내는 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn) 중 하나를 수신할 수 있다. 논리합 연산자(332a)는 샘플링 회로들(320a_1 내지 320a_n) 중 하나로부터 데이터 신호(DQ1)의 데이터를 나타내는 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn) 중 하나를 수신할 수 있다. 논리합 연산자(331a)는 수신되는 데이터 신호 하이에 응답하여, 데이터 신호 하이(DQ1H)를 제어 회로(130)로 출력할 수 있다. 논리합 연산자(331a)는 수신되는 데이터 신호 로우에 응답하여, 데이터 신호 로우(DQ1L)를 제어 회로(130)로 출력할 수 있다.
데이터 신호 하이(DQ1H)는 수신되는 데이터 신호 하이의 데이터를 나타낼 수 있다. 따라서, 데이터 신호 하이(DQ1H)는 수신되는 데이터 신호 하이의 논리 값을 가질 수 있다. 데이터 신호 로우(DQ1L)는 수신되는 데이터 신호 로우의 데이터를 나타낼 수 있다. 따라서, 데이터 신호 로우(DQ1L)는 수신되는 데이터 신호 로우의 논리 값을 가질 수 있다.
이상 설명된 바와 같이, 머지 회로(300a)는 선택적으로 수신되는 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나에 응답하여, 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn) 중 하나 및 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn) 중 하나를 생성할 수 있다. 머지 회로(300a)는 데이터 신호 하이들(DQ1H_R1 내지 DQ1H_Rn) 중 하나 및 데이터 신호 로우들(DQ1L_R1 내지 DQ1L_Rn) 중 하나를 제어 회로(130)로 출력할 수 있다.
예로서, 도 2 및 도 4를 도 5와 함께 참조하면, 제어 회로(130)의 명령 신호에 의해, 메모리(110)의 제 1 랭크(111_1)는 데이터 신호(DQ1)를 출력할 수 있다. 제어 회로(130)는 제 1 게이트 신호(G1)를 논리곱 연산자(210_1)로 출력할 수 있다. DQS 스플릿 회로(200)는 제 1 게이트 신호(G1)에 응답하여 데이터 스트로브(DQS_R1)를 샘플링 회로(320a_1)로 출력할 수 있다. 샘플링 회로(320a_1)는 제 1 데이터 스트로브(DQS_R1)에 응답하여 데이터 신호(DQ1_R1)를 샘플링 할 수 있다. 샘플링을 통해, 샘플링 회로(320a_1)는 데이터 신호 하이(DQ1H_R1) 및 데이터 신호 로우(DQ1L_R1)를 생성할 수 있다.
샘플링 회로(320a_1)는 데이터 신호 하이(DQ1H_R1)를 논리합 연산자(331a)로 출력할 수 있다. 샘플링 회로(320a_1)는 데이터 신호 로우(DQ1L_R1)를 논리합 연산자(332a)로 출력할 수 있다. 논리합 연산자(331a)는 데이터 신호 하이(DQ1H_R1)에 응답하여, 데이터 신호 하이(DQ1H)를 제어 회로(130)로 출력할 수 있다. 논리합 연산자(332a)는 데이터 신호 로우(DQ1L_R1)에 응답하여, 데이터 신호 로우(DQ1L)를 제어 회로(130)로 출력할 수 있다.
도 4를 참조하여 설명된 바와 같이, 데이터 스트로브(DQS_R1)는 제 1 랭크(111_1)와 관련될 수 있다. 따라서, 데이터 스트로브(DQS_R1)에 기초하여 출력되는 데이터 신호(DQ1H_R1)는 제 1 랭크(111_1)와 관련될 수 있다. 유사하게, 데이터 신호들(DQ1H_R2 내지 DQ1H_Rn)은 제 2 내지 제 n 랭크들(111_2 내지 111_n)과 각각 관련될 수 있다.
데이터 스트로브(DQS_R1)에 응답하여 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)가 생성되는 방법과 유사한 방법에 의해, 데이터 스트로브들(DQS_R2 내지 DQS_Rn)에 응답하여 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)가 생성될 수 있으므로, 이하 설명은 생략된다. 도 6을 참조하여, 샘플링 회로들(320a_1 내지 320a_n)의 동작이 좀 더 구체적으로 설명될 것이다.
도 1을 참조하여 설명된 바와 같이 데이터 신호(DQ)는 데이터 신호(DQ1)를 포함하여 m개의 데이터 신호들을 포함할 수 있다. 따라서, 도 3의 머지 회로(122)는 m개의 데이터 신호들에 각각 대응하는 m개의 머지 회로들을 포함할 수 있다. 예로서, m이 8인 경우, 머지 회로(122)는 머지 회로(300a)의 구성과 유사한 구성을 갖는 8개의 머지 회로들을 포함할 수 있다(도 10 참조).
도 6은 도 5의 샘플링 회로의 예시적인 구성을 보여주는 블록도 이다.
도 5의 샘플링 회로들(320a_1 내지 320a_n) 각각은 도 6의 샘플링 회로(400)를 포함할 수 있다. 이하, 샘플링 회로(320a_1)에 포함되는 샘플링 회로(400)에 대해 설명된다. 샘플링 회로(400)는 플립플롭(410) 및 플립플롭(420)을 포함할 수 있다.
도 4 및 도 5를 도 6과 함께 참조하면, 플립플롭(410)은 지연 라인(310a_1)으로부터 데이터 신호(DQ1_R1)를 입력신호(D)로서 수신할 수 있다. 플립플롭(410)은 지연 라인(220_1)으로부터 데이터 스트로브(DQS_R1)를 클럭(CK)으로서 수신할 수 있다. 플립플롭(410)은 데이터 스트로브(DQS_R1)의 상승 에지에 응답하여, 데이터 신호(DQ1_R1)의 논리 값을 갖는 데이터 신호 하이(DQ1H_R1)를 출력할 수 있다. 데이터 신호 하이(DQ1H_R1)의 논리 값은 데이터 스트로브(DQS_R1)가 논리 값 하이를 갖는 시간 구간 동안 유지될 수 있다.
플립플롭(420)은 지연 라인(310a_1)으로부터 데이터 신호(DQ1_R1)를 입력신호(D)로서 수신할 수 있다. 플립플롭(420)은 지연 라인(220_1)으로부터 데이터 스트로브(DQS_R1)를 클럭(CKN)으로서 수신할 수 있다. 플립플롭(420)은 데이터 스트로브(DQS_R1)의 하강 에지에 응답하여, 데이터 신호(DQ1_R1)의 논리 값을 갖는 데이터 신호 로우(DQ1L_R1)를 출력할 수 있다. 데이터 신호 로우(DQ1L_R1)의 논리 값은 데이터 스트로브(DQS_R1)가 논리 값 로우를 갖는 시간 구간 동안 유지될 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, 데이터 신호(DQ1_R1) 및 데이터 스트로브(DQS_R1)는 제 1 랭크(111_1)과 관련될 수 있다. 따라서, 데이터 신호(DQ1_R1) 및 데이터 스트로브(DQS_R1)에 기초하여 출력되는 데이터 신호 하이(DQ1H_R1) 및 데이터 신호 로우(DQ1L_R1)는 제 1 랭크(111_1)와 관련될 수 있다.
도 7은 도 1의 데이터 신호 및 데이터 스트로브에 대한 지연을 결정하기 위한 트레이닝을 보여주는 타이밍도 이다.
메모리(100)의 제 1 내지 제 n 랭크들(111_1 내지 111_n)은 트레이닝을 수행하기 위해, 데이터 신호(DQi)를 생성할 수 있다. 예로서, 데이터 신호(DQi)는 제 1 내지 제 n 랭크들(111_1 내지 111_n) 중 하나에서 선택적으로 생성되는 m개의 데이터 신호들 중 하나일 수 있다.
제어 회로(130)는, 트레이닝을 수행하기 위해 머지 회로(122)에 포함된 샘플링 회로들에 신호들(T1 내지 T4)을 순차적으로 입력할 수 있다. 신호(T1)는 시점 “ts”에서 상승 에지를 가질 수 있다. 신호(T2)는 신호(T1)를 시간 길이(△ts1)만큼 지연시킴으로써 생성될 수 있다. 신호(T3)는 신호(T1)를 시간 길이(△ts2)만큼 지연시킴으로써 생성될 수 있다. 신호(T4)는 신호(T1)를 시간 길이(△ts3)만큼 지연시킴으로써 생성될 수 있다. 시간 길이(△ts3)는 시간 길이(△ts2) 보다 길고, 시간 길이(△ts2)는 시간 길이(△ts1) 보다 길 수 있다.
머지 회로(122)에 포함된 샘플링 회로들은 신호들(T1 내지 T4)에 기초하여 데이터 신호(DQi)를 샘플링 할 수 있다. 데이터 신호(DQi)는 특정 시점부터 데이터를 나타낼 수 있다. 시점 “ts”는 특정 시점 보다 앞설 수 있다. 따라서, 신호(T1)에 응답하여 데이터 신호(DQi)의 데이터가 샘플링되지 않을 수 있다. 시점 “ts”로부터 “△ts1” 이후, 데이터 신호(DQi)는 데이터를 나타낼 수 있다. 따라서, 신호(T2)에 응답하여 데이터 신호(DQi)의 데이터가 샘플링될 수 있다. 시점 “ts”로부터 “△ts2” 이후, 데이터 신호(DQi)는 데이터를 나타낼 수 있다. 따라서, 신호(T3)에 응답하여 데이터 신호(DQi)의 데이터가 샘플링될 수 있다. 시점 “ts”로부터 “△ts3” 이후, 데이터 신호(DQi)는 데이터를 나타내지 않을 수 있다. 따라서, 신호(T4)에 응답하여 데이터 신호(DQi)의 데이터가 샘플링되지 않을 수 있다.
제어 회로(130)는 도 7을 참조하여 설명된 트레이닝에 기초하여, 데이터 신호(DQi)의 타이밍이 기준 시점 “ts”로부터 얼만큼 어긋나 있는지(즉, 데이터 신호(DQi)의 스큐)를 결정할 수 있다. 예로서, 제어 회로(130)는 데이터 신호(DQi)가 기준 시점 “ts”로부터 시간 길이(△ts1)만큼 어긋나 있다고 판단할 수 있다. 제어 회로(130)는 시간 길이들(△ts1, △ts2, 및 △ts3)에 기초하여, 데이터 신호(DQi) 및 데이터 스트로브(DQS)의 지연을 결정할 수 있다. 예로서, 제어 회로(130)는, 기준 시간 “ts”로부터 시간 길이(△ts1) 후의 시점과 기준 시간 “ts”로부터 시간 길이(△ts3) 후의 시점 사이의 시점에 데이터 스트로브(DQS)의 에지가 위치하도록 지연을 결정할 수 있다. 도 8, 도 9, 도 12, 및 도 13 참조를 참조하여, 제어 회로(130)에 의해 지연이 결정되는 예시적인 방법이 좀 더 구체적으로 설명될 것이다.
도 8은 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
이하, 도 8을 참조하여, 도 2의 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQ) 및 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQ)와 관련되는 신호들에 대해 설명된다. 도 1을 참조하여 설명된 바와 같이, 데이터 신호(DQ)는 m개의 데이터 신호들을 포함할 수 있다. 도 8의 데이터 신호(DQx)는 데이터 신호(DQ)에 포함된 m개의 데이터 신호들 중 하나일 수 있다. 따라서, 데이터 신호(DQx)는 제 1 랭크(111_1)에 생성될 수 있다. 제 2 내지 제 n 랭크들(111_2 내지 111_n)에서 생성되는 데이터 신호들의 변화는 제 1 랭크(111_1)에서 생성되는 데이터 신호의 변화와 유사하므로, 이하 설명은 생략된다.
메모리(110)로부터 생성되는 (데이터 신호(DQ)에 포함된) m개의 데이터 신호들의 특정 시점은 기준 시점에 대해 정렬될 수 있다. 예로서, 특정 시점은, 데이터 신호(DQx) 및 데이터 신호(DQmax)에 의해 나타나는 데이터가 변하는 시점일 수 있다. 도 8의 예에서, 특정 시점은 시점 tb 및 시점 tc일 수 있다. 기준 시점은, 데이터 스트로브(DQS)의 논리 값이 변하기 시작하는 시점일 수 있다. 도 8의 예에서, 기준 시점은 시점 ta일 수 있다.
데이터 신호(DQx)의 전달 과정에서 다양한 원인들에 기인한 노이즈들에 의해 스큐(skew)가 발생할 수 있다. 예로서, 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQx)는 데이터 스트로브(DQS)에 대해 다양한 시간 길이들만큼 어긋날 수 있다. 즉, 데이터 신호(DQx)는 데이터 스트로브(DQS)에 대해 특정 시간 길이만큼 뒤처지(lag)거나 앞설(lead) 수 있다. 데이터 신호(DQx)의 시점 “tb”는 데이터 스트로브(DQS)의 기준 시점 “ta”에 대해 어긋날 수 있다.
데이터 신호(DQx)에 영향을 주는 노이즈들은 시간에 따라 가변적이기 때문에, 데이터 신호(DQ)에 포함된 데이터 신호들은 데이터 스트로브(DQS)에 대해 상이한 시간 길이들만큼 어긋날 수 있다. 데이터 신호(DQmax)는, 데이터 신호(DQ)에 포함된 데이터 신호들 중 가장 긴 시간 길이만큼 어긋난 데이터 신호를 의미한다. 데이터 신호(DQmax)의 시점 “tc”는 데이터 스트로브(DQS)의 기준 시점 “ta”에 대해 어긋날 수 있다. 도 8의 예에서, 데이터 신호(DQx)의 데이터 스트로브(DQS)에 대해 어긋난 시간의 길이는 △SK1일 수 있다. 데이터 신호(DQ)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이들 중 가장 긴 시간 길이, 즉 데이터 신호(DQmax)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이는 △SK2일 수 있다.
도 8의 데이터 스트로브(DQS)는 도 1 내지 도 4의 데이터 스트로브(DQS)일 수 있다. 도 8의 데이터 스트로브(DQS_R1)는 도 3 내지 도 6의 데이터 스트로브(DQS_R1)일 수 있다.
데이터 신호(DQmax) 및 데이터 신호(DQx)는 시간 구간(PT 1)의 길이를 주기로서 가질 수 있다. 따라서, 데이터 신호(DQmax) 및 데이터 신호(DQx)는 시간 구간(PT 1)의 길이를 단위로 1비트의 데이터를 나타낼 수 있다. 데이터 신호(DQmax)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이는 데이터 신호(DQx)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이 보다 길기 때문에, 데이터 신호(DQmax)는 데이터 신호(DQx) 보다 시간 구간(△t1)의 길이만큼 뒤처질 수 있다.
데이터 스트로브(DQS)의 주기는 데이터 신호(DQx) 및 데이터 신호(DQSmax)의 주기와 실질적으로 동일할 수 있다. 도 4를 참조하여 설명된 바와 같이, 지연 라인(220_1)은, 신호(SLC 1)에 기초하여 데이터 스트로브(DQS)를 지연시켜, 데이터 스트로브(DQS_R1)를 출력할 수 있다. 따라서, 데이터 스트로브(DQS_R1)는 데이터 스트로브(DQS) 보다 시간 구간(tDQSC1)의 길이만큼 뒤처질 수 있다. 도 1을 참조하여 설명된 바와 같이, 시간 구간(tDQSC1)은 도 7을 참조하여 설명된 트레이닝에 기초하여 결정된 길이를 가질 수 있다. 신호(SLC 1)는 시간 구간(tDQSC1)의 길이를 나타낼 수 있다.
예로서, 제어 회로(130)는 트레이닝을 통해 얻어진 데이터 신호(DQmax)의 스큐(△SK2)에 기초하여 시간 구간(tDQSC1)의 길이를 결정할 수 있다. 시간 구간(tDQSC1)은 데이터 스트로브(DQS)를 데이터 신호(DQmax)에 대해 정렬시키기 위한 길이를 가질 수 있다. 도 8의 예에서, 시간 구간(tDQSC1)은, 데이터 스트로브(DQS)를 지연시켜 얻어지는 데이터 스트로브(DQS_R1)의 상승 에지들 및 하강 에지들을, 데이터 신호(DQmax)가 특정 논리 값을 갖는 시간 구간들 내에 정렬시키기 위한 길이를 가질 수 있다. 예로서, 데이터 스트로브(DQS_R1)의 상승 에지는 시간 구간(PT 1) 내에 정렬될 수 있다. 따라서, 데이터 스트로브(DQS_R1)가 논리 하이 값을 가지기 시작하는 시점은 시간 구간(PT 1)의 중간에 정렬될 수 있다.
도 9는 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 9의 데이터 신호(DQmax), 데이터 신호(DQx), 및 데이터 스트로브(DQS_R1)는 각각 도 8의 데이터 신호(DQmax), 데이터 신호(DQx), 및 데이터 스트로브(DQS_R1)일 수 있다. 도 9의 데이터 신호(DQx_R1)는 도 3의 머지 회로(122)에 의해 데이터 신호(DQx)를 지연시킴으로써 생성될 수 있다.
도 5를 참조하여 설명된 바와 같이, 데이터 신호(DQ1)로부터 데이터 신호들(DQ1_R1 내지 DQ1_Rn)이 생성될 수 있다. 이와 유사하게, 데이터 신호(DQx)로부터 n개의 데이터 신호들이 생성될 수 있다. 데이터 신호(DQx_R1)는 n개의 데이터 신호들 중 하나일 수 있다. 데이터 신호(DQx_R1)는 데이터 신호(DQx) 보다 시간 구간(tDQ)의 길이만큼 뒤처질 수 있다. 도 1을 참조하여 설명된 바와 같이, 시간 구간(tDQ)은 도 7을 참조하여 설명된 트레이닝에 기초하여 결정된 길이를 가질 수 있다. 신호(SLD_DQ 1)는 시간 구간(tDQ)의 길이를 나타낼 수 있다.
예로서, 제어 회로(130)는 트레이닝을 통해 얻어진 데이터 신호(DQx)의 스큐(△SK1)에 기초하여 시간 구간(tDQSC1)의 길이를 결정할 수 있다. 시간 구간(tDQ)은 데이터 신호(DQx)를 데이터 신호(DQmax)에 대해 정렬시키기 위한 길이를 가질 수 있다. 도 9의 예에서, 시간 구간(tDQ)은, 데이터 신호(DQx)를 지연시켜 얻어지는 데이터 신호(DQx_R1)의 상승 에지들 및 하강 에지들을 데이터 신호(DQmax)의 상승 에지들 및 하강 에지들에 대해 각각 정렬시키기 위한 길이를 가질 수 있다. 따라서, 데이터 신호(DQx_R1)의 시간에 따른 변화는 데이터 신호(DQmax)의 시간에 따른 변화와 유사할 수 있다.
이상 도 9를 참조하여, 시간 구간(PT 1)의 중간에 정렬되는 데이터 스트로브(DQS_R1)에 대해 설명되었으나, 본 발명은 시간 구간(PT 1) 내에 정렬되는 에지를 포함하는 데이터 스트로브(DQS_R1)를 생성하는 머지 회로(122 또는 300a)의 모든 실시 예들을 포함할 수 있다.
도 8 및 도 9를 참조하여 설명된 방법에 의해, 인터페이스 회로(120)는 신호(SLC)에 기초하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)이 데이터 신호(DQmax)에 대해 각각 정렬되도록, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 지연시킬 수 있다. 지연 라인들(310a_1 내지 310a_n)에 의해 데이터 신호(DQ1)로부터 n개의 데이터 신호들(DQ1_R1 내지 DQ1_Rn)이 생성되는 방법과 유사하게, 지연 라인들에 의해 데이터 신호(DQx)로부터 n개의 데이터 신호들이 생성될 수 있다. 인터페이스 회로(120)는, 신호(SLD)에 기초하여, 데이터 신호(DQx)로부터 생성되는 n개의 데이터 신호들이 데이터 스트로브들(DQS_R1 내지 DQS_Rn)에 대해 각각 정렬되도록, n개의 데이터 신호들을 지연시킬 수 있다.
도 8 및 도 9를 참조하여 설명된 과정을 통해, 인터페이스 회로(120)는 데이터 스트로브(DQS_R1)의 상승 에지들 및 하강 에지들이 데이터 신호(DQx)가 특정 논리 값을 갖는 시간 구간들에 대해 정렬되도록 데이터 신호(DQx)를 지연시킬 수 있다. 유사한 과정에 의해, 데이터 스트로브들(DQS_R2 내지 DQS_Rn)의 상승 에지들 및 하강 에지들은 데이터 신호(DQx)로부터 생성되는 데이터 신호들에 대해 각각 정렬 될 수 있는 바, 이하 설명은 생략된다.
데이터 스트로브(DQS_R1)가 데이터 신호(DQx_R1)에 대해 정렬됨에 따라, 도 5의 샘플링 회로(320a_1)는 데이터 스트로브(DQS_R1)에 기초하여, 충분한 마진을 가지고 데이터 신호(DQx_R1)를 샘플링 할 수 있다. 유사하게, 도 5의 샘플링 회로들(320a_2 내지 320a_n)은 충분한 마진을 가지고, 데이터 신호(DQx)로부터 생성되는 데이터 신호들을 각각 샘플링 할 수 있다.
도 10은 도 5의 머지 회로의 구성에 따른 예시적인 메모리 및 인터페이스 회로를 보여주는 블록도 이다.
도 1을 참조하여 설명된 바와 같이, 메모리(110)는 n개의 랭크들에 의해 m개의 데이터 신호들을 생성할 수 있다. 더 나은 이해를 위해, 2개의 랭크들(511 및 512) 및 2개의 랭크들(511 및 512)에 의해 생성되는 8개의 데이터 신호들(DQ1 내지 DQ8)에 대해 설명된다.
도 1의 메모리(110)는 도 10의 제 1 및 제 2 랭크들(511 및 512)을 포함할 수 있다. 도 3의 DQS 스플릿 회로(121)는 도 10의 논리곱 연산자들(531 및 532) 및 지연 라인들(533 및 534)을 포함할 수 있다. 도 3의 머지 회로(122)는 도 10의 지연 라인들(521_1 내지 528_1), 지연 라인들(521_2 내지 528_2), 샘플링 회로들(541_1 내지 548_1), 샘플링 회로들(541_2 내지 548_2), 논리합 연산자들(551_1 내지 558_1), 및 논리합 연산자들(551_2 내지 558_2)을 포함할 수 있다.
도 10의 제 1 및 제 2 랭크들(511 및 512)의 구성들 및 동작들은 각각 도 2의 제 1 및 제 2 랭크들(111_1 및 111_2)을 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다. 도 10의 논리곱 연산자들(531 및 532) 및 지연 라인들(533 및 534)의 구성들 및 동작들은 도 4의 논리곱 연산자들(210_1 내지 210_n) 및 지연 라인들(220_1 내지 220_n)을 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다. 도 10의 지연 라인들(521_1 내지 528_1), 지연 라인들(521_2 내지 528_2), 샘플링 회로들(541_1 내지 548_1), 샘플링 회로들(541_2 내지 548_2), 논리합 연산자들(551_1 내지 558_1), 및 논리합 연산자들(551_2 내지 558_2)의 구성들 및 동작들은 도 5의 지연 라인들(310a_1 내지 310a_n), 샘플링 회로들(320a_1 내지 320a_n), 및 논리합 연산자들(331a 및 332a)를 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다.
제 1 및 제 2 랭크들(511 및 512) 중 하나는 제어 회로(130)의 제어에 따라데이터 신호들(DQ1 내지 DQ8)을 생성할 수 있다. 논리곱 연산자들(531 및 532) 및 지연 라인들(533 및 534)은 제 1 및 제 2 게이트 신호들(G1 및 G2)에 각각 응답하여 데이터 스트로브들(DQS_R1 및 DQS_R2)을 생성할 수 있다. 지연 라인들(521_1 내지 528_1)은 데이터 신호들(DQ1 내지 DQ8)를 각각 지연시켜 데이터 신호들(DQ1_R1 및 DQ8_R1)을 생성할 수 있다. 지연 라인들(521_2 내지 528_2)은 데이터 신호들(DQ1 내지 DQ8)를 각각 지연시켜 데이터 신호들(DQ1_R2 및 DQ8_R2)을 생성할 수 있다.
샘플링 회로들(541_1 내지 548_1)은, 데이터 스트로브(DQS_R1)에 기초하여 데이터 신호들(DQ1_R1 내지 DQ8_R1)을 샘플링함으로써, 데이터 신호 하이들(DQ1H_R1 및 DQ8H_R1) 및 데이터 신호 로우들(DQ1L_R1 내지 DQ8L_R1)을 생성할 수 있다. 샘플링 회로들(541_2 내지 548_2)은, 데이터 스트로브(DQS_R2)에 기초하여 데이터 신호들(DQ1_R2 내지 DQ8_R2)을 샘플링함으로써, 데이터 신호 하이들(DQ1H_R2 및 DQ8H_R2) 및 데이터 신호 로우들(DQ1L_R2 내지 DQ8L_R2)을 생성할 수 있다.
논리곱 연산자들(551_1 내지 558_1)은 데이터 신호 하이들(DQ1H_R1 내지 DQ8H_R1) 및 데이터 신호 하이들(DQ1H_R2 내지 DQ8H_R2)에 기초하여 데이터 신호 하이들(DQ1H 내지 DQ8H)을 생성할 수 있다. 논리곱 연산자들(551_2 내지 558_2)은 데이터 신호 로우들(DQ1L_R1 내지 DQ8L_R1) 및 데이터 신호 로우들(DQ1L_R2 내지 DQ8L_R2)에 기초하여 데이터 신호 로우들(DQ1L 내지 DQ8L)을 생성할 수 있다.
도 11은 도 3의 머지 회로의 예시적인 구성을 보여주는 블록도 이다. 도 3의 머지 회로(122)는 도 11의 머지 회로(300b)를 포함할 수 있다.
도 11을 참조하면, 머지 회로(300b)는 지연 라인들(310b_1 내지 310b_n), 논리합 연산자(320b), 및 샘플링 회로(330b)를 포함할 수 있다. 지연 라인들(310b_1 내지 310b_n)은 신호를 지연시키도록 구성되는 전자 회로들을 포함할 수 있다. 예로서, 지연 라인들(310b_1 내지 310b_n)은 하나 이상의 버퍼들을 포함할 수 있다.
도 11은 논리합 연산자(320b)를 도시하나, 본 발명은, 특정 신호에 대해, 논리합 연산자(320b)로부터 출력되는 신호와 실질적으로 동일한 신호를 출력하도록 구성되는 다양한 논리 회로들의 모든 실시 예들을 포함할 수 있다.
지연 라인들(310b_1 내지 310b_n)은 DQS 스플릿 회로(121 또는 200)로부터 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 각각 수신할 수 있다. 지연 라인들(310b_1 내지 310b_n)은 제 1 내지 제 n 신호들(SLD_DQS 1 내지 SLD_DQS n)을 제어 회로(130)로부터 각각 수신할 수 있다. 도 1 및 도 3의 신호(SLD)는 제 1 내지 제 n 신호들(SLD_DQS 1 내지 SLD_DQS n)을 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, 신호(SLD)는 데이터 스트로브(DQS)에 대한 지연들과 관련될 수 있다. 따라서, 제 1 내지 제 n 신호들(SLD_DQS 1 내지 SLD_DQS n)은 데이터 스트로브(DQS)에 대한 지연과 관련될 수 있다.
지연 라인들(310b_1 내지 310b_n)은 제 1 내지 제 n 신호들(SLD_DQS 1 내지 SLD_DQS n)에 각각 기초하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 특정 시간만큼 각각 지연시킬 수 있다. 지연 라인들(310b_1 내지 310b_n)이 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 각각 얼마만큼 지연시키는지는 도 13을 참조하여 설명될 것이다. 지연 라인들(310b_1 내지 310b_n)은 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 각각 지연시켜, 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn)을 각각 생성할 수 있다. 지연 라인들(310b_1 내지 310b_n)은 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn)을 논리합 연산자(320b)로 각각 출력할 수 있다.
논리합 연산자(320b)는 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn)을 수신할 수 있다. 논리합 연산자(320b)는 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn)에 응답하여, 지연 데이터 스트로브(DQS1)를 샘플링 회로(330b)로 출력할 수 있다. 지연 데이터 스트로브(DQS1)는 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn) 중 하나에 대응할 수 있다. 예로서, 지연 데이터 스트로브(DQS1)는 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn) 중 하나의 논리 값을 나타낼 수 있다
샘플링 회로(330b)는 메모리(110)로부터 데이터 신호(DQ1)를 수신할 수 있다. 샘플링 회로(330b)는 지연 데이터 스트로브(DQS1)에 응답하여, 데이터 신호(DQ1)의 논리 값을 갖는 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DH1L)를 생성할 수 있다. 즉, 샘플링 회로(330b)는 지연 데이터 스트로브(DQS1_R1 내지 DQS1_Rn)에 기초하여, 데이터 신호(DQ1)를 샘플링 할 수 있다. 샘플링 회로(330b)는 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DH1L)를 제어 회로(130)로 출력할 수 있다. 샘플링 회로(330b)의 구성 및 동작은 도 6을 참조하여 설명된 것과 유사하므로, 이하 설명은 생략된다.
도 4를 참조하여 설명된 바와 같이, DQS 스플릿 회로(200)는 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나를 선택적으로 출력할 수 있다. 따라서, 머지 회로(300b)는 선택적으로 출력되는 데이터 스트로브들(DQS_R1 내지 DQS_Rn) 중 하나에 응답하여, 지연 데이터 스트로브(DQS1)를 생성할 수 있다.
예로서, 도 2 및 도 4를 도 11과 함께 참조하면, 제어 회로(130)의 명령 신호에 의해, 메모리(110)의 제 1 랭크(111_1)는 데이터 신호(DQ1)를 출력할 수 있다. 제어 회로(130)는 제 1 게이트 신호(G1)를 논리곱 연산자(210_1)로 출력할 수 있다. DQS 스플릿 회로(200)는 제 1 게이트 신호(G1)에 응답하여 데이터 스트로브(DQS_R1)를 지연 라인(310b_1)으로 출력할 수 있다. 지연 라인(310b_1)은 제 1 신호(SLD_DQS 1)에 기초하여 데이터 스트로브(DQS_R1)를 지연시킬 수 있다. 지연 라인(310b_1)은 지연 데이터 스트로브(DQS1_R1)를 생성할 수 있다.
지연 라인(310b_1)은 지연 데이터 스트로브(DQS_R1)를 논리합 연산자(320b)로 출력할 수 있다. 논리합 연산자(320b)는 지연 데이터 스트로브(DQS_R1)에 응답하여, 지연 데이터 스트로브(DQS1)를 샘플링 회로(330b)로 출력할 수 있다. 샘플링 회로(330b)는 지연 데이터 스트로브(DQS1)에 응답하여, 데이터 신호(DQ1)의 논리 값을 갖는 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)를 제어 회로(130)로 출력할 수 있다.
데이터 스트로브(DQS_R1)에 응답하여 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)가 생성되는 방법과 유사한 방법에 의해, 데이터 스트로브들(DQS_R2 내지 DQS_Rn)에 응답하여 데이터 신호 하이(DQ1H) 및 데이터 신호 로우(DQ1L)가 생성될 수 있으므로, 이하 설명은 생략된다.
도 11을 도 5와 비교하면, 도 11의 머지 회로(300b)는 도 5의 머지 회로(300a) 보다 적은 샘플링 회로를 포함할 수 있다. 예로서, 도 5의 머지 회로(300a)는 도 2의 랭크들의 개수만큼의 샘플링 회로들(320a_1 내지 320a_n)을 포함할 수 있다. 도 11의 머지 회로(300b)는 하나의 샘플링 회로(330b)를 포함할 수 있다. 따라서, 도 11의 머지 회로(300b)는 도 5의 머지 회로(300a) 보다 적은 면적 상에 배치될 수 있다. 또한, 도 11의 머지 회로(300b)는 도 5의 머지 회로(300a) 보다 적은 전력을 소비할 수 있다.
도 1을 참조하여 설명된 바와 같이 데이터 신호(DQ)는 데이터 신호(DQ1)를 포함하여 m개의 데이터 신호들을 포함할 수 있다. 따라서, 도 3의 머지 회로(122)는 m개의 데이터 신호들에 각각 대응하는 m개의 머지 회로들을 포함할 수 있다. 예로서, m이 8인 경우, 머지 회로(122)는 머지 회로(300b)의 구성과 유사한 구성을 갖는 8개의 머지 회로들을 포함할 수 있다(도 14 참조).
도 12는 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
이하, 도 12를 참조하여, 도 2의 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQ) 및 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQ)와 관련되는 신호들에 대해 설명된다. 도 1을 참조하여 설명된 바와 같이, 데이터 신호(DQ)는 m개의 데이터 신호들을 포함할 수 있다. 도 12의 데이터 신호(DQx)는 데이터 신호(DQ)에 포함된 m개의 데이터 신호들 중 하나일 수 있다. 따라서, 데이터 신호(DQx)는 제 1 랭크(111_1)에 의해 생성될 수 있다. 제 2 내지 제 n 랭크들(111_2 내지 111_n)에서 생성되는 데이터 신호들의 변화는 제 1 랭크(111_1)에서 생성되는 데이터 신호의 변화와 유사하므로, 이하 설명은 생략된다.
메모리(110)로부터 생성되는 (데이터 신호(DQ)에 포함된) m개의 데이터 신호들의 특정 시점은 기준 시점에 대해 정렬될 수 있다. 예로서, 특정 시점은, 데이터 신호(DQx) 및 데이터 신호(DQmin)에 의해 나타나는 데이터가 변하는 시점일 수 있다. 도 12의 예에서, 특정 시점은 시점 te 및 시점 tf일 수 있다. 기준 시점은, 데이터 스트로브(DQS)의 논리 값이 변하기 시작하는 시점일 수 있다. 도 12의 예에서, 기준 시점은 시점 td일 수 있다.
도 8을 참조하여 설명된 바와 같이, 제 1 랭크(111_1)에 의해 생성되는 데이터 신호(DQx)는 데이터 스트로브(DQS)에 대해 다양한 길이들을 갖는 스큐를 포함할 수 있다. 즉, 데이터 신호(DQx)는 데이터 스트로브(DQS)에 대해 특정 시간 길이만큼 뒤처지거나 앞설 수 있다. 데이터 신호(DQx)의 시점 “te”는 데이터 스트로브(DQS)의 기준 시점 “td”에 대해 어긋날 수 있다.
데이터 신호(DQmin)는, 데이터 신호(DQ)에 포함된 m개의 데이터 신호들 중 가장 짧은 시간 길이만큼 어긋난 데이터 신호를 의미한다. 데이터 신호(DQmin)의 시점 “tf”는 데이터 스트로브(DQS)의 기준 시점 “td”에 대해 어긋날 수 있다. 도 12의 예에서, 데이터 신호(DQx)의 데이터 스트로브(DQS)에 대해 어긋난 시간의 길이는 △SK4일 수 있다. 데이터 신호(DQ)에 포함된 데이터 신호들 중 데이터 스트로브(DQS)에 대해 어긋난 시간 길이들 중 가장 짧은 시간 길이, 즉 데이터 신호(DQmin)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이는 △SK3일 수 있다.
도 12의 데이터 스트로브(DQS)는 도 1 내지 도 4의 데이터 스트로브(DQS)일 수 있다. 도 12의 데이터 스트로브(DQS_R1)는 도 3 내지 도 6의 제 1 데이터 스트로브(DQS_R1)일 수 있다.
데이터 신호(DQmin) 및 데이터 신호(DQx)는 시간 구간(PT 2)의 길이를 주기로서 가질 수 있다. 따라서, 데이터 신호(DQmin) 및 데이터 신호(DQx)는 시간 구간(PT 2)의 길이를 단위로 1비트의 데이터를 나타낼 수 있다. 데이터 신호(DQmin)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이는 데이터 신호(DQx)의 데이터 스트로브(DQS)에 대해 어긋난 시간 길이 보다 짧으므로, 데이터 신호(DQmin)는 데이터 신호(DQx) 보다 시간 구간(△t2)의 길이만큼 앞설 수 있다.
데이터 스트로브(DQS)의 주기는 데이터 신호(DQx) 및 데이터 신호(DQmin)의 주기와 실질적으로 동일할 수 있다. 도 4를 참조하여 설명된 바와 같이, 지연 라인(220_1)은, 신호(SLC 1)에 기초하여 데이터 스트로브(DQS)를 지연시켜, 데이터 스트로브(DQS_R1)를 출력할 수 있다. 따라서, 데이터 스트로브(DQS_R1)는 데이터 스트로브(DQS) 보다 시간 구간(tDQSC2)의 길이만큼 뒤처질 수 있다. 도 1을 참조하여 설명된 바와 같이, 시간 구간(tDQSC2)은 도 7을 참조하여 설명된 트레이닝에 기초하여 결정된 길이를 가질 수 있다. 신호(SLC 1)는 시간 구간(tDQSC2)의 길이를 나타낼 수 있다.
예로서, 제어 회로(130)는 트레이닝을 통해 얻어진 데이터 신호(DQmin)의 스큐(△SK4)에 기초하여 시간 구간(tDQSC1)의 길이를 결정할 수 있다. 시간 구간(tDQSC2)은 데이터 스트로브(DQS)를 데이터 신호(DQmin)에 대해 정렬시키기 위한 길이를 가질 수 있다. 도 8의 예에서, 시간 구간(tDQSC2)은, 데이터 스트로브(DQS)를 지연시켜 얻어지는 데이터 스트로브(DQS_R1)의 상승 에지들 및 하강 에지들을, 데이터 신호(DQmin)가 특정 논리 값을 갖는 시간 구간들 내에 정렬시키기 위한 길이를 가질 수 있다. 예로서, 데이터 스트로브(DQS_R1)의 상승 에지는 시간 구간(PT 2) 내에 정렬될 수 있다. 따라서, 데이터 스트로브(DQS_R1)가 논리 하이 값을 가지기 시작하는 시점이 시간 구간(PT 2)의 중간에 정렬될 수 있다.
도 13은 도 1의 메모리 시스템에 의해 생성되는 신호들의 예시적인 변화들을 보여주는 타이밍도 이다.
도 13의 데이터 신호(DQmin), 데이터 신호(DQx), 및 데이터 스트로브(DQS_R1)는 각각 도 8의 데이터 신호(DQmin), 데이터 신호(DQx), 및 데이터 스트로브(DQS_R1)일 수 있다. 도 13지연 데이터 스트로브(DQSx_R1)는 도 11의 지연 데이터 스트로브들(DQS1_R1 내지 DQS1_Rn) 중 하나일 수 있다.
도 11을 참조하여 설명된 바와 같이, 머지 회로(300b)는, 신호(SLD_DQS 1)에 기초하여 데이터 스트로브(DQS_R1)를 지연시킴으로써, 지연 데이터 스트로브(DQS1_R1)를 생성할 수 있다. 이와 유사하게, 도 11의 머지 회로(300b)와 유사한 구성을 포함하는 머지 회로는 데이터 스트로브(DQS_R1)를 지연시킴으로써, 데이터 스트로브(DQSx_R1)를 생성할 수 있다.
따라서, 데이터 스트로브(DQSx_R1)는 데이터 스트로브(DQS_R1) 보다 시간 구간(tDQSD)만큼 느릴 수 있다. 도 1을 참조하여 설명된 바와 같이, 시간 구간(tDQSD)은 도 7의 트레이닝 과정에 기초하여 결정된 길이를 가질 수 있다. 신호(SLD_DQS 1)는 시간 구간(tDQSD)에 관한 데이터를 나타낼 수 있다.
예로서, 제어 회로(130)는 트레이닝을 통해 얻어진 데이터 신호(DQx)의 스큐(△SK3)에 기초하여 시간 구간(tDQSC1)의 길이를 결정할 수 있다. 시간 구간(tDQSD)은 지연 데이터 스트로브(DQSx_R1)를 데이터 신호(DQx)에 대해 정렬시키기 위한 길이를 가질 수 있다. 도 13의 예에서, 시간 구간(tDQSD)은, 데이터 스트로브(DQS_R1)를 지연시켜 얻어지는 지연 데이터 스트로브(DQSx_R1)의 상승 에지들 및 하강 에지들을, 데이터 신호(DQx)가 특정 논리 값을 갖는 구간들 내에 정렬시키기 위한 길이를 가질 수 있다. 예로서, 지연 데이터 스트로브(DQSx_R1)의 상승 에지가 시간 구간(PT 3) 내에 정렬될 수 있다. 따라서, 지연 데이터 스트로브(DQSx_R1)가 논리 하이 값을 가지기 시작하는 시점은 시간 구간(PT 3)의 중간에 정렬될 수 있다.
이상 도 13을 참조하여, 시간 구간(PT 3)의 중간에 정렬되는 지연 데이터 스트로브(DQSx_R1)에 대해 설명되었으나, 본 발명은 시간 구간(PT 3) 내에 정렬되는 지연 데이터 스트로브(DQSx_R1)를 생성하기 위한 머지 회로(122 또는 300b)의 모든 실시 예들을 포함할 수 있다.
도 12 및 도 13을 참조하여 설명된 방법에 의해, 인터페이스 회로(120)는 신호(SLC)에 기초하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)이 데이터 신호(DQmin)에 대해 각각 정렬되도록, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)을 지연시킬 수 있다. 도 1을 참조하여 설명된 바와 같이, 데이터 신호(DQ)는 m개의 데이터 신호들을 포함할 수 있다. 인터페이스 회로(120)는, 신호(SLD)에 기초하여, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)이 데이터 신호(DQ)에 포함되는 m개의 데이터 신호들에 대해 각각 정렬되도록, 데이터 스트로브들(DQS_R1 내지 DQS_Rn)들을 지연시킬 수 있다.
도 12 및 도 13을 참조하여 설명된 과정을 통해, 인터페이스 회로(120)는 데이터 스트로브(DQS_R1)의 상승 에지들 및 하강 에지들이 데이터 신호(DQx)가 특정 논리 값을 갖는 시간 구간들 내에 각각 정렬되도록 데이터 스트로브(DQS_R1)를 지연시킬 수 있다. 유사한 과정에 의해, 데이터 스트로브들(DQS_R2 내지 DQS_Rn)의 상승 에지들 및 하강 에지들은 데이터 신호(DQ)에 포함된 데이터 신호들에 대해 각각 정렬 될 수 있는 바, 이하 설명은 생략된다.
지연 데이터 스트로브(DQSx_R1)가 데이터 신호(DQx)에 대해 정렬됨에 따라, 도 11의 샘플링 회로(330b)는 지연 데이터 스트로브(DQSx_R1)에 기초하여, 충분한 마진을 가지고 데이터 신호(DQx)를 샘플링 할 수 있다. 유사하게, 도 11의 샘플링 회로(330b)는 충분한 마진을 가지고, 지연 데이터 스트로브들(DQSx_R2 내지 DQSx_Rn)에 각각 기초하여 데이터 신호(DQx)를 샘플링 할 수 있다.
도 14는 도 11의 머지 회로의 구성에 따른 예시적인 메모리 및 인터페이스 회로를 보여주는 블록도 이다.
도 1을 참조하여 설명된 바와 같이, 메모리(110)는 n개의 랭크들에 의해 m개의 데이터 신호들을 생성할 수 있다. 더 나은 이해를 위해, 2개의 랭크들(611 및 612) 및 2개의 랭크들(611 및 612)에 의해 생성되는 8개의 데이터 신호들(DQ1 내지 DQ8)에 대해 설명된다.
도 1의 메모리(110)는 도 14의 제 1 및 제 2 랭크들(611 및 612)을 포함할 수 있다. 도 3의 DQS 스플릿 회로(121)는 도 14의 논리곱 연산자들(631 및 632) 및 지연 라인들(633 및 634)을 포함할 수 있다. 도 3의 머지 회로(122)는 도 14의 지연 라인들(621_1 내지 628_1), 지연 라인들(621_2 내지 628_2), 논리합 연산자들(641 내지 648), 및 샘플링 회로들(651 내지 658)을 포함할 수 있다.
도 14의 제 1 및 제 2 랭크들(611 및 612)의 구성들 및 동작들은 각각 도 2의 제 1 및 제 2 랭크들(111_1 및 111_2)을 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다. 도 14의 논리곱 연산자들(631 및 632) 및 지연 라인들(633 및 634)의 구성들 및 동작들은 도 4의 논리곱 연산자들(210_1 내지 210_n) 및 지연 라인들(220_1 내지 220_n)을 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다. 도 14의 지연 라인들(621_1 내지 628_1), 지연 라인들(621_2 내지 628_2), 논리합 연산자들(641 내지 648), 및 샘플링 회로들(651 내지 658)의 구성들 및 동작들은 도 11의 지연 라인들(310b_1 내지 310b_n), 논리합 연산자(320b), 및 샘플링 회로(320b)를 참조하여 설명된 것과 각각 유사하므로 이하 설명은 생략된다.
제 1 및 제 2 랭크들(611 및 612) 중 하나는 제어 회로(130)의 제어에 따라데이터 신호들(DQ1 내지 DQ8)을 생성할 수 있다. 논리곱 연산자들(631 및 632) 및 지연 라인들(633 및 634)은 제 1 및 제 2 게이트 신호들(G1 및 G2)에 각각 응답하여 데이터 스트로브들(DQS_R1 및 DQS_R2)을 생성할 수 있다.
지연 라인들(621_1 내지 628_1)은 데이터 스트로브(DQS_R1)를 지연시킴으로써 지연 데이터 스트로브들(DQS1_R1 내지 DQS8_R1)을 각각 생성할 수 있다. 지연 라인들(621_1 내지 628_2)은 데이터 스트로브(DQS_R2)를 지연시킴으로써 지연 데이터 스트로브들(DQS1_R2 내지 DQS8_R2)을 각각 생성할 수 있다. 논리합 연산자들(641 내지 648)은 지연 데이터 스트로브들(DQS1_R1 내지 DQS8_R1) 및 지연 데이터 스트로브들(DQS1_R2 내지 DQS8_R2)에 기초하여, 지연 데이터 스트로브들(DQS1 내지 DQS8)을 각각 생성할 수 있다. 샘플링 회로들(651 내지 658)은 지연 데이터 스트로브들(DQS1 내지 DQS8)에 기초하여 데이터 신호들(DQ1 내지 DQ8)을 샘플링함으로써, 데이터 신호 하이들(DQ1H 내지 DQ8H) 및 데이터 신호 로우들(DQ1L 내지 DQ8L)을 생성할 수 있다.
도 14를 도 10과 비교하면, 도 14에서 2개의 랭크들(611 및 612)로부터 생성되는 데이터 신호들(DQ1 내지 DQ8)을 처리하기 위한 샘플링 회로들(651 내지 658)의 개수는 도 10에서 2개의 랭크들(511 및 512)로부터 생성되는 데이터 신호들(DQ1 내지 DQ8)을 처리하기 위한 샘플링 회로들(551_1 내지 558_1, 및 551_2 내지 558_2)의 개수 보다 적을 수 있다. 샘플링 회로들(651 내지 658, 또는 551_1 내지 558_1 및 551_2 내지 558_2)은 전력을 소모하고, 특정한 면적 상에 배치될 수 있다. 따라서, 도 14의 구성에 따른 인터페이스 회로(120)는 도 10의 구성에 따른 인터페이스 회로(120)보다 적은 전력을 소비하고, 작은 면적에 배치될 수 있다.
도 15는 도 1의 메모리 시스템의 예시적인 동작을 보여주는 순서도 이다.
S110 동작에서, 메모리(110)는 데이터 신호(DQ) 및 데이터 스트로브(DQS)를 생성할 수 있다. 예로서, 메모리(110)는 제 1 랭크(111_1)에 의해 데이터 신호(DQ) 및 데이터 스트로브(DQS)를 생성할 수 있다.
S120 동작에서, 인터페이스 회로(120)는 데이터 스트로브(DQS)를 기준 시간에 대해 특정 시간 길이만큼 어긋난 데이터 신호(DQ)에 대해 정렬시킬 수 있다. 도 12를 참조하여 설명된 바와 같이, 데이터 신호(DQ)는 데이터 스트로브(DQS)에 대해 다양한 시간 길이들만큼 데이터 스트로브(DQS)에 대해 어긋날 수 있다. 인터페이스 회로(120)는, 다양한 시간 길이들 중 가장 짧은 시간 길이만큼 데이터 스트로브(DQS)에 대해 어긋난 데이터 신호(DQmin)(즉, 데이터 신호(DQ)에 포함된 m개의 데이터 신호들 중 최소인 스큐를 갖는 데이터 신호)에 대해, 데이터 스트로브(DQS)를 정렬시킬 수 있다.
S130 동작에서, 인터페이스 회로(120)는 데이터 스트로브(DQS)를 데이터 신호(DQ)에 대해 정렬시킬 수 있다. 도 13을 참조하여 설명된 바와 같이, 인터페이스 회로(120)는 데이터 스트로브(DQS)를 지연시켜 지연 데이터 스트로브(DQSx)를 생성할 수 있다. 지연 데이터 스트로브(DQSx)는 데이터 신호(DQ)에 대해 정렬될 수 있다.
S140 동작에서, 인터페이스 회로(120)는, S130 동작에서 정렬된 데이터 스트로브에 기초하여, 데이터 신호(DQ)를 샘플링 할 수 있다. 도 6을 참조하여 설명된 바와 같이, 인터페이스 회로(120)는 지연 데이터 스트로브(DQSx)의 상승 에지 및 하강 에지에 응답하여 데이터 신호(DQ)를 샘플링 할 수 있다. 인터페이스 회로(120)는 지연 데이터 스트로브(DQSx)의 상승 에지에 응답하여 데이터 신호(DQ)를 샘플링함으로써, 데이터 신호 하이(DQH)를 생성할 수 있다. 인터페이스 회로(120)는 지연 데이터 스트로브(DQSx)의 하강 에지에 응답하여 데이터 신호(DQ)를 샘플링함으로써, 데이터 신호 로우(DQL)를 생성할 수 있다.
S150 동작에서, 인터페이스 회로(120)는 데이터 신호 하이(DQH) 및 데이터 신호 로우(DQL)를 제어 회로(130)로 출력할 수 있다
도 16은 도 1의 메모리 시스템을 포함하는 예시적인 전자 장치를 보여주는 블록도 이다.
예로서, 전자 장치(1000)는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치 등 중 하나일 수 있다. 도 16을 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지(1300), 통신 장치(1400), 사용자 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 전자 장치(1000)는 도 16에 나타나지 않은 다른 구성 요소들을 더 포함할 수 있다. 또는, 전자 장치(1000)는 도 16에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다.
프로세서(1100)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 프로세서(1100)는 중앙제어장치로써 전자 장치(1000)의 동작에 필요한 연산들을 처리할 수 있다. 예로서, 프로세서(1100)는 전자 장치(1000)의 동작들을 제어하기 위한 데이터를 처리할 수 있다. 예로서, 프로세서(1100)는 도 1의 인터페이스 회로(120) 및 제어 회로(130)를 포함할 수 있다. 프로세서(1100)는 메모리(1200)의 전반적인 동작을 제어하도록 구성될 수 있다.
예로서, 프로세서(1100)는 메모리(1200)로부터 데이터 신호(DQ) 및 데이터 스트로브(DQS)를 수신할 수 있다. 프로세서(1100)는 데이터 스트로브(DQS)에 기초하여, 데이터 신호(DQ)를 샘플링 할 수 있다. 프로세서(1100)는 데이터 신호(DQ)를 샘플링 하는데 사용되는 신호(SLC) 및 신호(SLD)를 생성할 수 있다. 예로서, 프로세서(1100)는 범용 프로세서, 워크스테이션 프로세서, 어플리케이션(Application) 프로세서 등 중 하나일 수 있다.
메모리(1200)는 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 저장할 수 있다. 예로서, 메모리(1200)는 멀티 랭크 시스템을 지원할 수 있다. 메모리(1200)는 도 1의 메모리 시스템(100)을 포함할 수 있다. 예로서, 메모리(1200)는 휘발성 메모리 또는 불휘발성 메모리를 포함할 수 있다. 또는, 메모리(1200)는 이종의 메모리들을 포함할 수 있다.
예로서, 메모리(1200)는 메모리(1200)의 전반적인 동작을 제어하도록 구성되는 인터페이스 회로 및 메모리 컨트롤러를 포함할 수 있다. 예로서, 인터페이스 회로는 도 1의 인터페이스 회로(120)를 포함할 수 있다. 예로서, 메모리 컨트롤러는 도 1의 제어 회로(130)를 포함할 수 있다.
스토리지(1300)는 전원 공급과 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지(1300)는 불휘발성 메모리를 포함하는 기록 매체(Storage Medium)일 수 있다. 통신 장치(1400)는 송신부 및 수신부를 포함할 수 있다. 전자 장치(1000)는 통신 장치(1400)에 의해 다른 전자 장치와 통신하여 데이터를 송신 및/또는 수신 할 수 있다. 사용자 인터페이스(1500)는 사용자와 전자 장치(1000) 사이에서 명령 또는 데이터의 입/출력을 전달할 수 있다.
버스(1600)는 전자 장치(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 예로서, 프로세서(1100), 메모리(1200), 스토리지(1300), 통신 장치(1400), 및 사용자 인터페이스(1500)는 버스(1600)를 통해 서로 데이터를 교환할 수 있다. 예로서, 메모리(1200)는 버스(1600)를 통해 데이터 신호(DQ) 및 데이터 스트로브(DQS)를 전달할 수 있다. 버스(1600)는 전자 장치(1000)에서 이용되는 다양한 유형의 통신 포맷을 지원하도록 구성될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제 1 데이터 스트로브를 지연시켜, 기준 데이터 스트로브의 기준 타이밍에 대해 제 1 시간 길이만큼 어긋난 타이밍을 갖는 제 1 데이터 신호가 하나의 논리 값을 나타내는 제 1 시간 구간 내에 제 2 데이터 스트로브의 에지가 배열되도록, 상기 제 2 데이터 스트로브를 생성하도록 구성되는 제 1 지연 라인 회로; 및
    상기 제 2 데이터 스트로브의 상기 에지에 응답하여 상기 제 1 데이터 신호를 샘플링하도록 구성되는 샘플링 회로를 포함하되,
    상기 제 1 데이터 신호 및 제 2 데이터 신호는, 상기 기준 타이밍에 대해 시간 길이들만큼 각각 어긋난 타이밍들을 갖는 데이터 신호들에 포함되고,
    상기 제 1 데이터 스트로브의 에지는, 상기 기준 타이밍에 대해 상기 시간 길이들 중 가장 짧은 시간 길이만큼 어긋난 타이밍을 갖는 상기 제 2 데이터 신호가 하나의 논리 값을 나타내는 제 2 시간 구간 내에 배열되는 전자 회로.
  2. 제 1 항에 있어서,
    상기 제 2 시간 구간 내에 상기 제 1 데이터 스트로브의 상기 에지가 배열되도록, 상기 기준 데이터 스트로브를 지연시키는 DQS 스플릿 회로를 더 포함하는 전자 회로.
  3. 제 2 항에 있어서,
    상기 DQS 스플릿 회로는,
    메모리 컨트롤러로부터 수신되는 게이트 신호에 응답하여 상기 기준 데이터 스트로브를 출력하도록 구성되는 제 2 논리 회로; 및
    상기 제 2 논리 회로로부터 출력되는 상기 기준 데이터 스트로브를 지연시켜 상기 제 1 데이터 스트로브를 출력하도록 구성되는 제 2 지연 라인 회로를 포함하는 전자 회로.
  4. 제 3 항에 있어서,
    상기 제 1 데이터 신호는 메모리에 포함되는 랭크들 중 하나에 의해 생성되는 전자 회로.
  5. 제 1 데이터 스트로브를 지연시켜, 기준 데이터 스트로브의 기준 타이밍에 대해 제 1 시간 길이만큼 어긋난 타이밍을 갖는 제 1 데이터 신호가 하나의 논리 값을 나타내는 제 1 시간 구간 내에 제 2 데이터 스트로브의 에지가 배열되도록, 상기 제 2 데이터 스트로브를 생성하고, 상기 제 2 데이터 스트로브의 상기 에지에 응답하여 상기 제 1 데이터 신호를 샘플링하도록 구성되는 머지 회로; 및
    상기 기준 데이터 스트로브를 지연시켜, 상기 기준 타이밍에 대해 제 2 시간 길이만큼 어긋난 타이밍을 갖는 제 2 데이터 신호가 하나의 논리 값을 나타내는 제 2 시간 구간 내에 상기 제 1 데이터 스트로브의 에지가 배열되도록, 상기 제 1 데이터 스트로브를 생성하도록 구성되는 DQS 스플릿 회로를 포함하되,
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호는, 상기 기준 타이밍에 대해 시간 길이들만큼 각각 어긋난 타이밍들을 갖는 데이터 신호들에 포함되고,
    상기 제 2 시간 길이는 상기 시간 길이들 중 가장 짧은 전자 회로.
  6. 기준 데이터 스트로브로부터 생성되는 제 1 데이터 스트로브의 타이밍을 조절하여 제 2 데이터 스트로브를 생성하도록 구성되는 제 1 지연 라인 회로; 및
    상기 제 2 데이터 스트로브에 기초하여 상기 기준 데이터 스트로브에 대해 제 1 시간 길이만큼 어긋난 타이밍을 갖는 제 1 데이터 신호를 샘플링하도록 구성되는 샘플링 회로를 포함하되,
    상기 제 1 데이터 신호는 상기 기준 데이터 스트로브에 대해 시간 길이들만큼 각각 어긋난 타이밍들을 갖는 데이터 신호들 중 하나이고,
    상기 제 1 데이터 스트로브는 상기 기준 데이터 스트로브에 대해 상기 시간 길이들 중 최소인 시간 길이만큼 어긋난 타이밍을 갖는 제 2 데이터 신호를 샘플링하기 위한 타이밍을 갖는 전자 회로.
  7. 제 6 항에 있어서,
    상기 기준 데이터 스트로브로부터 생성되는 제 3 데이터 스트로브의 타이밍을 조절하여 제 4 데이터 스트로브를 생성하도록 구성되는 제 2 지연 라인 회로; 및
    상기 제 2 데이터 스트로브 및 상기 제 4 데이터 스트로브 중 하나를 상기 샘플링 회로로 출력하도록 구성되는 제 1 논리 회로를 더 포함하되,
    상기 제 2 데이터 스트로브는 메모리에 포함되는 제 1 랭크와 관련되고, 상기 제 4 데이터 스트로브는 상기 메모리에 포함되는 제 2 랭크와 관련되는 전자 회로.
  8. 제 7 항에 있어서,
    상기 기준 데이터 스트로브는 상기 제 1 랭크 및 상기 제 2 랭크 중 하나로부터 생성되고,
    상기 기준 데이터 스트로브가 상기 제 1 랭크로부터 생성되는 경우, 상기 기준 데이터 스트로브의 타이밍을 조절하여 상기 제 1 데이터 스트로브를 생성하고, 상기 기준 데이터 스트로브가 상기 제 2 랭크로부터 생성되는 경우, 상기 기준 데이터 스트로브의 타이밍을 조절하여 상기 제 3 데이터 스트로브를 생성하도록 구성되는 DQS 스플릿 회로를 더 포함하는 전자 회로.
  9. 제 8 항에 있어서,
    상기 DQS 스플릿 회로는,
    상기 기준 데이터 스트로브가 상기 제 1 랭크로부터 생성되는 경우, 메모리 컨트롤러로부터 수신되는 제 1 게이트 신호에 응답하여 상기 기준 데이터 스트로브를 출력하도록 구성되는 제 2 논리 회로;
    상기 기준 데이터 스트로브가 상기 제 2 랭크로부터 생성되는 경우, 상기 메모리 컨트롤러로부터 수신되는 제 2 게이트 신호에 응답하여 상기 기준 데이터 스트로브를 출력하도록 구성되는 제 3 논리 회로;
    상기 제 2 논리 회로로부터 출력되는 상기 기준 데이터 스트로브를 지연시켜 상기 제 1 데이터 스트로브를 생성하도록 구성되는 제 3 지연 라인 회로; 및
    상기 제 3 논리 회로로부터 출력되는 상기 기준 데이터 스트로브를 지연시켜 상기 제 3 데이터 스트로브를 생성하도록 구성되는 제 4 지연 라인 회로를 포함하는 전자 회로.
  10. 제 6 항에 있어서,
    상기 제 1 지연 라인 회로는, 상기 제 1 데이터 신호가 하나의 논리 값을 나타내는 시간 구간 내에 상기 제 2 데이터 스트로브의 에지가 배열되도록, 상기 제 2 데이터 스트로브를 생성하는 전자 회로.
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