KR102416938B1 - 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치 - Google Patents

데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치 Download PDF

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Abstract

내부 스트로브 신호 생성 회로는 데이터 레이트 선택부, 분주부 및 스트로브 출력부를 포함할 수 있다. 상기 데이터 레이트 선택부는 반도체 장치의 동작 속도에 따라 데이터 레이트 선택신호를 생성할 수 있다. 상기 분주부는 상기 데이터 레이트 선택신호에 따라 상기 데이터 스트로브 신호를 분주할 수 있다. 상기 스트로브 출력부는 상기 데이터 레이트 선택신호에 따라 분주된 스트로브 신호 또는 데이터 스트로브 신호로부터 내부 스트로브 신호를 생성할 수 있다.

Description

데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치 {INTERNAL STROBE SIGNAL GENERATING CIRCUIT CAPABLE OF SELECTING DATA RATE AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
프로세서 및 DRAM 등과 같은 반도체 장치는 클럭 신호에 동기하여 데이터를 수신 및 출력할 수 있다. 종래에는 상기 클럭 신호의 라이징 에지에 동기하여 데이터를 수신하는 single data rate (SDR) 방식이 존재하였으나, 반도체 장치의 동작 속도가 증가되면서 클럭 신호의 라이징 에지 및 폴링 에지 모두에 동기하여 데이터를 수신하는 double data rate (DDR) 방식이 일반적으로 사용되고 있다.
반도체 장치는 데이터를 수신하기 위한 클럭 신호로서 데이터 스트로브 신호를 사용할 수 있다. 상기 데이터 스트로브 신호는 클럭 신호와 동일한 주기를 가질 수 있다. 반도체 장치의 동작 속도가 증가하면서 호스트와 메모리 장치 사이에서 사용되는 시스템 클럭 신호의 주파수가 점점 증가하고 있고, 따라서 데이터를 수신하기 위해 사용되는 데이터 스트로브 신호의 펄스 폭은 줄어들고 있고 데이터를 수신하기 위한 시간 마진은 점점 감소하고 있다.
본 발명의 실시예는 반도체 장치의 동작 속도에 따라 서로 다른 주기와 개수를 갖는 내부 스트로브 신호를 생성할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 내부 스트로브 신호 생성 회로는 동작 정보에 따라 데이터 레이트 선택신호를 인에이블시키는 데이터 레이트 선택부; 상기 데이터 레이트 선택신호에 응답하여 데이터 스트로브 신호를 분주하여 분주 스트로브 신호를 생성하는 분주부; 및 상기 데이터 레이트 선택신호에 응답하여 상기 분주 스트로브 신호 및 상기 데이터 스트로브 신호 중 하나에 기초하여 상기 내부 스트로브 신호를 생성하는 스트로브 출력부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 데이터 스트로브 신호 및 상보 데이터 스트로브 신호를 수신하고, 동작 정보에 따라 서로 다른 개수 및 서로 다른 주기를 갖는 복수의 내부 스트로브 신호를 생성하는 내부 스트로브 신호 생성 회로; 및 복수의 데이터를 수신하고, 상기 데이터를 상기 복수의 내부 스트로브 신호에 정렬하여 출력하는 데이터 정렬 회로를 포함할 수 있다.
본 발명의 실시예는 전력 소모를 감소시키면서 반도체 장치가 정확한 데이터를 수신할 수 있도록 하여 반도체 장치의 동작을 최적화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 내부 스트로브 신호 생성 회로의 구성을 보여주는 도면,
도 3a 내지 3c는 본 발명의 실시예에 따른 동작 정보를 생성하는 구성과, 데이터 레이트 선택부의 구성을 보여주는 도면,
도 4는 도 2에 도시된 스트로브 출력부의 구성을 보여주는 도면,
도 5는 도 2에 도시된 데이터 정렬부의 구성을 보여주는 도면,
도 6a 및 6b는 도 5에 도시된 제 1 데이터 수신부의 구성을 보여주는 도면,
도 7은 도 6b에 도시된 차동 증폭부의 구성을 보여주는 도면,
도 8a 및 8b 는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 내부 스트로브 신호 생성 회로(110) 및 데이터 정렬 회로(120)를 포함할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)는 외부 장치로부터 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 반도체 장치(1)는 복수의 패드(11, 12, 13)를 포함할 수 있다. 상기 반도체 장치(1)는 데이터 스트로브 패드(11, 12)를 통해 데이터 스트로브 신호 쌍(DQS, DQSB)을 수신할 수 있다. 또한, 상기 반도체 장치(1)는 데이터 패드(13)를 통해 데이터(DQ<0:n>)를 수신할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)는 상기 데이터 스트로브 패드(11, 12)를 통해 데이터 스트로브 신호(DQS)와 상보 데이터 스트로브 신호(DQSB)를 수신할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)는 동작 정보를 수신할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)는 상기 동작 정보에 따라 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)에 기초하여 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성할 수 있다. 상기 동작 정보는 상기 반도체 장치(1)의 동작 속도에 관한 정보일 수 있고, 이에 대해서는 후술하기로 한다.
상기 내부 스트로브 신호 생성 회로(110)는 상기 동작 정보에 따라 서로 다른 개수 및 서로 다른 주기를 갖는 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성할 수 있다. 예를 들어, 상기 내부 스트로브 신호 생성 회로(110)는 반도체 장치(1)가 고주파수 및/또는 고속으로 동작할 때 제 1 주기를 갖는 4개의 내부 스트로브 신호를 생성할 수 있고, 상기 반도체 장치(1)가 상기 고주파수 보다 낮은 주파수 및/또는 낮은 속도로 동작할 때 제 2 주기를 갖는 2개의 내부 스트로브 신호를 생성할 수 있다. 상기 제 2 주기는 상기 제 1 주기보다 짧을 수 있다. 예를 들어, 상기 제 2 주기는 상기 제 1 주기의 절반일 수 있다. 상기 반도체 장치(1)가 고주파수 및/또는 고속으로 동작할 때, 상기 내부 스트로브 신호 생성 회로(110)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하고, 분주된 스트로브 신호에 기초하여 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성할 수 있다. 따라서, 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)는 상기 데이터 스트로브 신호(DQS)보다 긴 주기를 가질 수 있다. 상기 반도체 장치(1)가 고주파수보다 낮은 주파수 및 또는 낮은 속도로 동작할 때, 상기 내부 스트로브 신호 생성 회로(110)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하지 않고, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)로부터 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB) 중 일부를 생성할 수 있다. 상기 반도체 장치(1)가 고주파수로 동작할 때 생성되는 내부 스트로브 신호의 개수는 상기 반도체 장치(1)가 상기 고주파수보다 낮은 주파수로 동작할 때 생성되는 내부 스트로브 신호의 개수보다 많을 수 있다. 또한, 상기 반도체 장치(1)가 고주파수로 동작할 때 생성되는 내부 스트로브 신호의 주기는 상기 반도체 장치(1)가 상기 고주파수보다 낮은 주파수로 동작할 때 생성되는 내부 스트로브 신호의 주기보다 길 수 있다.
상기 데이터 정렬 회로(120)는 데이터(DQ<0:n>)를 수신하고, 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)에 동기하여 상기 데이터(DQ<0:n>)를 래치할 수 있다. 상기 반도체 장치(1)는 외부 장치와 직렬 데이터 통신할 수 있다. 따라서, 상기 데이터 패드(13)를 통해 복수개의 데이터(DQ<0:n>)가 연속적으로 입력될 수 있다. 상기 데이터 정렬 회로(120)는 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)에 동기하여 상기 복수의 데이터(DQ<0:n>)를 정렬하고, 정렬된 데이터를 출력할 수 있다.
상기 반도체 장치(1)는 호스트일 수 있고, 메모리일 수도 있다. 상기 호스트는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 상기 반도체 장치(1)가 메모리 장치일 때, 상기 반도체 장치(1)는 메모리 뱅크 영역(130)을 더 포함할 수 있다. 상기 메모리 뱅크 영역(130)은 데이터가 저장되기 위한 메모리 셀 어레이와, 상기 데이터 정렬 회로(120)로부터 출력되는 데이터를 저장하거나 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 입출력 회로들을 포함할 수 있다. 상기 데이터 정렬 회로(120) 및 상기 메모리 뱅크 영역(130)은 데이터 전송 라인(140)을 통해 연결될 수 있다. 상기 데이터 전송 라인(140)은 상기 데이터 정렬 회로(120)에 의해 정렬된 병렬 데이터를 한번에 전송할 수 있는 개수를 구비할 수 있다.
도 2는 도 1에 도시된 내부 스트로브 신호 생성 회로(110)의 구성을 보여주는 도면이다. 도 2에서, 상기 내부 스트로브 신호 생성 회로(110)는 데이터 레이트 선택부(210), 분주부(220) 및 스트로브 출력부(230)를 포함할 수 있다. 상기 데이터 레이트 선택부(210)는 동작 정보에 기초하여 데이터 레이트 선택신호(DR)를 생성할 수 있다. 앞서 말한 바와 같이, 상기 동작 정보는 상기 반도체 장치(1)의 동작 속도에 관한 정보를 가질 수 있다. 상기 데이터 레이트 선택부(210)는 상기 반도체 장치(1)가 고주파수로 동작할 때 상기 데이터 레이트 선택신호(DR)를 인에이블시키고, 상기 반도체 장치(1)가 상기 고주파수보다 낮은 주파수로 동작할 때 상기 데이터 레이트 선택신호(DR)를 인에이블시킬 수 있다.
상기 분주부(220)는 상기 데이터 스트로브 신호(DQS), 상기 상보 데이터 스트로브 신호(DQSB) 및 상기 데이터 레이트 선택신호(DR)를 수신할 수 있다. 상기 분주부(220)는 예를 들어, 2 분주기일 수 있다. 상기 분주부(220)는 상기 데이터 레이트 선택신호(DR)가 디스에이블되었을 때 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하지 않을 수 있다. 상기 분주부(220)는 상기 데이터 레이트 선택신호(DR)가 인에이블되었을 때 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하여 복수의 분주 스트로브 신호를 생성할 수 있다. 도 2에 도시된 것과 같이, 상기 분주부(220)는 상기 데이터 스트로브 신호(DQS) 및 상보 데이터 스트로브 신호(DQSB)를 분주하여 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2)를 생성할 수 있다. 상기 제 1 분주 스트로브 신호(DDQS1)는 상기 데이터 스트로브 신호(DQS)가 2 분주된 신호일 수 있고, 상기 제 2 분주 스트로브 신호(DDQS2)는 상기 상보 데이터 스트로브 신호(DQSB)가 2 분주된 신호일 수 있다. 상기 제 3 분주 스트로브 신호(DDQSB1)는 상기 제 1 분주 스트로브 신호(DDQS1)의 반전 신호일 수 있고, 상기 제 4 분주 스트로브 신호(DDQSB2)는 상기 제 2 분주 스트로브 신호(DDQS2)의 반전 신호일 수 있다.
상기 스트로브 출력부(230)는 상기 데이터 스트로브 신호(DQS), 상기 상보 데이터 스트로브 신호(DQSB), 상기 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2) 및 상기 데이터 레이트 선택신호(DR)를 수신할 수 있다. 상기 스트로브 출력부(230)는 상기 데이터 레이트 선택신호(DR)에 따라 상기 복수의 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성할 수 있다. 도 2에 도시된 바와 같이, 상기 스트로브 출력부(230)는 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성할 수 있다. 상기 스트로브 출력부(230)는 상기 데이터 레이트 선택신호(DR)가 인에이블되었을 때, 상기 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2)를 각각 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)로 제공할 수 있다. 상기 스트로브 출력부(230)는 상기 데이터 레이트 선택신호(DR)가 디스에이블되었을 때, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 각각 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)로 제공할 수 있다. 이 때, 상기 스트로브 출력부(230)는 상기 제 2 및 제 4 내부 스트로브 신호(QDQS, QDQSB)는 디스에이블시키고, 상기 제 2 및 제 4 내부 스트로브 신호(QDQS, QDQSB)를 생성하지 않을 수 있다.
상기 내부 스트로브 신호 생성 회로는 스트로브 버퍼(240)를 더 포함할 수 있다. 상기 스트로브 버퍼(240)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 버퍼링하여 출력할 수 있다. 상기 스트로브 버퍼(240)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)가 상기 데이터(DQ<0:n>)와 센터 얼라인 될 수 있도록 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 지연시킬 수 있다. 예를 들어, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)는 상기 데이터(DQ<0:n>)의 윈도우 또는 듀레이션의 절반에 해당하는 시간 및/또는 클럭 신호의 1/4주기에 해당하는 시간만큼 지연될 수 있다.
도 3a 내지 3c는 본 발명의 실시예에 따른 동작 정보를 생성하는 구성과, 데이터 레이트 선택부(310A, 310B, 310C)의 구성을 보여주는 도면이다. 도 3a에서, 데이터 레이트 선택부(310A)는 내부 주파수 판별부(320A)로부터 모드 레지스터 신호(MS)를 수신할 수 있다. 상기 모드 레지스터 신호(MS)는 반도체 장치(1)의 동작 주파수 및/또는 속도에 관한 정보를 포함하는 신호일 수 있다. 상기 반도체 장치(1)가 메모리 장치일 때, 상기 내부 주파수 판별부(320A)는 모드 레지스터 셋일 수 있고, 상기 모드 레지스터 셋에 설정된 동작 속도 관련 정보가 상기 모드 레지스터 신호(MS)로서 상기 데이터 레이트 선택부(310A)로 제공될 수 있다. 상기 데이터 레이트 선택부(310A)는 상기 모드 레지스터 신호(MS)에 응답하여 상기 데이터 레이트 선택신호(DR)를 인에이블시키거나 디스에이블시킬 수 있다.
도 3b에서, 상기 데이터 레이트 선택부(310B)는 어플리케이션 프로세서(AP) 또는 중앙처리장치(CPU) 등과 같은 호스트로부터 모드 신호(MODE)를 수신할 수 있다. 상기 모드 신호(MODE)는 반도체 장치(1)의 동작 모드에 관한 정보를 가질 수 있고, 상기 반도체 장치(1)의 동작 주파수 및/또는 속도에 대한 정보를 가질 수 있다. 예를 들어, 상기 모드 신호(MODE)는 MP3 재생, 비디오 재생 및 게임 실행 등의 동작 모드에 대한 정보를 가질 수 있다. 상기 데이터 레이트 선택부(310B)는 상기 모드 신호(MODE)에 응답하여 상기 데이터 레이트 선택신호(DR)를 인에이블시키거나 디스에이블시킬 수 있다.
도 3c에서, 상기 데이터 레이트 선택부(310C)는 적분기(311C) 및 비교기(312C)를 포함할 수 있다. 상기 적분기(311C)는 클럭 신호(CLK)를 수신하고, 상기 클럭 신호(CLK)의 주파수에 따라 서로 다른 레벨을 갖는 전압을 생성할 수 있다. 예를 들어, 상기 적분기(311C)는 상기 클럭 신호(CLK)의 주파수가 높을수록 높은 레벨을 갖는 전압을 출력하고, 상기 클럭 신호(CLK)의 주파수가 낮을수록 낮은 레벨을 갖는 전압을 출력할 수 있다. 상기 비교기(312C)는 상기 적분기(311C)의 출력과 기준전압(VREF)을 비교하여 상기 데이터 레이트 선택신호(DR)를 생성할 수 있다. 상기 비교기(312C)는 상기 적분기(311C)의 출력이 상기 기준전압(VREF)보다 높은 레벨을 갖는 경우, 상기 데이터 레이트 선택신호(DR)를 인에이블시키고, 상기 적분기(311C)의 출력이 상기 기준전압(VREF)보다 낮은 레벨을 갖는 경우, 상기 데이터 레이트 선택신호(DR)를 디스에이블시킬 수 있다. 상기 기준전압(VREF)의 레벨은 클럭 신호(CLK)의 주파수의 높고 낮음을 판별하기 위해 임의로 설정될 수 있다. 도 3a 내지 3c에서, 동작 정보 및 데이터 레이트 선택부(310A, 310B, 310C)의 구성에 대한 예시를 하였지만 이에 한정하려는 의도는 아니다. 본 발명의 기술적 사상에 적합하도록 반도체 장치의 동작 속도(1)를 판별하여 데이터 레이트 선택신호(DR)를 생성할 수 있는 구성은 모두 본 발명의 범위에 포함될 수 있다.
도 4는 도 2에 도시된 스트로브 출력부(230)의 구성을 보여주는 도면이다. 상기 스트로브 출력부(230)는 제 1 출력부(410) 및 제 2 출력부(420)를 포함할 수 있다. 상기 제 1 출력부(410)는 상기 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2)를 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)로 각각 출력할 수 있다. 상기 제 1 출력부(410)는 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)를 포함할 수 있다. 상기 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)는 인에이블된 데이터 레이트 선택신호(DR)에 응답하여 턴온될 수 있다. 상기 제 1 스위치(SW1)는 상기 제 1 분주 스트로브 신호(DDQS1)를 제 1 내부 스트로브 신호(IDQS)로서 출력하고, 상기 제 2 스위치(SW2)는 상기 제 2 분주 스트로브 신호(DDQS2)를 제 2 내부 스트로브 신호(QDQS)로서 출력하며, 상기 제 3 스위치(SW3)는 상기 제 3 분주 스트로브 신호(DDQSB1)를 제 3 내부 스트로브 신호(IDQSB)로서 출력하고, 상기 제 4 스위치(SW4)는 상기 제 4 분주 스트로브 신호(DDQSB2)를 제 4 내부 스트로브 신호(QDQSB)로서 출력할 수 있다.
상기 제 2 출력부(420)는 상기 데이터 스트로브 신호(DQS) 및 상보 데이터 스트로브 신호(DQSB)를 상기 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)로 출력할 수 있다. 상기 제 2 출력부(420)는 제 5 내지 제 8 스위치(SW5, SW6, SW7, SW8)를 포함할 수 있다. 상기 제 5 내지 제 8 스위치(SW5, SW6, SW7, SW8)는 디스에이블된 데이터 레이트 선택신호(DR)에 응답하여 턴온될 수 있다. 즉, 상기 제 5 내지 제 8 스위치(SW5, SW6, SW7, SW8)는 데이터 레이트 선택신호의 반전 신호(DRB)가 인에이블되었을 때 턴온될 수 있다. 상기 제 5 스위치(SW5, SW7)는 상기 데이터 스트로브 신호(DQS)를 상기 제 1 내부 스트로브 신호(IDQS)로서 출력하고, 상기 제 7 스위치(SW7)는 상기 상보 데이터 스트로브 신호(DQSB)를 상기 제 3 내부 스트로브 신호(IDQSB)로서 출력할 수 있다. 상기 제 6 스위치(SW6) 및 제 8 스위치(SW8)는 상기 제 2 및 제 4 내부 스트로브 신호(QDQS, QDQSB)로 접지전압(VSS)을 제공할 수 있다. 따라서, 상기 제 2 출력부(420)는 상기 제 2 및 제 4 내부 스트로브 신호(QDQS, QDQSB)를 디스에이블시킬 수 있다.
도 5는 도 2에 도시된 데이터 정렬부(120)의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 정렬부(120)는 제 1 데이터 수신부(510), 제 2 데이터 수신부(520), 제 3 데이터 수신부(530) 및 제 4 데이터 수신부(540)를 포함할 수 있다. 상기 제 1 데이터 수신부(510)는 데이터 기준전압(VREFDQ) 및 상기 제 1 내부 스트로브 신호(IDQS)에 응답하여 데이터 패드(13)를 통해 입력되는 데이터(DQ<0:n>)를 수신할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)가 하이 레벨일 때 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 비교하여 상기 제 1 내부 데이터(IDQ<0>)를 생성할 수 있다. 상기 제 2 데이터 수신부(520)는 상기 데이터 기준전압(VREFDQ) 및 상기 제 2 내부 스트로브 신호(QDQS)에 응답하여 상기 데이터(DQ<0:n>)를 수신할 수 있다. 상기 제 2 데이터 수신부(520)는 상기 제 2 내부 스트로브 신호(QDQS)가 하이 레벨일 때 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 비교하여 상기 제 2 내부 데이터(IDQ<1>)를 생성할 수 있다. 상기 제 3 데이터 수신부(530)는 상기 데이터 기준전압(VREFDQ) 및 상기 제 3 내부 스트로브 신호(IDQSB)에 응답하여 상기 데이터(DQ<0:n>)를 수신할 수 있다. 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)가 하이 레벨일 때 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 비교하여 상기 제 3 내부 데이터(IDQ<2>)를 생성할 수 있다. 상기 제 4 데이터 수신부(540)는 상기 데이터 기준전압(VREFDQ) 및 상기 제 4 내부 스트로브 신호(QDQSB)에 응답하여 상기 데이터(DQ<0:n>)를 수신할 수 있다. 상기 제 4 데이터 수신부(540)는 상기 제 4 내부 스트로브 신호(QDQSB)가 하이 레벨일 때 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 비교하여 상기 제 4 내부 데이터(IDQ<3>)를 생성할 수 있다. 상기 데이터 기준전압(VREFDQ)은 데이터(DQ<0:n>)가 0 인지 또는 1 인지 여부를 판별하기 위한 기준전압으로서 임의로 설정될 수 있다. 상기 데이터 기준전압(VREFDQ)은 상기 반도체 장치(1)의 내부 회로에서 생성될 수도 있고, 외부 장치로부터 제공될 수도 있다. 상기 데이터 정렬부(120)는 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)에 따라 동작하는 상기 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)를 통해 상기 데이터 패드(13)를 통해 연속으로 수신되는 직렬 데이터(즉, 복수의 데이터(DQ<0:4>))를 병렬 데이터(즉, 내부 데이터(IDQ<0:3>)로 변환하여 출력할 수 있다.
상기 내부 스트로브 신호 생성 회로(110)가 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 모두 생성할 때, 상기 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)는 모두 동작할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)에 동기하여 첫 번째로 입력되는 데이터(DQ<0>)를 수신하여 제 1 내부 데이터(IDQ<0>)를 생성하고, 상기 제 2 데이터 수신부(520)는 상기 제 2 내부 스트로브 신호(QDQS)에 동기하여 두 번째로 입력되는 데이터(DQ<1>)를 수신하여 제 2 내부 데이터(IDQ<1>)를 생성할 수 있다. 또한, 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)에 동기하여 세 번째로 입력되는 데이터(DQ<2>)를 수신하여 제 3 내부 데이터(IDQ<2>)를 생성하고, 상기 제 4 데이터 수신부(540)는 상기 제 4 내부 스트로브 신호(QDQSB)에 동기하여 네 번째로 입력되는 데이터(DQ<3>)를 수신하여 제 4 내부 데이터(IDQ<3>)를 생성할 수 있다.
상기 내부 스트로브 신호 생성 회로(110)가 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)만을 생성할 때, 상기 제 1 및 제 3 데이터 수신부(510, 530)만이 동작할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 첫 번째 라이징 에지에 동기하여 첫 번째로 입력되는 데이터(DQ<0>)를 수신하여 제 1 내부 데이터(IDQ<0>)를 생성하고, 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)의 첫 번째 라이징 에지에 동기하여 두 번째로 입력되는 데이터(DQ<1>)를 수신하여 제 2 내부 데이터(IDQS<1>)를 생성할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 두 번째 라이징 에지에 동기하여 세 번째로 입력되는 데이터(DQ<2>)를 수신하여 제 3 내부 데이터(IDQ<2>)를 생성할 수 있고, 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)의 두 번째 라이징 에지에 동기하여 네 번째로 입력되는 데이터(DQ<3>)를 수신하여 제 4 내부 데이터(IDQ<3>)를 생성할 수 있다.
상기 데이터 정렬부(120)는 타이밍 조절부(550)를 더 포함할 수 있다. 상기 타이밍 조절부(550)는 상기 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)로부터 출력된 내부 데이터(IDQ<0:3>)를 제어하여 상기 메모리 뱅크 영역으로 출력할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)가 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 모두 제공하여 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)가 모두 동작하는 경우, 상기 타이밍 조절부(550)는 상기 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)로부터 출력되는 내부 데이터(IDQS<0:3>)를 모두 상기 메모리 뱅크 영역으로 제공할 수 있다. 또한, 상기 내부 스트로브 신호 생성 회로(110)가 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)만을 제공하여 제 1 및 제 3 데이터 수신부(510, 530)만 동작하는 경우, 상기 타이밍 조절부(550)는 상기 제 1 및 제 3 데이터 수신부(510, 530)로부터 출력되는 복수의 내부 데이터(IDQS<0:3>)를 재정렬하여 상기 메모리 뱅크 영역으로 제공할 수 있다.
도 6a는 도 5에 도시된 제 1 데이터 수신부(510)의 구성을 보여주는 도면이다. 도 6a에서, 상기 제 1 데이터 수신부는 래치 버퍼(610)를 포함할 수 있다. 상기 래치 버퍼(610)는 인에이블부(611), 프리차지부(612) 및 래치 증폭부(613)를 포함할 수 있다. 상기 인에이블부(611)는 상기 제 1 내부 스트로브 신호(IDQS)를 수신할 수 있다. 상기 인에이블부(611)는 상기 제 1 내부 스트로브 신호(IDQS)가 하이 레벨일 때 상기 래치 증폭부(613)를 활성화시킬 수 있다. 상기 인에이블부(611)는 상기 제 1 내부 스트로브 신호(IDQS)에 응답하여 상기 래치 증폭부(613)와 접지전압(VSS) 사이의 전류 경로를 형성할 수 있다.
상기 프리차지부(612)는 상기 제 1 내부 스트로브 신호(IDQS)에 응답하여 제 1 및 제 2 출력 노드(ON1, ON2)를 프리차지시킬 수 있다. 상기 제 1 출력 노드(ON1)로부터 상기 제 1 내부 데이터(IDQ<0>)가 출력될 수 있고, 상기 제 2 출력 노드(ON2)로부터 상기 제 1 내부 데이터의 상보 신호(IDQB<0>)가 출력될 수 있다. 상기 프리차지부(612)는 상기 제 1 내부 스트로브 신호(IDQS)가 로우 레벨일 때 상기 제 1 및 제 2 출력 노드(ON1, ON2)를 전원전압 레벨로 프리차지시키고, 상기 제 1 내부 스트로브 신호(IDQS)가 하이 레벨일 때 상기 프리차지 상태를 해제시킬 수 있다.
상기 래치 증폭부(613)는 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 수신할 수 있다. 상기 래치 증폭부(613)는 상기 데이터(DQ<0:n>)의 레벨이 상기 데이터 기준전압(VREFDDQ)의 레벨보다 높을 때, 상기 제 1 출력 노드(ON1)를 하이 레벨로 구동하고 상기 제 2 출력 노드(ON2)를 로우 레벨로 구동할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)로부터 하이 레벨의 제 1 내부 데이터(IDQ<0>)가 출력될 수 있다. 상기 래치 증폭부(613)는 상기 데이터(DQ<0:n>)의 레벨이 상기 데이터 기준전압(VREFDQ)의 레벨보다 낮을 때, 상기 제 1 출력 노드(ON1)를 로우 레벨로 구동하고 상기 제 2 출력 노드(ON2)를 하이 레벨로 구동할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)로부터 로우 레벨의 제 1 내부 데이터(IDQ<0>)가 출력될 수 있다. 상기 래치 증폭부(613)는 상기 제 1 내부 스트로브 신호(IDQS)가 하이 레벨일 때만 활성화되어 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 차동 증폭하여 상기 제 1 내부 데이터(DQ<0>)를 생성할 수 있다. 상기 제 2 내지 제 4 데이터 수신기(520, 530, 540)는 입력받는 신호가 서로 다를 뿐, 상기 제 1 데이터 수신기(510)의 구성과 실질적으로 동일하게 구성될 수 있다.
도 6b는 도 5에 도시된 제 1 데이터 수신부(510)의 구성을 보여주는 도면이다. 도 6b에서, 상기 제 1 데이터 수신부(510)는 차동 증폭부(621) 및 래치부(622)를 포함할 수 있다. 도 6a에 도시된 제 1 데이터 수신부(520)는 증폭 기능과 래치 기능이 모두 포함하는 래치 버퍼(610)를 포함하고, 도 6b에 도시된 제 1 데이터 수신부(520)는 증폭 기능을 수행하는 차동 증폭부(621)와 래치 기능을 수행하는 래치부(622)를 별도로 구비한다. 상기 차동 증폭부(621)는 상기 데이터(DQ<0:n>)와 상기 데이터 기준전압(VREFDQ)을 차동 증폭할 수 있다. 상기 래치부(622)는 상기 제 1 내부 스트로브 신호(IDQS)에 응답하여 상기 차동 증폭부(621)의 출력을 래치하여 상기 제 1 내부 데이터(IDQ<0>)를 생성할 수 있다.
도 7은 도 6b에 도시된 차동 증폭부(621)의 구성을 보여주는 도면이다. 도 7에서, 상기 차동 증폭부(621)는 인에이블 제어부(711), 인에이블부(712), 제 1 증폭 스테이지(713), 제 2 증폭 스테이지(714) 및 드라이빙 스테이지(715)를 포함할 수 있다. 상기 인에이블 제어부(711)는 버퍼 인에이블 신호(ENP)와 전원전압(VDD) 또는 데이터 레이터 선택신호(DR)를 수신하여 인에이블 신호(EN)를 생성할 수 있다. 상기 인에이블 제어부(711)는 앤드 게이트를 포함할 수 있다. 구체적으로, 상기 제 1 및 제 3 데이터 수신부(510, 530)를 구성하는 차동 증폭부의 인에이블 제어부는 상기 버퍼 인에이블 신호(ENP) 및 상기 전원전압(VDD)을 수신하여 인에이블 신호(EN)를 생성할 수 있다. 상기 제 2 및 제 4 데이터 수신부(520, 540)를 구성하는 차동 증폭부의 인에이블 제어부는 상기 버퍼 인에이블 신호(ENP) 및 상기 데이터 레이트 선택신호(DR)를 수신하여 인에이블 신호(EN)를 생성할 수 있다. 따라서, 상기 제 1 및 제 3 데이터 수신부(510, 530)를 구성하는 차동 증폭부의 인에이블 제어부는 상기 데이터 레이트 선택신호(DR)와 무관하게 상기 버퍼 인에이블 신호(ENP)를 상기 인에이블 신호(EN)로 제공할 수 있다. 반대로, 상기 제 2 및 제 4 데이터 수신부(520, 540)를 구성하는 차동 증폭부의 인에이블 제어부는 상기 데이터 레이트 선택신호(DR)가 인에이블되었을 때, 상기 버퍼 인에이블 신호(ENP)를 상기 인에이블 신호(EN)로 제공할 수 있다. 상기 버퍼 인에이블 신호(ENP)는 상기 차동 증폭부를 인에이블시키기 위해 반도체 장치(1) 내부적으로 생성되는 신호일 수 있다.
상기 인에이블부(712)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 제 1 및 제 2 증폭 스테이지(713, 714)를 활성화시킬 수 있다. 상기 인에이블부(712)는 상기 제 1 증폭 스테이지(713)와 접지전압(VSS) 사이의 전류 경로 및 상기 제 2 증폭 스테이지(714)와 상기 접지전압(VSS) 사이의 전류 경로를 형성할 수 있다. 상기 제 1 증폭 스테이지(713)는 상기 데이터(DQ<0:n>) 및 상기 데이터 기준전압(VREFDQ)을 차동 증폭하여 제 1 및 제 2 중간 출력 신호(OUTM1, OUTM2)를 생성할 수 있다. 상기 제 2 증폭 스테이지(714)는 상기 제 1 및 제 2 중간 출력 신호(OUTM1, OUTM2)를 차동 증폭할 수 있다. 상기 드라이빙 스테이지(715)는 상기 제 2 증폭 스테이지(714)의 출력을 버퍼링하여 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호(OUT)는 래치부(622)로 제공될 수 있다.
도 8a 및 8b 는 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 보여주는 타이밍도이다. 도 8a는 상기 반도체 장치(1)가 고주파수로 동작할 때의 동작을 보여주고, 도 8b는 상기 반도체 장치(1)가 상기 고주파수보다 낮은 주파수로 동작할 때의 동작을 보여준다. 도 1 내지 도 8b를 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 먼저, 도 8a와 같이 반도체 장치(1)가 고주파수로 동작하는 경우, 상기 데이터 레이트 선택부(210)는 상기 반도체 장치(1)의 동작 정보에 따라 상기 데이터 레이트 선택신호(DR)를 인에이블시킬 수 있다. 상기 분주부(220)는 상기 인에이블된 데이터 레이트 선택신호(DR)에 응답하여 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주시켜 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2)를 생성할 수 있다. 또한, 상기 스트로브 출력부(230)는 상기 인에이블된 데이터 레이트 선택신호(DR)에 응답하여 상기 제 1 내지 제 4 분주 스트로브 신호(DDQS1, DDQS2, DDQSB1, DDQSB2)를 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)로 제공할 수 있다. 상기 내부 스트로브 신호 생성 회로(110)는 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 모두 제공할 수 있고, 상기 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)는 모두 동작할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 라이징 에지에 동기하여 첫 번째로 입력되는 데이터(DQ<0>)로부터 상기 제 1 내부 데이터(IDQ<0>)를 생성하고, 상기 제 2 데이터 수신부(520)는 상기 제 2 내부 스트로브 신호(QDQS)의 라이징 에지에 동기하여 두 번째로 입력되는 데이터(DQ<1>)로부터 상기 제 2 내부 데이터(IDQ<1>)를 생성할 수 있다. 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)의 라이징 에지에 동기하여 세 번째로 입력되는 데이터(DQ<2>)로부터 상기 제 3 내부 데이터(IDQ<2>)를 생성하고, 상기 제 4 데이터 수신부(540)는 상기 제 4 내부 스트로브 신호(QDQSB)의 라이징 에지에 동기하여 네 번째로 입력되는 데이터(DQ<3>)로부터 상기 제 4 내부 데이터(IDQ<3>)를 생성할 수 있다. 이후, 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 다음 라이징 에지에 동기하여 다섯 번째로 입력되는 데이터(DQ<4>)를 수신할 수 있다.
상기 반도체 장치(1)가 고주파수로 동작할 때, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)의 펄스 폭은 좁을 수 있고, 상기 데이터 정렬 회로(120)가 데이터(DQ<0:n>)를 수신하기 위한 시간 마진은 부족할 수 있다. 따라서, 상기 내부 스트로브 신호 생성 회로(110)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하여 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 모두 생성할 수 있다. 또한, 제 1 내지 제 4 데이터 수신부(510, 520, 530, 540)는 모두 활성화되어 상기 제 1 내지 제 4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)에 따라 연속으로 입력되는 데이터(DQ<0:n>)를 순차적으로 수신할 수 있다. 결과적으로 본 발명의 실시예는 반도체 장치(1)가 고속으로 동작하더라도 분주된 주기를 갖는 더 많은 개수의 내부 스트로브 신호를 이용하여 정확한 데이터를 수신할 수 있도록 한다.
도 8b와 같이 반도체 장치(1)가 상기 고주파수모다 낮은 주파수로 동작하는 경우, 상기 데이터 레이트 선택부(210)는 상기 데이터 레이트 선택신호(DR)를 디스에이블시킬 수 있다. 상기 분주부(220)는 상기 디스에이블된 데이터 레이트 신호(DR)에 응답하여 비활성화되고, 상기 스트로브 출력부(230)는 상기 데이터 스트로브 신호(DQS)를 상기 제 1 내부 스트로브 신호(IDQS)로 제공하고, 상기 상보 데이터 스트로브 신호(DQSB)를 상기 제 3 내부 스트로브 신호(IDQSB)로 제공하며, 상기 제 2 및 제 4 내부 스트로브 신호(QDQS, QDQSB)를 디스에이블시킬 수 있다. 따라서, 상기 제 2 및 제 4 데이터 수신부(520, 540)는 동작하지 않고, 상기 제 1 및 제 3 데이터 수신부(510, 530)만이 상기 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)에 응답하여 동작할 수 있다.
상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 첫 번째 라이징 에지에 동기하여 첫 번째로 입력되는 데이터(DQ<0>)로부터 제 1 내부 데이터(IDQ<0>)를 생성하고, 상기 제 3 데이터 수신부(520)는 상기 제 3 내부 스트로브 신호(IDQSB)의 첫 번째 라이징 에지에 동기하여 두 번째로 입력되는 데이터(DQ<1>)로부터 제 2 내부 데이터(IDQ<1>)를 생성할 수 있다. 상기 제 1 데이터 수신부(510)는 상기 제 1 내부 스트로브 신호(IDQS)의 두 번째 라이징 에지에 동기하여 세 번째로 입력되는 데이터(DQ<2>)로부터 제 3 내부 데이터(IDQ<2>)를 생성하고, 상기 제 3 데이터 수신부(530)는 상기 제 3 내부 스트로브 신호(IDQSB)의 두 번째 라이징 에지에 동기하여 네 번째로 입력되는 데이터(DQ<3>)로부터 제 4 내부 데이터(IDQ<3>)를 생성할 수 있다.
상기 반도체 장치(1)가 저주파수로 동작할 때, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)의 펄스 폭과 상기 데이터 정렬 회로(120)가 데이터(DQ<0:n>)를 수신하기 위한 시간 마진은 충분할 수 있다. 따라서, 상기 내부 스트로브 신호 생성 회로(110)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 분주하지 않고, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 그대로 상기 제 1 및 제 3 내부 스트로브 신호(IDQS, IDQSB)로 제공할 수 있다. 따라서, 적은 개수의 내부 스트로브 신호를 이용하여 적은 개수의 데이터 수신부만을 동작시킴으로써, 데이터를 수신하기 위한 반도체 장치의 전류 소모를 최소화시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 동작 정보에 따라 데이터 레이트 선택신호를 인에이블시키는 데이터 레이트 선택부;
    상기 데이터 레이트 선택신호에 응답하여 데이터 스트로브 신호 및 상보 데이터 스트로브 신호를 분주하여 제 1 내지 제 4 분주 스트로브 신호를 생성하는 분주부; 및
    상기 데이터 레이트 선택신호가 인에이블되었을 때 상기 제 1 내지 제 4 분주 스트로브 신호를 제 1 내지 제 4 내부 스트로브 신호로 제공하고, 상기 데이터 레이트 선택신호가 디스에이블되었을 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 상기 제 1 및 제 3 내부 스트로브 신호로 제공하며 상기 제 2 및 제 4 내부 스트로브 신호를 디스에이블시키는 스트로브 출력부를 포함하는 내부 스트로브 신호 생성 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 레이트 선택부는 모드 레지스터 셋으로부터 제공되는 모드 레지스터 신호에 기초하여 상기 데이터 레이트 선택신호를 인에이블시키는 내부 스트로브 신호 생성 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 레이트 선택부는 호스트로부터 제공되는 동작 모드 정보에 기초하여 상기 데이터 레이트 선택신호를 인에이블시키는 내부 스트로브 신호 생성 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 레이트 선택부는 클럭 신호를 수신하여 상기 클럭 신호의 주파수에 따라 상기 내부 스트로브 신호를 인에이블시키는 내부 스트로브 신호 생성 회로.
  5. 삭제
  6. 삭제
  7. 데이터 스트로브 신호 및 상보 데이터 스트로브 신호를 수신하고, 동작 정보에 따라 서로 다른 개수 및 서로 다른 주기를 갖는 복수의 내부 스트로브 신호를 생성하는 내부 스트로브 신호 생성 회로; 및
    복수의 데이터를 수신하고, 상기 데이터를 상기 복수의 내부 스트로브 신호에 정렬하여 출력하는 데이터 정렬 회로를 포함하고,
    상기 내부 스트로브 신호 생성 회로는, 반도체 장치가 고주파수로 동작할 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호로부터 제 1 주기를 갖는 제 1 개수의 내부 스트로브 신호를 생성하고, 상기 반도체 장치가 상기 고주파수보다 낮은 저주파수에서 동작할 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호로부터 상기 제 1 주기보다 짧은 제 2 주기를 갖고 상기 제 1 개수와 다른 제 2 개수의 내부 스트로브 신호를 생성하며, 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호는 제 2 주기를 갖는 반도체 장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 개수는 상기 제 1 개수보다 적은 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 내부 스트로브 신호 생성 회로는 상기 반도체 장치가 고주파수로 동작할 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호가 분주된 신호로부터 상기 복수의 내부 스트로브 신호를 생성하고,
    상기 반도체 장치가 상기 고주파수보다 낮은 주파수로 동작할 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호로부터 상기 복수의 내부 스트로브 신호를 생성하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 내부 스트로브 신호 생성회로는 상기 동작 정보에 따라 데이터 레이트 신호를 인에이블시키는 데이터 레이트 선택부;
    상기 데이터 레이트 선택신호에 응답하여 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 분주하여 복수의 분주 스트로브 신호를 생성하는 분주부; 및
    상기 데이터 레이트 선택신호에 응답하여 상기 복수의 분주 스트로브 신호에 기초하여 상기 복수의 내부 스트로브 신호를 생성하거나 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호에 기초하여 상기 복수의 내부 스트로브 신호를 생성하는 스트로브 출력부를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 스트로브 출력부는 상기 데이터 레이트 선택신호가 디스에이블되었을 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 상기 복수의 내부 스트로브 신호로 제공하고, 상기 데이터 레이트 선택신호가 인에이블되었을 때 상기 복수의 분주 스트로브 신호를 상기 복수의 내부 스트로브 신호로 제공하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 분주부는 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 분주하여 제 1 내지 제 4 분주 스트로브 신호를 생성하고,
    상기 스트로브 출력부는 상기 데이터 레이트 선택신호가 인에이블되었을 때 상기 제 1 내지 제 4 분주 스트로브 신호를 제 1 내지 제 4 내부 스트로브 신호로서 출력하고,
    상기 데이터 레이트 선택신호가 디스에이블되었을 때 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 상기 제 1 및 제 3 내부 스트로브 신호로 출력하며, 상기 제 2 및 제 4 내부 스트로브 신호를 디스에이블시키는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 데이터 정렬 회로는 상기 제 1 내지 제 4 내부 스트로브 신호에 기초하여 복수의 데이터를 래치하여 복수의 내부 데이터를 생성하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 데이터 정렬 회로는 상기 제 1 내부 스트로브 신호에 기초하여 상기 복수의 데이터를 수신하는 제 1 데이터 수신부;
    상기 제 2 내부 스트로브 신호에 기초하여 상기 복수의 데이터를 수신하는 제 2 데이터 수신부;
    상기 제 3 내부 스트로브 신호에 기초하여 상기 복수의 데이터를 수신하는 제 3 데이터 수신부; 및
    상기 제 4 내부 스트로브 신호에 기초하여 상기 복수의 데이터를 수신하는 제 4 데이터 수신부를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터 레이트 선택신호가 디스에이블되었을 때, 상기 제 2 및 제 4 데이터 수신부는 디스에이블되고,
    상기 제 1 데이터 수신부는 상기 제 1 내부 스트로브 신호의 첫 번째 라이징 에지에 동기하여 첫 번째로 입력되는 데이터를 수신하고 상기 제 1 내부 스트로브 신호의 두 번째 라이징 에지에 동기하여 세 번째로 입력되는 데이터를 수신하며,
    상기 제 3 데이터 수신부는 상기 제 3 내부 스트로브 신호의 첫 번째 라이징 에지에 동기하여 두 번째로 입력되는 데이터를 수신하고, 상기 제 3 내부 스트로브 신호의 두 번째 라이징 에지에 동기하여 네 번째로 입력되는 데이터를 수신하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터 레이트 선택신호가 인에이블되었을 때, 상기 제 1 데이터 수신부는 상기 제 1 내부 스트로브 신호의 라이징 에지에 동기하여 첫 번째로 입력되는 데이터를 수신하고,
    상기 제 2 데이터 수신부는 상기 제 2 내부 스트로브 신호의 라이징 에지에 동기하여 두 번째로 입력되는 데이터를 수신하며,
    상기 제 3 데이터 수신부는 상기 제 3 내부 스트로브 신호의 라이징 에지에 동기하여 세 번째로 입력되는 데이터를 수신하며,
    상기 제 4 데이터 수신부는 상기 제 4 내부 스트로브 신호의 라이징 에지에 동기하여 네 번째로 입력되는 데이터를 수신하는 반도체 장치.
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