TWI579842B - 非揮發性記憶體元件、自非揮發性記憶體元件讀取資料的方法以及自旋力矩轉移磁性隨機存取記憶體元件 - Google Patents

非揮發性記憶體元件、自非揮發性記憶體元件讀取資料的方法以及自旋力矩轉移磁性隨機存取記憶體元件 Download PDF

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Description

非揮發性記憶體元件、自非揮發性記憶體元件讀取資料的方法以及自旋力矩轉移磁性隨機存取記憶體元件 【相關申請案的交叉參考】
本申請案根據35 U.S.C.§119主張2011年8月25日在韓國智慧財產局申請之韓國專利申請案第10-2011-0085146號以及2011年10月27日在韓國智慧財產局申請之韓國專利申請案第10-2011-0110719號的優先權，兩案之全部揭露內容以引用的方式併入本文中。
本發明概念是關於資料讀取電路，且更特定言之是關於用於藉由使用多個參考電壓執行資料讀取操作之資料讀取電路、包含所述資料讀取電路之非揮發性記憶體元件，以及自所述非揮發性記憶體元件讀取資料的方法。
半導體記憶體為實施於基於半導體之積體電路上的電子資料儲存元件。半導體記憶體元件之實例可包含揮發性記憶體元件以及非揮發性記憶體元件。揮發性記憶體元件需要電力來維持所儲存資訊，而非揮發性記憶體元件則不需要。
非揮發性記憶體元件之實例可包含相變隨機存取記憶體(Phase Change Random Access Memory；PRAM)、電阻性隨機存取記憶體(Resistive Random Access Memory；RRAM)、磁性隨機存取記憶體(Magnetic Random Access Memory；MRAM)以及鐵電隨機存取記憶體(Ferroelectric Random Access Memory；FRAM)。PRAM藉由更改製造元 件所用之物質的狀態來儲存資料，RRAM使用可變電阻材料(例如，電阻值在電壓施加時發生改變之錯合金屬氧化物)來儲存資料，MRAM資料是由兩個鐵磁板所形成的磁性儲存裝置儲存，且FRAM使用鐵電層來儲存資料。
具有改良之效能的半導體記憶體元件正以幾乎瘋狂之步伐發展。可藉由提高整合程度、提高操作速度或保證資料可靠性來達成改良之效能。然而，歸因於諸如在製造半導體記憶體元件時出現之製程變化或提供至用於操作半導體記憶體元件之電路(例如，用於寫入或讀取資料的電路)的信號之變化的數種因素，效能降級仍可能發生。因此，需要能夠減少效能降級之半導體記憶體元件。
舉例而言，本發明概念提供一種資料讀取電路，其能夠藉由鑒於通常對效能具有負面影響之多種因素保證資料可靠性而改良半導體記憶體元件之效能。本發明概念提供包含所述資料讀取電路之非揮發性記憶體元件，以及自所述非揮發性記憶體元件讀取資料的方法。
根據本發明概念之例示性實施例，一種自非揮發性記憶體元件讀取資料之方法包含：在第一感測放大器處接收資料電壓、第一參考電壓以及第二參考電壓，其中所述資料電壓對應於儲存於記憶胞中之資料；在所述第一感測放大器處感測在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差以產生第一差分輸出信號以及第二差分輸出信號；以及在第二感測放大器處放大所 述第一差分輸出信號以及所述第二差分輸出信號以產生所述記憶胞之讀取資料。
所述第二感測放大器在第一延遲之後放大所述第一差分輸出信號以及所述第二差分輸出信號。
所述第一延遲為自啟用所述第一感測放大器時至啟用所述第二感測放大器時之時間。
所述方法更包含在接收所述資料電壓與所述第一參考電壓以及所述第二參考電壓之前，回應於控制信號將所述第一感測放大器之第一差分輸出端子以及第二差分輸出端子預充電至第一位準電壓。
在所述第一感測放大器處執行之所述感測包含：儲存施加至所述第一差分輸出端子以及所述第二差分輸出端子之兩個電壓位準，其中所述兩個電壓位準是基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差。
在所述第一感測放大器處執行之所述感測包含：回應於延遲達所述第一延遲的所述控制信號之版本自所述第一感測放大器將所述兩個電壓位準作為所述第一差分輸出信號以及所述第二差分輸出信號提供至所述第二感測放大器，其中在所述第二感測放大器處執行之所述放大包括：放大所述第一差分輸出信號以及所述第二差分輸出信號；以及將所述經放大之第一差分輸出信號以及所述經放大之第二差分輸出信號作為所述讀取資料而輸出。
根據本發明概念之例示性實施例，一種非揮發性記憶 體元件包含：胞陣列，其包含多個記憶胞；以及感測放大電路，其經組態以在記憶胞之資料讀取操作期間接收所述記憶胞之資料電壓、第一參考電壓以及第二參考電壓，基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差產生差分輸出信號，且將所述差分輸出信號作為自所述記憶胞讀取之資料而輸出。
所述感測放大電路包含：第一感測放大器，回應於控制信號，所述第一感測放大器經組態以接收所述資料電壓與所述第一參考電壓以及所述第二參考電壓，且基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差產生所述差分輸出信號；延遲單元，其經組態以接收所述控制信號且產生經延遲之控制信號；以及第二感測放大器，回應於所述經延遲之控制信號，所述第二感測放大器經組態以放大所述差分輸出信號且將所述經放大之差分輸出信號作為自所述記憶胞讀取的所述資料而輸出。
所述非揮發性記憶體元件更包含：第一參考電壓產生單元，其經組態以產生所述第一參考電壓；以及第二參考電壓產生單元，其經組態以產生所述第二參考電壓，其中所述第一參考電壓產生單元以及所述第二參考電壓產生單元與所述胞陣列分開。
所述非揮發性記憶體元件更包含參考胞陣列，所述參考胞陣列包含：第一參考胞，其經組態以產生所述第一參考電壓；以及第二參考胞，其經組態以產生所述第二參考 電壓。
所述第一參考胞以及所述第二參考胞具有與所述記憶胞相同的結構。
所述資料電壓具有高電壓位準或低電壓位準。
所述第一參考電壓具有與所述資料電壓相同之電壓位準，且所述第二參考電壓具有與所述資料電壓不同之電壓位準。
所述第二參考電壓具有與所述資料電壓相同之電壓位準，且所述第一參考電壓具有與所述資料電壓不同之電壓位準。
所述記憶胞為磁性隨機存取記憶體(MRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或鐵電隨機存取記憶體(FRAM)。
根據本發明概念之例示性實施例，一種非揮發性記憶體元件包含：胞陣列，其包含記憶胞、第一參考胞以及第二參考胞，其中所述記憶胞連接至第一位元線，所述第一參考胞連接至第二位元線且所述第二參考胞連接至第三位元線；以及感測放大器，其經組態以接收自所述第一位元線提供之所述記憶胞的資料電壓、自所述第二位元線提供之所述第一參考胞的第一參考電壓，以及自所述第三位元線提供之所述第二參考胞的第二參考電壓，且回應於所述資料電壓與所述第一參考電壓以及所述第二參考電壓之所述接收，所述感測放大器經組態以確定在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的差且將此 差作為自所述記憶胞讀取的資料而輸出。
在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述差是在時間延遲之後確定，所述時間延遲是自藉由控制信號啟用所述感測放大器之第一部分時至所述控制信號之經延遲之版本啟用所述感測放大器的第二部分時量測所得。
所述資料電壓是由包含所述記憶胞之資料電壓產生單元產生，所述第一參考電壓是由包含所述第一參考胞之第一參考電壓產生單元產生，且所述第二參考電壓是由包含所述第二參考胞的第二參考電壓產生單元產生，其中所述資料電壓產生單元、所述第一參考電壓產生單元以及所述第二參考電壓產生單元各自具有相同結構。
根據本發明概念之例示性實施例，一種非揮發性記憶體元件包含：第一感測放大器、第二感測放大器以及延遲單元，所述第一感測放大器包含用於接收資料電壓之第一輸入單元、用於接收第一參考電壓以及第二參考電壓之第二輸入單元、用於對所述第一感測放大器加偏壓的第一偏壓單元、用於對連接至所述第一輸入單元之第一差分輸出端子以及連接至所述第二輸入單元之第二差分輸出端子預充電的預充電單元、用於在所述第一差分輸出端子處儲存第一電壓之第一電容器，以及用於在所述第二差分輸出端子處儲存第二電壓的第二電容器，其中所述第一電壓以及所述第二電壓是基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差；所述延遲單元 用於接收啟動所述預充電單元之控制信號、延遲所述控制信號且將經延遲之控制信號提供至所述第二感測放大器；且所述第二感測放大器包含用於接收所述經延遲之控制信號以啟用所述第二感測放大器的第二偏壓單元以及具有連接至所述第一差分輸出端子之第一節點以及連接至所述第二差分輸出端子之第二節點的鎖存器，且在啟用所述第二感測放大器時，所述鎖存器放大所述所儲存之第一電壓以及所述所儲存之第二電壓且分別經由所述第一差分輸出端子以及所述第二差分輸出端子輸出所述經放大之第一電壓以及所述經放大之第二電壓。
所述第一輸入單元包含第一以及第二串聯連接之電晶體。
所述第一電晶體以及所述第二電晶體包含金屬氧化物半導體電晶體。
所述第二輸入單元包含第三以及第四串聯連接之電晶體。
所述第三電晶體以及所述第四電晶體包含金屬氧化物半導體電晶體。
根據本發明概念之例示性實施例，一種自旋力矩轉移(STT)MRAM元件包含：感測放大器，其具有接收自記憶胞提供之資料電壓的第一節點、接收第一參考電壓之第二節點、接收第二參考電壓之第三節點，以及將信號作為自所述記憶胞讀取之資料而輸出的第四節點，其中所述信號基於在所述資料電壓與所述第一參考電壓以及所述第二參 考電壓之間的電壓位準差。
所述第一參考電壓是自第一參考電壓產生單元提供，且所述第二參考電壓是自第二參考電壓產生單元提供。
所述第一參考電壓產生單元以及所述第二參考電壓產生單元包含於記憶胞陣列中，或與所述記憶胞陣列分開。
在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差儲存於所述感測放大器之至少兩個電容器中。
所述第一節點連接至第一電晶體之閘極，所述第二節點連接至第二電晶體之閘極，且所述第三節點連接至第三電晶體的閘極。
藉由參看隨附圖式詳細描述本發明概念之例示性實施例，本發明概念之以上以及其他特徵將變得更加顯而易見。
下文，將參看隨附圖式詳細描述本發明概念之例示性實施例。遍及圖式以及說明書，相似參考數字可指代相似裝置。
非揮發性記憶體元件之實例可包含相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)以及鐵電隨機存取記憶體(FRAM)。諸如PRAM、RRAM以及MRAM之非揮發性記憶體元件可具有動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)之低成本以及高容量特徵、靜態 隨機存取記憶體(Static Random Access Memory；SRAM)之操作速度，以及快閃記憶體的非揮發性。舉例而言，自旋力矩轉移(Spin Torque Transfer；STT)-MRAM(其為一種MRAM類型)之讀取存取時間已減少至10奈秒或10奈秒以下。
一般而言，非揮發性記憶體元件包含用於讀取記憶胞之資料的讀取電路，且讀取電路包含用於比較記憶胞之所產生之電壓與參考電壓的感測放大器。在諸如MRAM、PRAM以及RRAM之非揮發性記憶體元件中，儲存資料之胞的電阻值、電流源之偏壓電流值以及位元線電阻分量可發生變化。另外，由於自外部施加之參考電壓傳送於整個記憶體區域之上，因此亦可能導致參考電壓的變化。可能歸因於此等變化而發生效能降級。
圖1為根據本發明概念之例示性實施例之記憶體系統的方塊圖。如圖1所示，記憶體系統1000可包含非揮發性記憶體元件1100以及控制器1200。非揮發性記憶體元件1100可包含具有多個非揮發性記憶胞之記憶胞陣列，以及用於對記憶胞陣列執行讀取/寫入操作的周邊電路。控制器1200產生用於控制非揮發性記憶體元件1100之命令/位址(CMD/ADD)，且將寫入資料DATA提供至非揮發性記憶體元件1100或自非揮發性記憶體元件1100接收讀取資料DATA。
控制器1200可包含用於與主機介接之主機介面(host interface)1210，以及用於與非揮發性記憶體元件1100介 接之記憶體介面1230。用於控制控制器1200之整體操作的控制邏輯單元1220可更包含於控制器1200中。舉例而言，控制邏輯單元1220根據自主機輸入之命令經由記憶體介面1230將用於非揮發性記憶體元件1100之讀取/寫入操作的各種控制信號提供至非揮發性記憶體元件1100。RAM可安置於控制邏輯單元1220內部或外部，使得寫入資料可在資料寫入操作中暫時儲存於RAM中或讀取資料可在資料讀取操作中暫時儲存於RAM中。
本文所揭露之組件的名稱表示可應用於本發明概念之實例，且非揮發性記憶體元件1100以及控制器1200可用單獨的半導體晶片或單獨的半導體封裝實施。非揮發性記憶體元件1100以及控制器1200可整合於單一晶片中或單一半導體封裝中，且在此狀況下，非揮發性記憶體元件1100自身可被稱為包含記憶體元件以及控制器的記憶體系統。包含非揮發性記憶體元件1100以及控制器1200之記憶體系統1000可用諸如安全數位(Secure Digital；SD)卡、多媒體卡(Multi-Media Card；MMC)或其類似者的記憶卡實施。
圖2A、圖2B以及圖2C為說明圖1所示之非揮發性記憶體元件1100之實例的圖式。圖2A為作為非揮發性記憶體元件1100之實例之MRAM元件的方塊圖，圖2B為圖2A所示之單位胞的電路圖，且圖2C為圖2B所示之單位胞的磁性穿隧接面(Magnetic Tunnel Junction；MTJ)之結構的橫截面圖。
參看圖2A、圖2B以及圖2C，將描述非揮發性記憶體元件1100之操作。如圖2A所示，非揮發性記憶體元件1100可包含具有多個記憶胞之胞陣列1110、用於選擇胞陣列1110之字元線WL的列解碼器(row decoder)1120、用於選擇胞陣列1110之位元線BL的行解碼器(column decoder)1130、用於對位元線BL執行預充電操作的預充電電路單元1140，以及用於感測/放大胞陣列1110中之記憶胞1111的位元線BL之資料的感測放大電路區塊1150。非揮發性記憶體元件1100可包含用於產生提供至字元線WL及/或位元線BL之電流的電流產生單元1160，以及用於產生用於資料感測之各種參考電壓VREFH以及VREFL的參考電壓產生單元1171以及1172。在圖2A中，將用於產生高位準參考電壓VREFH之第一參考電壓產生單元1171以及用於產生低位準參考電壓VREFL之第二參考電壓產生單元1172作為實例來展示。
胞陣列1110包含在字元線WL與位元線BL之間的交叉區域中形成之多個記憶胞(例如，MRAM胞)1111。記憶胞1111中之每一者可包含單一胞電晶體(Cell Transistor；CT)以及單一MTJ。
列解碼器1120以及行解碼器1130中之每一者可包含多個基於金屬氧化物半導體(Metal Oxide Semiconductor；MOS)之切換器。列解碼器1120回應於列位址而選擇字元線WL，且行解碼器1130回應於行位址而選擇位元線BL。預充電電路單元1140將位元線BL預充電至預定預充 電位準，且此後，在資料讀取操作中，位元線BL之電壓根據儲存於記憶胞1111中之資料值而產生。感測放大電路區塊1150包含用於位元線BL之多個感測放大電路，且感測並放大位元線BL之所產生之電壓。
電流產生單元1160中所產生之電流作為恆定值提供至位元線BL。位元線BL之電壓位準可具有基於電流產生單元1160中所產生之電流值以及儲存於記憶胞1111中之資料值的位準。舉例而言，記憶胞1111之MTJ根據所寫入資料值具有大的電阻值或小的電阻值，且根據電阻值之改變的不同位準之電壓作為資料電壓提供至感測放大電路區塊1150。
根據本發明概念之例示性實施例，至少兩個參考電壓VREFL以及VREFH提供至感測放大電路區塊1150。儘管第一參考電壓VREFH以及第二參考電壓VREFL分別產生於非揮發性記憶體元件1100之第一參考電壓產生單元1171以及第二參考電壓產生單元1172中，但在圖2A中，第一參考電壓VREFH以及第二參考電壓VREFL亦可由控制器1200(圖1中)產生且提供至非揮發性記憶體元件1100。感測放大電路區塊1150包含對應於位元線BL之多個感測放大電路，且感測放大電路中之每一者經由輸入端子接收資料電壓與第一參考電壓VREFH以及第二參考電壓VREFL。
感測放大電路根據在資料電壓與第一參考電壓VREFH以及第二參考電壓VREFL之間的電壓位準差產生 一或多個差分輸出信號。換言之，感測放大電路藉由差分放大作為單一信號輸入之資料電壓來產生差分輸出信號。差分輸出信號可藉由使用用於儲存對應於在資料電壓與第一參考電壓VREFH以及第二參考電壓VREFL之間的電壓位準差之電壓的至少一個電容器而產生，且為此，感測放大電路可包含用於藉由使用此至少一個電容器對電壓積分的積分電路。讀取資料是在預定時間點藉由感測/放大差分輸出信號而產生。稍後將描述感測放大電路區塊1150之詳細操作。
圖2B為說明圖2A所示之單位胞的電路圖，且如圖2B所示，記憶胞1111可包含MTJ以及CT。CT之閘極連接至字元線(例如，第一字元線WL0)，且CT之電極經由MTJ連接至位元線(例如，第一位元線BL0)。CT之另一電極連接至源極線(例如，第一源極線SL0)。用於寫入資料之電流可在自位元線至源極線之方向上或在自源極線至位元線的方向上遞送。根據遞送電流之方向，形成於MTJ中之向量的方向得以確定，且在後續資料讀取操作中，形成於MTJ中之電阻值根據向量之所確定方向而變化。
圖2C為圖2B所示的單位胞之MTJ之結構的橫截面圖。如圖2C所示，MTJ可包含固定層1111_1、自由層1111_2，以及安置於固定層1111_1與自由層1111_2之間的穿隧層1111_3。MTJ可更包含接觸固定層1111_1之第一電極E1以及接觸自由層1111_2之第二電極E2。儘管在圖2C中未展示，但反鐵磁層可進一步設置於(例如)第一電 極E1與固定層1111_1之間，以固定固定層1111_1的磁化方向。
固定層1111_1之磁化方向得以固定，且自由層1111_2之磁化方向可與固定層1111_1的磁化方向相同或相反。寫入電流WC1以及WC2可施加於第一電極E1與第二電極E2之間，且自由層1111_2之磁化方向是根據寫入電流WC1以及WC2的方向而確定。舉例而言，在將寫入電流WC1自第二電極E2施加至第一電極E1後，自由層1111_2即可在與固定層1111_1相同之磁化方向上磁化。
MTJ之電阻值根據自由層1111_2之磁化方向而變化。舉例而言，若自由層1111_2之磁化方向與固定層1111_1之磁化方向相同，則MTJ的電阻值為低的，此情形可對應於資料「0」的儲存。另一方面，若自由層1111_2之磁化方向與固定層1111_1之磁化方向相反，則MTJ的電阻值為高的，此情形可對應於資料「1」的儲存。
圖3為說明根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路1300的電路圖。資料讀取電路1300可包含安置於讀取路徑上以參與資料讀取操作之電路。資料讀取電路1300可包含圖2A所示之組件或圖2A中未展示之其他組件中的至少一些。儘管用於讀取單一記憶胞1111之資料的資料讀取電路1300展示於圖3中，但用於自多個記憶胞1111並行地讀取資料的多個資料讀取電路可設置於非揮發性記憶體元件1100中。
參看圖1以及圖3，將描述資料讀取電路1300之詳細 結構以及操作。
如圖3所示，資料讀取電路1300可包含連接至位元線以將位元線預充電至預定位準之預充電電路1141、用於選擇位元線之位元線選擇電路1131、用於箝制位元線之箝位電路1191、用於將電流提供至位元線的電流源1161，以及用於接收資料電壓VSA以及至少兩個參考電壓VREFH以及VREFL且回應於此而執行感測/放大操作的感測放大電路1151。圖3所示之電阻Rb1指示得自位元線之電阻分量，且感測放大電路1151之輸出VOUT由鎖存電路鎖存且作為讀取資料提供至外部。
預充電電路1141可經安置以對應於每一位元線，且可包含於圖2A所示的預充電電路單元1140中。位元線選擇電路1131為回應於行位址之解碼結果受開/關控制(on/off-controlled)的電路，且可包含於圖2A所示之行解碼器1130中。箝位電路1191亦可經安置以對應於每一位元線，且感測放大電路1151意欲感測且放大每一位元線之資料電壓VSA且可包含於圖2A所示的感測放大電路區塊1150中。電流源1161可包含於圖2A所示之電流產生單元1160中，或電流產生單元1160中所產生之電流可通常提供至多個位元線。
根據本發明概念之例示性實施例，非揮發性記憶體元件1100在讀取儲存於記憶胞1111中之資料時使用至少兩個參考電壓VREFH以及VREFL執行感測/放大操作。非揮發性記憶體元件1100亦根據在資料電壓VSA與至少兩個 參考電壓VREFH以及VREFL之間的電壓位準差執行積分操作，且產生藉由基於積分操作來差分放大資料電壓VSA而獲得的差分輸出信號。非揮發性記憶體元件1100亦藉由對差分輸出信號執行感測/放大操作而產生輸出VOUT。為此，感測放大電路1151可包含用於回應於資料電壓VSA產生差分輸出信號之第一感測放大器，以及用於藉由感測/放大差分輸出信號產生輸出VOUT的第二感測放大器。第一感測放大器可用對輸入信號執行差分放大操作之積分電路實施，此等輸入信號包含資料電壓VSA與至少兩個參考電壓VREFH以及VREFL。
現將描述圖3所示之資料讀取電路1300的詳細操作。假設至少兩個參考電壓VREFH以及VREFL為第一參考電壓VREFH以及第二參考電壓VREFL。
連接至記憶胞1111之位元線預充電至預定位準，且接著，位元線選擇電路1131經選擇以讀取記憶胞1111的資料。預定電壓提供至箝位電路1191之閘極，且電流源1161將具有預定位準之電流提供至感測放大電路1151的第一輸入端子(例如，用於接收資料電壓VSA之輸入端子)。記憶胞1111之MTJ具有根據所儲存資料而變化之電阻值，且感測放大電路1151之第一輸入端子的資料電壓VSA根據MTJ之電阻值而產生。
感測放大電路1151之第二輸入端子以及第三輸入端子接收第一參考電壓VREFH以及第二參考電壓VREFL。如上文所提及，第一參考電壓VREFH以及第二參考電壓 VREFL可藉由使用自外部提供之預定電源電壓而產生於非揮發性記憶體元件1100中，或其可直接自外部提供。
在感測放大電路1151中，資料電壓VSA之位準與第一參考電壓VREFH之位準以及第二參考電壓VREFL的位準比較，且差分輸出信號是藉由根據電壓位準差執行積分操作而產生。藉由在差分輸出信號之產生期間在特定時間點感測且放大差分輸出信號，產生輸出VOUT。第一參考電壓VREFH以及第二參考電壓VREFL可具有特定電壓位準，且隨著資料電壓VSA產生，電壓位準差出現於資料電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL之間。
圖4為根據本發明概念之例示性實施例之非揮發性記憶體元件的方塊圖。圖5為根據本發明概念之例示性實施例的圖4所示之非揮發性記憶體元件之資料讀取電路的電路圖。當描述圖4以及圖5所示之非揮發性記憶體元件的結構以及操作時，將不會詳細描述與圖2A、圖2B以及圖2C所示之組件相同的組件。
如圖4所示，非揮發性記憶體元件1100包含用於儲存資料之胞陣列1110、用於選擇字元線WL之列解碼器1120，以及用於選擇位元線BL的行解碼器1130。非揮發性記憶體元件1100可更包含用於將位元線BL預充電至預定位準之預充電電路單元1140、用於感測/放大胞陣列1110中之記憶胞1111的位元線BL之資料的感測放大電路1150，以及用於產生提供至字元線WL及/或位元線BL之電 流的電流產生單元1160。胞陣列1110包含用於儲存資料之多個記憶胞(例如，MRAM胞)1111。
圖4所示之非揮發性記憶體元件1100產生用於自MRAM胞1111讀取資料的參考電壓(例如，第一參考電壓VREFH以及第二參考電壓VREFL)。為此，非揮發性記憶體元件1100更包含具有用於提供第一參考電壓VREFH以及第二參考電壓VREFL之多個參考胞的參考胞陣列1180。用於儲存資料之胞陣列1110的記憶胞1111以及參考胞陣列1180之參考胞可具有相同的胞結構。
對應於邏輯高或邏輯低之資料可儲存於參考胞陣列1180的參考胞1181以及1182中。舉例而言，邏輯高資料可寫入於參考胞陣列1180之胞(例如，第一胞1181)中，且邏輯低資料可寫入於參考胞陣列1180的另一胞(例如，第二胞1182)中。在參考胞陣列1180中，可包含多對第一參考胞1181以及第二參考胞1182以對應於字元線WL中之至少一些，或可包含多對第一參考胞1181以及第二參考胞1182以對應於字元線WL中的每一者。因此，在胞陣列1110之資料讀取操作中，亦讀取寫入於參考胞陣列1180之第一參考胞1181以及第二參考胞1182上的資訊。
可在記憶胞1111之資料寫入操作期間執行第一參考胞1181以及第二參考胞1182的資料寫入操作。第一參考胞1181以及第二參考胞1182之資料寫入操作最初可執行一次，且藉由重複地讀取執行資料寫入操作一次的第一參考胞1181以及第二參考胞1182，可獲得第一參考電壓 VREFH以及第二參考電壓VREFL。當選擇胞陣列1110之字元線WL時，亦可選擇第一參考胞1181以及第二參考胞1182，使得在胞陣列1110之所選擇之字元線WL的資料寫入操作中，亦可對所選擇之第一參考胞1181以及第二參考胞1182寫入。換言之，可在每次資料更新時重複第一參考胞1181以及第二參考胞1182之資料寫入操作。在諸如MRAM之記憶體的狀況下，儲存於記憶胞1111或第一參考胞1181以及第二參考胞1182中之資料值(例如，MTJ之電阻值)可隨時間而改變。結果，可根據預定時間週期對記憶胞1111執行資料重寫操作，且在記憶胞1111之資料重寫操作期間，亦可執行第一參考胞1181以及第二參考胞1182的資料重寫操作。
位元線BL另外經安置以對應於參考胞陣列1180，且此等位元線BL之預充電操作以及選擇操作與對應於儲存資料之胞陣列1110的位元線BL相同地或類似地執行。在資料讀取操作中，行解碼器1130選擇連接至第一參考胞1181以及第二參考胞1182之位元線BL。連接至第一參考胞1181以及第二參考胞1182之位元線BL的電壓產生，且所產生之電壓分別作為第一參考電壓VREFH以及第二參考電壓VREFL提供至感測放大電路區塊1150。感測放大電路區塊1150包含多個感測放大電路，此等感測放大電路中之每一者接收與其對應之第一參考電壓VREFH以及第二參考電壓VREFL連同資料電壓VSA。
邏輯高資料以及邏輯低資料中之一者儲存於記憶胞 1111中，第一參考胞1181儲存邏輯高資料，且第二參考胞1182儲存邏輯低資料。根據儲存於記憶胞1111中之資料，資料電壓VSA具有大致與第一參考電壓VREFH以及第二參考電壓VREFL中之一者相同的位準，且具有與其另一者不同的位準。當差分放大操作根據在資料電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL之間的電壓位準差執行時，若(例如)邏輯高資料儲存於記憶胞1111中，則主要對應於在資料電壓VSA與第二參考電壓VREFL之間的電壓位準差之差分輸出信號得以產生。
現將描述圖5所示之資料讀取電路1300的結構以及操作。資料讀取電路1300可包含用於根據儲存於記憶胞1111中之資料產生資料電壓VSA的讀取(VSA)路徑電路、用於產生第一參考電壓VREFH之第一參考(VREFH)路徑電路，以及用於產生第二參考電壓VREFL的第二參考(VREFL)路徑電路。第一參考(VREFH)路徑電路以及第二參考(VREFL)路徑電路可包含與包含於讀取(VSA)路徑電路中之電路相同的電路。舉例而言，如圖5所示，第一參考(VREFH)路徑電路可包含連接至第一參考胞1181之預充電電路1142、位元線選擇電路1132、箝位電路1192以及電流源1162，且第二參考(VREFL)路徑電路可包含連接至第二參考胞1182的預充電電路1143、位元線選擇電路1133、箝位電路1193以及電流源1163。儘管電流源1161至1163展示為不同的電流源，但可使用來自共同電流源(其為此等電流源1161至1163中之一者) 之電流。
資料電壓VSA經由連接至記憶胞1111之位元線(例如，第一位元線)提供至感測放大電路1151之第一輸入端子。第一參考電壓VREFH以及第二參考電壓VREFL經由連接至第一參考胞1181以及第二參考胞1182之位元線(例如，第一參考位元線以及第二參考位元線)提供至感測放大電路1151之第二輸入端子以及第三輸入端子。感測放大電路1151基於上文所述之積分以及感測/放大操作產生輸出VOUT。
根據圖5所示之結構，一對第一參考胞1181以及第二參考胞1182經安置以對應於胞陣列1110之多個記憶胞1111，且因此面積不利結果並不大。舉例而言，多個記憶胞1111與第一參考胞1181以及第二參考胞1182可經安置以對應於單一字元線，且用於感測記憶胞1111之資料的多個感測放大電路1151可共同使用分別產生於第一參考胞1181以及第二參考胞1182中的第一參考電壓VREFH以及第二參考電壓VREFL。
圖6為根據本發明概念之例示性實施例的包含於資料讀取電路中之感測放大電路的方塊圖。
如圖6所示，感測放大電路1151可經安置以對應於多個位元線中之每一者，且可包含第一感測放大器2100以及第二感測放大器2200。用於控制第一感測放大器2100及/或第二感測放大器2200之啟用時序的延遲單元2300可更包含於感測放大電路1151中。第一感測放大器2100接 收資料電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL，且產生根據在資料電壓VSA與至少兩個參考電壓VREFH以及VREFL之間的電壓位準差所產生之差分輸出信號VOUT以及VOUTb。
舉例而言，當第一參考電壓VREFH以及第二參考電壓VREFL由如圖4所示之參考胞產生時，差分輸出信號VOUT以及VOUTb根據在資料電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL中之主要者之間的電壓位準差而產生。第二感測放大器2200感測/放大差分輸出信號VOUT以及VOUTb，且輸出所感測/放大之信號。儘管第一感測放大器2100以及第二感測放大器2200之輸出端子是共用的且第二感測放大器2200之輸入端子以及輸出端子在圖6中彼此耦接，但本發明概念之例示性實施例不限於此。舉例而言，第二感測放大器2200可經由另一輸出端子輸出差分輸出信號VOUT以及VOUTb之所感測以及放大的信號。
用於啟用第一感測放大器2100之控制信號Ctrl提供至第一感測放大器2100，且控制信號Ctrl經由延遲單元2300提供至第二感測放大器2200。因此，第二感測放大器2200在預定延遲之後啟用。在差分輸出信號VOUT以及VOUTb根據第一感測放大器2100之差分放大操作產生且第二感測放大器2200在預定延遲之後啟用之後，差分輸出信號VOUT以及VOUTb由第二感測放大器2200感測/放大。以此方式，藉由充分地感測/放大所產生之差分輸出信號 VOUT以及VOUTb，讀取資料之準確度可得以改良。此外，藉由在預定時間點鎖存經放大之差分輸出信號VOUT以及VOUTb，具有完全數位電壓位準之讀取資料信號可得以產生。
圖7以及圖8為說明根據本發明概念之例示性實施例的圖6所示之感測放大電路1151的電路圖。圖7為說明圖6所示之感測放大電路1151的電路圖，且圖8包含分別展示彼此分開的圖7之第一感測放大器2100以及第二感測放大器2200的電路圖(a)以及(b)。參看圖7以及圖8，將描述感測放大電路1151之結構以及操作。
感測放大電路1151可包含第一感測放大器2100、第二感測放大器2200以及延遲單元2300。第一感測放大器2100可包含用於接收對應於儲存於記憶胞中之資料值之資料電壓VSA的第一輸入單元2110、用於接收第一參考電壓VREFH以及第二參考電壓VREFL之第二輸入單元2120，以及用於對第一感測放大器2100加偏壓的偏壓單元2130。第一感測放大器2100可包含用於基於在資料電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL之間的差儲存差分放大信號的一或多個電容器2141以及2142，以及用於將一或多個差分輸出端子預充電至預定位準的預充電單元2150。
第一輸入單元2110包含用於接收資料電壓VSA之多個輸入端子。舉例而言，第一輸入單元2110包含堆疊結構之兩個金屬氧化物半導體(MOS)電晶體，且資料電壓VSA 提供至兩個MOS電晶體的閘極。第二輸入單元2120包含用於接收第一參考電壓VREFH以及第二參考電壓VREFL之多個輸入端子，且例如，第二輸入單元2120亦包含堆疊結構的兩個MOS電晶體。第一參考電壓VREFH以及第二參考電壓VREFL分別提供至第二輸入單元2120之兩個MOS電晶體的閘極。第一電容器2141經由第一差分輸出端子連接至第一輸入單元2110，且第二電容器2142經由第二差分輸出端子連接至第二輸入端子2120。
在資料讀取操作之前，第一感測放大器2100之預充電單元2150回應於控制信號Ctrl而啟動，且第一感測放大器2100之差分輸出端子(例如，第一差分輸出端子以及第二差分輸出端子)預充電至預定預充電電壓。此後，根據在提供至第一輸入單元2110之資料電壓VSA與提供至第二輸入單元2120之第一參考電壓VREFH以及第二參考電壓VREFL之間的電壓位準差，通過差分輸出端子之電流的值改變且因此施加至差分輸出端子之電壓的位準亦改變。改變之電壓儲存於第一電容器2141以及第二電容器2142中。
舉例而言，若第一參考電壓VREFH以及第二參考電壓VREFL是自參考胞陣列產生且記憶胞之資料具有邏輯高值，則資料電壓VSA以及第一參考電壓VREFH具有實質上相同之位準，且因此積分操作主要基於在資料電壓VSA與第二參考電壓VREFL之間的電壓位準差而執行。由於積分操作，在差分輸出信號VOUT與VOUTb之間的電壓差逐漸 提高。
第二感測放大器2200在自第一感測放大器2100之預充電單元2150啟用時起的預定延遲之後啟用。舉例而言，提供至預充電單元2150之控制信號Ctrl通過延遲單元2300，且提供至第二感測放大器2200的偏壓單元2220。換言之，為確保有時間進行第一感測放大器2100之積分操作，用於第二感測放大器2200之啟用時間點得以調整(或用於差分輸出信號VOUT以及VOUTb之感測時間點得以調整)。一旦作為第一感測放大器2100之輸出的差分輸出信號VOUT以及VOUTb足夠地產生，則第二感測放大器2200啟用且第二感測放大器2200感測/放大差分輸出信號VOUT以及VOUTb，因此產生經放大之差分輸出信號VOUT以及VOUTb。經放大之差分輸出信號VOUT以及VOUTb可使用鎖存器2210在感測操作之後於一時間點鎖存，且經鎖存之信號可作為讀取資料提供至外部。
儘管在圖8中，延遲單元2300是使用多個反相器而實施且感測時間是藉由延遲控制第一感測放大器2100之預充電單元2150的控制信號Ctrl而調整，但本發明概念之例示性實施例未必限於此。舉例而言，第一感測放大器2100之預充電單元2150以及第二感測放大器2200之偏壓單元2220可藉由不同的控制信號來控制，且當用於此等控制信號之啟動時序得以調整時，可能不需要延遲單元2300。此外，延遲單元2300可由其他形式之時間延遲電路建構。在用於感測/放大輸入信號之第一感測放大器2100 以及第二感測放大器2200的狀況下，其電壓增益可根據包含於第一感測放大器2100以及第二感測放大器2200中的諸如MOS電晶體之裝置的特性而改變。藉由調整用於放大操作之電壓增益，第一感測放大器2100以及第二感測放大器2200之輸出波形可改變。
圖9A、圖9B、圖10A以及圖10B為展示根據本發明概念之例示性實施例的圖6所示之感測放大電路1151之輸入/輸出波形的曲線圖。圖9A以及圖9B為針對第一參考電壓VREFH以及第二參考電壓VREFL是自如同圖4所示之參考胞陣列的參考胞陣列產生時之狀況的曲線圖，且圖10A以及圖10B為針對第一參考電壓VREFH以及第二參考電壓VREFL是自如同圖2A所示之參考電壓產生單元的參考電壓產生單元產生時之狀況的曲線圖。參看圖7至圖10B，將描述感測放大電路1151之操作。假設邏輯高資料儲存於記憶胞中。
如圖9A以及圖9B所示，第一感測放大器2100之差分輸出信號VOUT以及VOUTb在產生階段之前維持預充電位準Vprech。在選擇用於資料讀取操作之記憶胞後，連接至記憶胞之位元線的資料電壓VSA即產生。隨著第一參考胞以及第二參考胞連同記憶胞之選擇一起選擇，第一參考電壓VREFH以及第二參考電壓VREFL產生。資料電壓VSA具有實質上與第一參考電壓VREFH相同之值。
根據在資料電壓VSA與第二參考電壓VREFL之間的電壓位準差之改變，差分輸出信號VOUT以及VOUTb產 生，且在預定延遲之後，感測操作得以執行。感測操作可藉由啟用第二感測放大器2200而執行，且經由感測操作，差分輸出信號VOUT以及VOUTb放大至完全數位位準。經放大之差分輸出信號VOUT以及VOUTb在感測操作之後於預定時間點鎖存，且經鎖存之資訊作為讀取資料提供至外部。
如圖10A以及圖10B所示，自參考電壓產生單元產生之第一參考電壓VREFH以及第二參考電壓VREFL具有恆定的電壓位準。當記憶胞經選擇以用於資料讀取操作時，連接至記憶胞之位元線的資料電壓VSA產生且資料電壓VSA之位準逐漸提高，使得在預定時間點，資料電壓VSA的位準超過第一參考電壓VREFH之位準。
第一感測放大器2100之差分輸出信號VOUT以及VOUTb在產生階段之前維持預充電位準Vprech，且隨著資料電壓VSA改變而產生。感測操作是在自差分輸出信號VOUT以及VOUTb之產生起的預定延遲之後執行。感測操作可在自資料電壓VSA具有與第一參考電壓VREFH相同之位準時的預定時間內執行。經由感測操作，差分輸出信號VOUT以及VOUTb放大至完全數位位準，且經放大之差分輸出信號VOUT以及VOUTb在感測操作之後於預定時間點鎖存。經鎖存之資訊作為讀取資料提供至外部。
圖11A為用於比較習知資料讀取電路之資料信號波形與根據本發明概念之例示性實施例的資料讀取電路之資料信號波形的曲線圖，且圖11B為用於比較習知資料讀取操 作中之存取時間與根據本發明概念之例示性實施例的資料讀取操作中之存取時間的曲線圖。
如圖11A所示，在根據本發明概念之例示性實施例的感測放大電路中，由於儲存於積分電容器中之差分輸出信號直接作為用於感測/放大操作之感測放大器的輸入來提供，因此差分輸出信號以大的增益放大，且因此其可能立即產生至完全數位位準。因此，藉由應用本發明概念之例示性實施例，產生速度以及完全數位電壓恢復能力優於按照慣例設計的資料讀取電路。
習知狀況之存取時間以及本發明概念之例示性實施例的存取時間展示於圖11B中。存取時間可定義為自啟用感測放大器時至所產生之電壓差達到100毫伏時的時間。當每位元線之胞的數目提高時，存取時間亦總體提高。然而，根據本發明概念之例示性實施例，存取時間可整體減少至2奈秒或2奈秒以下。
圖12以及圖13為說明根據本發明概念之例示性實施例的自非揮發性記憶體元件讀取資料之方法的流程圖。
根據此方法，源自記憶胞之資料電壓以及至少兩個參考電壓提供至感測放大電路。感測放大電路可包含用於差分放大在資料電壓與第一參考電壓以及第二參考電壓之間的電壓位準差之第一感測放大器，以及用於接收且感測/放大第一感測放大器之輸出的第二感測放大器。第一感測放大器可用用於產生對應於資料電壓之差分輸出信號且經由差分輸出端子輸出差分輸出信號的積分電路來實施。第 二感測放大器可用用於經由差分輸出端子接收差分輸出信號、放大所接收之差分輸出信號，且經由差分輸出端子輸出經放大之信號的放大電路來實施。
隨著預定控制信號提供至第一感測放大器，在操作S11中啟用第一感測放大器。第一感測放大器可包含用於將差分輸出端子預充電至預定位準之預充電單元，且預定控制信號可為用於啟動預充電單元的預充電控制信號。在操作S12中，根據解碼自外部提供之位址的結果選擇記憶胞。在操作S13中，產生對應於儲存於所選擇之記憶胞中之資料的資料電壓，且產生第一參考電壓以及第二參考電壓來讀取儲存於記憶胞中的資料。第一參考電壓以及第二參考電壓可自如在前述實施例中般產生預定直流(direct current；DC)電壓值的參考電壓產生單元產生，或可為由儲存邏輯高資訊以及邏輯低資訊之參考胞產生的電壓。
第一感測放大器接收資料電壓與第一參考電壓以及第二參考電壓且放大在資料電壓與第一參考電壓以及第二參考電壓之間的電壓位準差，因此在操作S14中產生差分輸出信號。第一感測放大器可包含用於共同接收資料電壓之兩個輸入端子以及用於分別接收第一參考電壓以及第二參考電壓的兩個輸入端子。第一感測放大器可用用於藉由使用一或多個電容器執行積分操作之積分電路來實施，且在此一或多個電容器中儲存對應於積分操作的電壓。儲存於此一或多個電容器中之每一者中的電壓位準根據在資料電壓與第一參考電壓以及第二參考電壓之間的電壓位準差 而改變，且例如，若第一電容器以及第二電容器包含於第一感測放大器中，則在第一電容器之節點處的電壓以及在第二電容器之節點處的電壓可作為差分輸出信號產生。
在操作S15中，在預定延遲之後，啟用第二感測放大器。延遲可藉由諸如反相器鏈之延遲構件來調整。延遲可為自啟用第一感測放大器(或啟動第一感測放大器之預充電單元)時至偏壓電壓施加至第二感測放大器時的時間。在此狀況下，藉由延遲預充電控制信號所獲得之信號可用作用於控制第二感測放大器之加偏壓的控制信號。
第二感測放大器連接至第一感測放大器之差分輸出端子以接收差分輸出信號。在操作S16中，在啟用第二感測放大器時之時間點，感測差分輸出信號且產生經放大之差分輸出信號作為讀取資料。第二感測放大器之輸出端子可通常連接至第一感測放大器之差分輸出端子，使得讀取資料可經由差分輸出端子輸出。
圖13為說明第一感測放大器以及第二感測放大器之詳細操作的流程圖。如圖13所示，在操作S21中，根據預充電控制信號對第一感測放大器執行預充電操作。可藉由將差分輸出端子之位準預充電至預定位準而執行預充電操作。
在操作S22中，隨著資料電壓與第一參考電壓以及第二參考電壓提供至第一感測放大器，執行對在資料電壓與第一參考電壓以及第二參考電壓之間的電壓位準差積分之操作。當第一參考電壓以及第二參考電壓自參考胞產生 時，第一參考電壓以及第二參考電壓中之一者的位準具有大致與資料電壓之位準相同的值，且另一參考電壓之位準具有與資料電壓之位準不同的值。舉例而言，若邏輯高資料儲存於記憶胞中，則資料電壓具有大致與第一參考電壓之位準相同的位準，使得在資料電壓與第二參考電壓之間的電壓位準差主要被積分。在操作S23中，第一感測放大器產生對應於積分操作之差分輸出信號。
在操作S24中，在自執行預充電時起之預定延遲之後，啟用第二感測放大器。在操作S25中，第二感測放大器自第一感測放大器接收差分輸出信號，且在預定延遲之後感測且放大差分輸出信號，因此產生經放大之差分輸出信號。在操作S26中，在自放大操作之開始起的預定時間點，鎖存經放大之差分輸出信號，且在操作S27中將經鎖存之差分輸出信號作為讀取資料而輸出。
圖14為說明根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的電路圖。如圖14所示，資料讀取電路3100可經安置以對應於包含於非揮發性記憶體元件1100中之多個位元線中的每一者。
資料讀取電路3100可包含用於自記憶胞3110讀取資料之各種電路，例如，連接至位元線以將位元線預充電至預定位準之預充電電路3130、用於選擇位元線之位元線選擇電路3120、用於箝制位元線的箝位電路3140，以及用於將電流提供至位元線的電流源3150。在圖14中，記憶胞3110為包含MTJ之MRAM胞，其為實例。
資料讀取電路3100可包含用於藉由根據本發明概念之例示性實施例使用多個參考電壓基於積分操作來執行感測/放大操作的第一感測放大電路3160，以及用於執行共同感測/放大操作的第二感測放大電路3170。資料讀取電路3100可更包含用於回應於第一控制信號Ctrl11而控制第一感測放大電路3160之選擇的第一控制電路3161以及用於回應於第二控制信號Ctrl12而控制第二感測放大電路3170之選擇的第二控制電路3171，使得資料讀取電路3100選擇性地操作第一感測放大電路3160以及第二感測放大電路3170。
第一控制電路3161以及第二控制電路3171可用分別經由閘電極接收第一控制信號Ctrl11以及第二控制信號Ctrl12之MOS電晶體來實施。第一控制電路3161之第一電極以及第二電極分別連接至第一感測放大電路3160之輸入端子(例如，接收資料電壓VSA之第一輸入端子)以及第一感測放大電路3160的輸出端子。第二控制電路3171之第一電極以及第二電極分別連接至第二感測放大電路3170之輸入端子(例如，接收第一控制電路3161之輸出VOUT1的第一輸入端子)以及第二感測放大電路3170的輸出端子。第一感測放大電路3160分別經由第二輸入端子以及第三輸入端子接收第一參考電壓VREFH以及第二參考電壓VREFL。第一參考電壓VREFH以及第二參考電壓VREFL可為藉由使用自外部提供之電壓產生於非揮發性記憶體元件1100中的DC電壓，或直接自外部提供之DC電 壓，如先前所提及。第一參考電壓VREFH以及第二參考電壓VREFL可為由儲存邏輯高資訊或邏輯低資訊之參考胞產生的電壓。
第二感測放大電路3170經由第二輸入端子接收參考電壓VREF。參考電壓VREF可為產生於非揮發性記憶體元件1100中之DC電壓或直接自外部提供。參考電壓VREF可具有大致對應於在第一參考電壓VREFH與第二參考電壓VREFL之間的中間值之位準。
如圖14所示，資料讀取電路3100包含基於使用雙參考電壓VREFH以及VREFL之積分電路的第一感測放大電路3160，以及使用單一參考電壓VREF執行放大操作的第二感測放大電路3170。在非揮發性記憶體元件1100之測試模式中，第一控制信號Ctrl11以及第二控制信號Ctrl12可提供至第一感測放大電路3160以及第二感測放大電路3170，使得藉由使用第一感測放大電路3160以及第二感測放大電路3170所產生之輸出波形的特性可得以確定。當第二感測放大電路3170得以選擇時，來自位元線BL之資料電壓VSA通過第一控制電路3161且提供至第二感測放大電路3170之第一輸入端子。第二感測放大電路3170比較資料電壓VSA與參考電壓VREF，且輸出對應於此比較結果之放大信號VOUT2。
另一方面，若第一感測放大電路3160得以選擇，則資料電壓VSA提供至第一感測放大電路3160之第一輸入端子，且如在前述實施例中所提及，積分操作根據在資料 電壓VSA與第一參考電壓VREFH以及第二參考電壓VREFL之間的電壓位準差而執行，且對應於積分結果之差分輸出信號得以產生。此後，在預定時間點，差分輸出信號得以感測/放大，使得放大信號VOUT1自第一感測放大電路3160輸出。第一感測放大電路3160之輸出端子可經由第二控制電路3171電連接至第二感測放大電路3170的輸出端子。
在測試模式中，可使用自第一感測放大電路3160以及第二感測放大電路3170輸出之放大信號VOUT1以及VOUT2來分析資料信號的波形。藉由參考此分析之結果，第一感測放大電路3160以及第二感測放大電路3170中之一者可經設定以在非揮發性記憶體元件1100的正常操作中使用。舉例而言，若自第二感測放大電路3170輸出之放大信號VOUT2需要更多時間來達到完全數位位準，則第一感測放大電路3160經設定以在非揮發性記憶體元件1100的正常操作中啟用。非揮發性記憶體元件1100可包含儲存用於設定操作模式之模式暫存器集合(mode register set；MRS)碼的MRS，使得第一控制電路3161以及第二控制電路3171可在非揮發性記憶體元件1100之初始驅動時受MRS碼控制。
圖15為根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的方塊圖。為便利起見，上文所述之組件中，僅一個感測放大電路展示於資料讀取電路中。
用於自儲存2位元或2位元以上之資料的單位胞讀取資料的資料讀取電路4300展示於圖15中。舉例而言，非揮發性記憶體元件1100可每記憶胞(或每單位胞)儲存2位元資料。藉由使用多位準胞(multi-level cell；MC)，可實施用於儲存單一2位元資料之單位胞，或藉由使用兩個單位準胞，可實施用於儲存2位元資料之單位胞。
當2位元資料儲存於單位胞中時，經由連接至單位胞之位元線所遞送的資料電壓VSA具有四個位準狀態中之一者。多個參考電壓用以讀取儲存於此單位胞中之資料，且例如，四個參考電壓VREFH、VREFL、VREFHM以及VREFLM可被使用。類似於前述實施例，此等參考電壓VREFH、VREFL、VREFHM以及VREFLM可分別自儲存四個資料狀態之參考胞產生。參考電壓VREFH、VREFL、VREFHM以及VREFLM可藉由使用自外部提供之電壓產生於非揮發性記憶體元件1100中，或可為直接自外部提供的DC電壓。
資料讀取電路4300可包含對應於位元線之第一感測放大電路4310以及第二感測放大電路4320。第一感測放大電路4310以及第二感測放大電路4320分別接收資料電壓VSA以及至少兩個參考電壓。舉例而言，當2位元資料儲存於單位胞中時，四個參考電壓可產生，第一感測放大電路4310可接收第一參考電壓VREFH以及第四參考電壓VREFL，且第二感測放大電路4320可接收第二參考電壓VREFHM以及第三參考電壓VREFLM。
第一感測放大電路4310以及第二感測放大電路4320中之每一者差分放大輸入電壓且對差分輸出信號執行感測/放大操作，如在前述實施例中所述。第一感測放大電路4310對在資料電壓VSA與第一參考電壓VREFH以及第四參考電壓VREFL之間的電壓位準差積分以產生差分輸出信號，且在預定時間點感測/放大差分輸出信號，因此產生經放大之差分輸出信號VOUT1以及VOUT1b。同樣，第二感測放大電路4320對在資料電壓VSA與第二參考電壓VREFHM以及第三參考電壓VREFLM之間的電壓位準差積分以產生差分輸出信號，且在預定時間點感測/放大差分輸出信號，因此產生經放大之差分輸出信號VOUT2以及VOUT2b。資料讀取電路4300可更包含用於接收經放大之差分輸出信號VOUT1、VOUT1b、VOUT2以及VOUT2b之解碼電路4330。
解碼電路4330解碼經放大之差分輸出信號VOUT1、VOUT1b、VOUT2以及VOUT2b以產生資料信號Data。資料電壓VSA之位準根據儲存於單位胞中之資料具有不同值，且使用資料電壓VSA基於積分以及感測/放大操作的經放大之差分輸出信號VOUT1、VOUT1b、VOUT2以及VOUT2b亦可具有不同的位準。解碼電路4330分析經放大之差分輸出信號VOUT1、VOUT1b、VOUT2以及VOUT2b以產生2位元資料信號Data。
儘管用於讀取每一單位胞之2位元資料的例示性實施例以及每單位胞具有兩個感測放大電路4310以及4320的 例示性實施例展示於圖15中，但本發明概念不限於此。舉例而言，為改良解碼操作之準確度，三個或三個以上感測放大電路可針對單位胞而安置。在此狀況下，藉由恰當地組合四個參考電壓VREFH、VREFL、VREFHM、VREFLM，不同之雙參考電壓可針對不同的感測放大電路而提供。舉例而言，在使用四個感測放大電路之狀況下，資料讀取電路可包含分別接收第一參考電壓VREFH以及第四參考電壓VREFL與第二參考電壓VREHM以及第三參考電壓VREFLM的兩個感測放大電路，如圖15所示。另兩個感測放大電路可與圖15所示之感測放大電路相同，不同之處在於第一參考電壓VREFH以及第三參考電壓VREFLM提供至此等感測放大電路中之一者且第二參考電壓VREFHM以及第四參考電壓VREFL提供至此等感測放大電路中的另一者。
3位元或3位元以上之資料可儲存於每一單位胞中，且在此狀況下，較大數目個參考電壓可自參考胞或參考電壓產生單元產生。
圖16A以及圖16B為根據本發明概念之例示性實施例的可包含圖15之資料讀取電路4300之非揮發性記憶體元件的方塊圖。在描述當前實施例時，與上文所述之實施例之組件相同或類似的組件可執行實質上相同的操作，且因此其詳細描述被省略。
參看圖16A，非揮發性記憶體元件4100可包含具有多個記憶胞4111(例如，MRAM胞)作為非揮發性胞陣列 之記憶胞陣列4110、用於選擇記憶胞陣列4110之字元線WL的列解碼器4120、用於選擇記憶胞陣列4110之位元線BL的行解碼器4130、用於執行預充電操作之預充電電路單元4140，以及用於感測/放大資料的感測放大電路區塊4150。
另外，非揮發性記憶體元件4100可包含用於產生各種參考電壓VREFL、VREFLM、VREFHM以及VREFH以用於資料感測之第一至第四參考電壓產生單元4171、4172、4173以及4174。舉例而言，第一參考電壓產生單元4171產生低位準參考電壓VREFL，第二參考電壓產生單元4172產生中低位準參考電壓VREFLM，第三參考電壓產生單元4173產生中高位準參考電壓VREFHM，且第四參考電壓產生單元4174產生高位準參考電壓VREFH。在圖16A中，將第一至第四參考電壓產生單元4171至4174說明為具有不同之功能的區塊，但單一功能區塊可產生多個參考電壓。
此外，根據本發明概念之例示性實施例，多個參考電壓VREFL、VREFLM、VREFHM以及VREFH(例如，第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH)提供至感測放大電路區塊4150。在圖16A中，第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH分別由包含於非揮發性記憶體元件4100中之第一至第四參考電壓產生單元4171至4174產生，但第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH可由外部控制器(未圖示)產生且提供至非揮發性記憶體元件4100。感測 放大電路區塊4150接收資料電壓VSA以及第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH。舉例而言，感測放大電路區塊4150中之每一感測放大電路接收資料電壓VSA、接收第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH中之至少一者，且藉由使用所接收之信號執行感測以及放大操作。參考電壓以及與參考電壓相關之組件的數目可按各種方式修改以獲得此等目標。
圖16B說明按不同於圖16A之方式的方式產生參考電壓的實例。舉例而言，圖16B中所說明之非揮發性記憶體元件4100產生用於自參考胞讀取資料的參考電壓(例如，第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH)。為此，非揮發性記憶體元件4100之非揮發性胞陣列除了記憶胞陣列4110之外更包含參考胞陣列4180。參考胞陣列4180可包含具有對應於多個資料狀態之電阻的參考胞。舉例而言，當資料是使用四個參考電壓感測時，參考胞陣列4180包含提供第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之第一至第四參考胞4181至4184。儲存資料之胞陣列4110的記憶胞4111以及參考胞陣列4180之第一至第四參考胞4181至4184可具有相同的胞結構。
資料「00」、「01」、「10」以及「11」中之任一者可儲存於參考胞陣列4180之第一至第四參考胞4181至4184中。第一至第四參考胞4181至4184之寫入操作可執行一 次。資料「00」寫入於第一參考胞4181中，資料「01」寫入於第二參考胞4182中，資料「10」寫入於第三參考胞4183中，且資料「11」寫入於第四參考胞4184中。在參考胞陣列4180中，第一至第四參考胞4181至4184可經安置以對應於字元線WL中之至少一些，或者，第一至第四參考胞4181至4184可經安置以對應於字元線WL中的每一者。因此，在記憶胞陣列4110之讀取操作期間，亦讀取寫入於參考胞陣列4180之第一至第四參考胞4181至4184中的資訊。
圖16C為根據本發明概念之例示性實施例的圖16A以及圖16B中所說明之非揮發性記憶胞的透視圖。在圖16C中，STT-MRAM充當非揮發性記憶胞之實例。非揮發性記憶體元件可藉由使用多位準胞(MLC)儲存每單位胞至少兩個位元的資料。可藉由允許一個MTJ胞具有四個電阻當中之任一電阻或藉由允許兩個MTJ胞各自具有兩個電阻當中的任一電阻而組態單位胞。圖16C說明兩個MTJ胞安置於單位胞中之實例。
參看圖16C，記憶胞4111可包含第一MTJ胞410、第二MTJ胞420以及胞電晶體CT。胞電晶體CT之閘極連接至字元線(例如，第一字元線WL0)，且胞電晶體CT之電極經由多個MTJ胞(即，第一MTJ胞410以及第二MTJ胞420)連接至位元線(例如，第一位元線BL0)。另外，胞電晶體CT之另一電極連接至源極線SL0。
第一MTJ胞410包含第一固定層413、第一自由層 411，以及介入於第一固定層413與第一自由層411之間的第一穿隧層412。第二MTJ胞420包含第二固定層423、第二自由層421，以及介入於第二固定層423與第二自由層421之間的第二穿隧層422。第一固定層413以及第二固定層423之磁化方向為固定的，且第一自由層411以及第二自由層421之磁化方向在不同的條件下可與第一固定層413以及第二固定層423的磁化方向相同或相反。可進一步設置用於固定第一固定層413以及第二固定層423之磁化方向的裝置(例如，反鐵磁層)。
圖17為用於說明根據本發明概念之例示性實施例的非揮發性記憶體元件4100之資料讀取操作的電路圖。為便於描述，將省略包含於資料通過電路(例如，記憶胞4111)或參考通過電路(例如，第一至第四參考胞4181至4184)中之各種電路的說明。
參看圖16A以及圖16B，由資料通過電路以及參考通過電路產生之資料電壓VSA以及第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH提供至感測放大電路區塊4150。感測放大電路區塊4150包含多個感測放大電路單元。舉例而言，每一感測放大電路單元4151可經安置以對應於任一資料通過電路。儘管圖17中未展示，但其他感測放大電路單元可經安置以對應於各別資料通過電路，且第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH可共同提供至此多個感測放大電路單元。
感測放大電路單元4151感測且放大資料電壓VSA， 且可包含於圖16A以及圖16B之感測放大電路區塊4150中。感測放大電路單元4151之輸出可由預定鎖存電路(未圖示)鎖存，且可作為讀取資料提供至外部。
根據當前實施例，感測放大電路單元4151可藉由使用資料電壓VSA以及第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH而執行感測以及放大操作。第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH可具有根據儲存於第一至第四參考胞4181至4184中之資料值所產生的電壓。隨著資料電壓VSA產生，電壓位準之差在資料電壓VSA與第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之間出現。舉例而言，當資料「00」寫入於記憶胞4111中時，資料電壓VSA以及第一參考電壓VREFL具有相同之電壓位準，且位準差在資料電壓VSA與第二至第四參考電壓VREFLM、VREFHM以及VREFH之間出現。
感測放大電路單元4151比較資料電壓VSA之位準與第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之位準，且放大其間之電壓位準的差以產生輸出信號，且對輸出信號執行解碼操作以產生多位元最低有效位元(least significant bit；LSB)資料以及最高有效位元(most significant bit；MSB)資料。用於產生輸出信號之操作可包含用於產生對應於在資料電壓VSA與第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之間的位準差之差分信號的操作，以及用於感測且放大所產生之差分信 號的操作。另外，用於產生差分信號之操作可由積體電路使用電容器(未圖示)執行，且用於在電容器中累積在資料電壓VSA與第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之間的電壓位準之差的操作可得以執行。
另外，感測放大電路單元4151可包含多個感測放大電路(未圖示)以對應於一個資料通過電路，且亦可包含用於藉由組合感測放大電路之輸出信號來產生多位元LSB資料以及MSB資料的解碼器(未圖示)。第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH可分類為各自包含至少一個參考電壓之至少兩個參考電壓組合，且參考電壓組合提供至各別感測放大電路。感測放大電路中之每一者接收資料電壓VSA與一個參考電壓之組合，且產生歸因於所接收信號之位準差所產生的輸出信號。
圖18A為說明根據本發明概念之例示性實施例之感測放大電路單元4151的方塊圖。圖18B為根據本發明概念之例示性實施例的用於解釋多位元LSB資料以及MSB資料之輸出的表。
參看圖18A，感測放大電路單元4151包含多個感測放大電路以對應於一個資料電壓VSA或記憶胞4111。舉例而言，感測放大電路單元4151可包含第一至第四感測放大電路431至434以及解碼電路441。第一至第四感測放大電路431至434中之每一者通常接收歸因於儲存於記憶胞4111中之資料的資料電壓VSA，且亦接收來自多個參考電 壓組合當中的任一參考電壓組合。舉例而言，第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH可分類為四個參考電壓組合，且參考電壓組合提供至各別第一至第四感測放大電路431至434。第一至第四感測放大電路431至434藉由使用輸入至其之電壓執行感測以及放大操作來產生輸出信號。舉例而言，第一感測放大電路431藉由使用資料電壓VSA與第一參考電壓VREFL以及第四參考電壓VREFH執行感測以及放大操作來產生第一輸出信號VOUT。
藉由使用上文所述之方法，第二感測放大電路432接收資料電壓VSA與第二參考電壓VREFLM以及第三參考電壓VREFHM，且產生第二輸出信號VOUTM。另外，第三感測放大電路433接收資料電壓VSA與第一參考電壓VREFL以及第二參考電壓VREFLM，且產生第三輸出信號VOUTLM。另外，第四感測放大電路434接收資料電壓VSA與第三參考電壓VREFHM以及第四參考電壓VREFH，且產生第四輸出信號VOUTHM。
分別由第一至第四感測放大電路431至434產生之第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM提供至解碼電路441。解碼電路441對所接收之輸出信號解碼以輸出MLC之多位元MSB資料以及LSB資料。
圖18A說明用於讀取儲存每單位胞2個位元之資料的MLC之電路的實例，但本發明概念不限於此。舉例而言， 不同數目個感測放大電路可經安置以對應於一個單位胞，且提供至各別感測放大電路的第一至第四參考電壓VREFL、VREFLM、VREFHM以及VREFH之組合可按各種方式定義。另外，MLC可儲存每單位胞超過3個位元的資料。在此狀況下，較大數目個參考電壓可自參考胞產生或可自外部提供。另外，在圖18A中，解碼電路441包含於感測放大電路單元4151中，但解碼電路441可包含於安置於感測放大電路單元4151外部的單獨解碼器電路區塊(未圖示)中。
此外，參看圖18B，資料電壓VSA根據儲存於MLC中之資料值按不同之方式產生，且自感測放大電路單元4151之第一至第四感測放大電路431至434輸出的輸出信號發生變化。
舉例而言，當資料「00」儲存於MLC中時，由MLC產生之資料電壓VSA與第一參考電壓VREFL相同。因此，第一感測放大電路431感測且放大在資料電壓VSA與第四參考電壓VREFH之間的位準差，以輸出具有邏輯低位準L之第一輸出信號VOUT。第二感測放大電路432感測且放大在資料電壓VSA與第二參考電壓VREFLM以及第三參考電壓VREFHM之間的位準差，以輸出具有邏輯低位準L之第二輸出信號VOUTM。第三感測放大電路433感測且放大在資料電壓VSA與第二參考電壓VREFLM之間的位準差，以輸出具有邏輯低位準L之第三輸出信號VOUTLM。第四感測放大電路434感測且放大在資料電壓VSA與第三 參考電壓VREFHM以及第四參考電壓VREFH之間的位準差，以輸出具有邏輯低位準L之第四輸出信號VOUTHM。
另外，當資料「01」儲存於MLC中時，由MLC產生之資料電壓VSA與第二參考電壓VREFLM相同。因此，位準差出現於資料電壓VSA與第一參考電壓VREFL、第三參考電壓VREFHM以及第四參考電壓VREFH之間，且位準差由感測放大電路來感測且放大。在此狀況下，第一感測放大電路431輸出具有邏輯低位準L之第一輸出信號VOUT，第二感測放大電路432輸出具有邏輯低位準L之第二輸出信號VOUTM，第三感測放大電路433輸出具有邏輯高位準H之第三輸出信號VOUTLM，且第四感測放大電路434輸出具有邏輯低位準L的第四輸出信號VOUTHM。
另外，當資料「10」儲存於MLC中時，由MLC產生之資料電壓VSA與第三參考電壓VREFHM相同。在此狀況下，第一至第三感測放大電路431至433分別輸出具有邏輯高位準H之第一至第三輸出信號VOUT、VOUTM以及VOUTLM。此外，第四感測放大電路434輸出具有邏輯低位準L之第四輸出信號VOUTHM。另外，當資料「11」儲存於MLC中時，由MLC產生之資料電壓VSA與第四參考電壓VREFH相同。在此狀況下，第一至第四感測放大電路431至434分別輸出具有邏輯高位準H之第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM。
圖19A以及圖19B為說明根據本發明概念之例示性實施例的圖18A之解碼電路441的電路圖。如圖19A中所說 明，解碼電路441A可包含用於執行XOR運算之第一XOR閘451以及第二XOR閘452。參看圖18A以及圖19A，解碼電路441A接收且解碼第一輸出信號VOUT、第二輸出信號VOUTM、第三輸出信號VOUTLM以及第四輸出信號VOUTHM以輸出儲存於MLC中之多位元資料。舉例而言，當2個位元之資料儲存於MLC中時，解碼電路441A輸出多位元MSB資料以及LSB資料。
參看圖18B中所說明之表，第一MSB資料具有對應於第一輸出信號VOUT之位準的值。換言之，若第一輸出信號VOUT具有邏輯低位準L，則儲存於MLC中之第一MSB資料具有邏輯低值「0」，且若第一輸出信號VOUT具有邏輯高位準H，則第一MSB資料具有邏輯高值「1」。
此外，第二LSB資料具有根據其他輸出信號之位準而變化的值。舉例而言，第二LSB資料之值可藉由經歷邏輯運算之第二至第四輸出信號VOUTM、VOUTLM以及VOUTHM確定。舉例而言，XOR運算可用以確定第二LSB資料之值。為此，解碼電路441A可包含第一XOR閘451以及第二XOR閘452。第一XOR閘451接收第三輸出信號VOUTLM以及第四輸出信號VOUTHM，且輸出第三輸出信號VOUTLM以及第四輸出信號VOUTHM之XOR的結果。第二XOR閘452接收自第一XOR閘451輸出之信號以及第二輸出信號VOUTM，且將自第一XOR閘451接收之信號以及第二輸出信號VOUTM之XOR的結果作為第二LSB資料而輸出。此處，第二LSB資料可為第三輸出信號 VOUTLM以及第四輸出信號VOUTHM之XOR的結果。
參看圖18B以及圖19A，若第三輸出信號VOUTLM以及第四輸出信號VOUTHM之XOR具有邏輯低值「0」，則第二LSB資料具有對應於第一輸出信號VOUT之位準的值，且若第三輸出信號VOUTLM以及第四輸出信號VOUTHM之XOR具有邏輯高值「1」，則第二LSB資料具有對應於第一輸出信號VOUT之相反位準的值。
參看圖19A所述之輸出解碼器441A的組態僅為實例，且上文所述之邏輯閘的數目以及組態可發生變化以獲得相同的目標，且亦可根據半導體記憶體元件之時序特性部分地修改。
此外，圖19B為說明根據本發明概念之例示性實施例的圖18A之解碼電路441的電路圖。圖19B之解碼電路441B接收且解碼第一輸出信號VOUT、第三輸出信號VOUTLM以及第四輸出信號VOUTHM以輸出儲存於MLC中之多位元資料。第一XOR閘453接收第三輸出信號VOUTLM以及第四輸出信號VOUTHM，且輸出第三輸出信號VOUTLM以及第四輸出信號VOUTHM之XOR的結果。另外，在圖18B中所說明之表中，由於第一輸出信號VOUT與第二輸出信號VOUTM相同，因此第一輸出信號VOUT替代於第二輸出信號VOUTM可提供至第二XOR閘454。第二XOR閘454接收自第一XOR閘453輸出之信號以及第一輸出信號VOUT，且將自第一XOR閘453輸出之信號以及第一輸出信號VOUT之XOR的結果作為第二LSB資料而輸 出。此處，第二LSB資料可為第三輸出信號VOUTLM以及第四輸出信號VOUTHM之XOR的結果。
圖20為說明根據本發明概念之例示性實施例的可包含圖15之資料讀取電路4300之非揮發性記憶體元件的方塊圖。在圖20中，假設解碼電路組態為與感測放大電路區塊分開之區塊。為便於描述，圖20僅說明感測放大電路區塊以及解碼器區塊。
非揮發性記憶體元件4100A包含感測放大電路區塊4110A以及解碼器區塊4120A以讀取胞陣列(未圖示)之資料。感測放大電路區塊4110A包含多個感測放大電路單元4111A、4112A、4113A……，且感測放大電路單元4111A、4112A、4113A……可經安置以對應於資料讀取電路。舉例而言，n個感測放大電路單元可經安置以對應於n個資料讀取電路，且每一感測放大電路單元可包含多個感測放大電路。
如圖20中所說明，解碼器區塊4120A可安置於感測放大電路區塊4110A外部，且可包含對應於感測放大電路單元4111A、4112A、4113A……之多個解碼電路4121A、4122A、4123A……。另外，每一解碼電路可包含多個位元產生單元以產生多位元資料。舉例而言，如圖20中所說明，當MLC儲存2個位元之資料時，解碼電路4121A、4122A、4123A……中之每一者可包含LSB以及MSB產生單元。LSB以及MSB產生單元可交換操作結果及/或中間操作結果。
如上文所述，多個參考電壓VREF用以讀取MLC，且參考電壓VREF共同提供至感測放大電路單元4111A、4112A、4113A……。另外，參考電壓VREF可分類為多個參考電壓組合。舉例而言，當感測放大電路單元4111A、4112A、4113A……中之每一者包含四個感測放大電路時，參考電壓VREF可分類為四個參考電壓組合Ref_comb1至Ref_comb4。
感測放大電路單元4111A、4112A、4113A……藉由使用資料電壓VSA以及參考電壓組合Ref_comb1至Ref_comb4執行感測以及放大操作，且產生第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM。另外，LSB以及MSB產生單元解碼第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM且各自輸出LSB資料以及MSB資料。
參考電壓VREF可按各種方式組合。舉例而言，參考電壓VREF可按不同於圖18B中所說明之表的方式組合。在此狀況下，自感測放大電路單元4111A、4112A、4113A……輸出之第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM的位準可具有不同值。
可考慮第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM之位準特性來設計解碼電路4121A、4122A、4123A……。換言之，確定多位元資料之方法可根據第一至第四輸出信號VOUT、VOUTM、VOUTLM以及VOUTHM之位準特性而變化，且LSB以及 MSB產生單元可根據確定多位元資料之方法按不同於圖19A以及圖19B之方式的方式設計。
圖21以及圖22為根據本發明概念之例示性實施例的具有不同佈局之非揮發性記憶體元件的方塊圖。圖21中展示感測放大電路區塊針對每一胞陣列而安置之實例，且圖22中展示多個胞陣列共用感測放大電路區塊的實例。
如圖21所示，非揮發性記憶體元件5000可包含具有多個記憶胞5110之胞陣列5100、用於選擇胞陣列5100之字元線WL的列解碼器5200，以及用於選擇胞陣列5100之位元線BL的行選擇區域5300。行選擇區域5300可包含感測放大電路區塊(例如，根據本發明概念之例示性實施例的資料讀取電路之多個感測放大電路5310)以及行選擇線CSL，且行選擇區域5300回應於來自行解碼器之行選擇信號而控制在位元線BL與感測放大電路5310之間的連接。
胞陣列5100可包含用於產生參考電壓VREFH以及VREFL之多個參考胞，且例如，第一參考胞5121用於產生第一參考電壓VREFH且第二參考胞5122用於產生第二參考電壓VREFL。多個記憶胞5110與第一參考胞5121以及第二參考胞5122可針對單一字元線WL而連接，且來自多個記憶胞5110之資料電壓經由各別位元線BL提供至感測放大電路5130的輸入端子。
在連接至第一參考胞5121以及第二參考胞5122之位元線BL上所產生的電壓作為第一參考電壓VREFH以及第二參考電壓VREFL提供至行選擇區域5300。多個感測放大 電路5310可安置於行選擇區域5300中，且第一參考電壓VREFH以及第二參考電壓VREFL可共同提供至多個感測放大電路5310。換言之，自第一參考胞5121以及第二參考胞5122產生之第一參考電壓VREFH以及第二參考電壓VREFL局域地提供至感測放大電路5310，且自感測放大電路5310產生的讀取資料經由全域線遞送至輸入/輸出電路。
圖22為具有不同於圖21所示之非揮發性記憶體元件5000之佈局的非揮發性記憶體元件之實例的方塊圖。如圖22所示，非揮發性記憶體元件6000可包含具有多個記憶胞6110之胞陣列6100、用於選擇胞陣列6100之字元線WL的列解碼器6200，以及用於使用行選擇線CSL選擇胞陣列6100之位元線BL的行選擇區域6300。胞陣列6100可包含用於產生第一參考電壓VREFH之第一參考胞6121以及用於產生第二參考電壓VREFL的第二參考胞6122。
非揮發性記憶體元件6000可更包含藉由解碼行位址而產生行選擇信號之行解碼器區域6400。行解碼器區域6400可安置於一側以對應於多個胞陣列6100，且來自行解碼器區域6400之行選擇信號可全域地遞送且共同提供至至少兩個胞陣列6100。在行解碼器區域6400上，可安置感測放大電路區塊(例如，根據本發明概念之例示性實施例的資料讀取電路之多個感測放大電路6410)。
用於局域地遞送第一參考電壓VREFH以及第二參考電壓VREFL之局域遞送線LIO可安置於行選擇區域6300 中，且來自第一參考胞6121以及第二參考胞6122之第一參考電壓VREFH以及第二參考電壓VREFL經由局域遞送線LIO以及全域遞送線GIO提供至行解碼器區域6400。經由全域遞送線GIO遞送之第一參考電壓VREFH以及第二參考電壓VREFL可共同提供至多個感測放大電路6410。
根據圖22所示之非揮發性記憶體元件6000的結構，感測放大電路6410在多個胞陣列6100之間共用，因此減小由感測放大電路6410佔據的面積。另一方面，由於資料電壓以及參考電壓在達到完全數位位準之前經由全域遞送線GIO遞送，因此根據全域遞送線GIO之電阻分量的電壓位準之變化可發生，但根據前述實施例之資料讀取電路可減小變化之影響，因此改良讀取資料的可靠性。
圖23為根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的電路圖。在圖23中，應用不同於前述實施例中所述之MRAM的記憶體。
如圖23所示，資料讀取電路7100包含用於讀取儲存於記憶胞7110中之資料的各種電路，諸如用於接收以及感測/放大資料電壓VSA以及至少兩個參考電壓VREFH以及VREFL的感測放大電路7120。資料讀取電路7100可更包含用於將位元線預充電至預定位準之預充電電路7130、用於選擇位元線之位元線選擇電路7140、用於箝制位元線之箝位電路7150，以及用於將電流提供至位元線的電流源7160。
記憶胞7110可包含作為非揮發性記憶胞之電阻性記 憶體(諸如，可程式化隨機存取記憶體(Programmable Random Access Memory；PRAM)胞或RRAM胞)。如圖23所示，PRAM胞以及RRAM胞中之每一者可用串聯連接之二極體以及電阻性裝置組態或模型化。資料是根據電阻性裝置之可變電阻特性來儲存，電阻性裝置之節點連接至位元線，且二極體(例如，陰極電極)之節點連接至字元線WL。儘管在圖23中未展示，但在非揮發性記憶胞是用FRAM胞實施時，電阻性裝置可由使用鐵電薄膜之鐵電電容器替代。
如在前述實施例中，參考電壓VREFH以及VREFL可自具有與記憶胞7110相同之結構的參考胞產生。舉例而言，藉由對參考胞執行一次資料寫入操作，一些參考胞之電阻性裝置可具有高的電阻值，且一些其他參考胞之電阻性裝置可具有低的電阻值。在後續資料讀取操作中，參考胞經選擇以產生連接至參考胞之位元線的電壓至參考電壓VREFH以及VREFL中之一者。感測放大電路7120接收資料電壓VSA與參考電壓VREFH以及VREFL、藉由根據在資料電壓VSA與參考電壓VREFH以及VREFL之間的電壓位準差執行積分操作而產生差分輸出信號，且在預定時間點感測/放大差分輸出信號，因此產生經放大之輸出信號VOUT。
圖24為根據本發明概念之例示性實施例的包含非揮發性記憶體元件之電子系統的方塊圖。參看圖24，電子系統8100可包含輸入元件8110、輸出元件8120、記憶體元 件8140以及處理器元件8130。記憶體元件8140可包含具有多個非揮發性記憶胞之胞陣列以及用於執行諸如讀取/寫入之操作的周邊電路，或可包含非揮發性記憶體元件以及記憶體控制器作為系統。舉例而言，假設記憶體元件8140包含記憶體控制器以及非揮發性記憶體元件；則圖24所示之記憶體8141可使用根據本發明概念之例示性實施例的非揮發性記憶體元件。處理器元件8130可經由相應介面連接至輸入元件8110、輸出元件8120以及記憶體元件8140，因此控制電子系統8100之整體操作。
圖25為根據本發明概念之例示性實施例的包含非揮發性記憶體元件之單晶片微電腦的方塊圖。參看圖25，呈電路模組之形式的微電腦8200可包含電連接至內部匯流排BUS之中央處理單元(Central Processing Unit；CPU)8290、用作CPU 8290之工作區域的記憶體(例如，RAM 8280)、匯流排控制器8270、振盪器8220、分頻器電路8230、非揮發性記憶體8240、電力電路8250、輸入/輸出埠8260，以及包含計時器計數器等等之其他周邊電路8210。
CPU 8290可包含命令控制部分以及執行部分，經由命令控制部分解碼所取得之命令，且經由執行部分根據解碼之結果執行處理操作。非揮發性記憶體8240儲存CPU 8290之操作程式或資料以及各種類型的資料。電力電路8250產生非揮發性記憶體8240之讀取/寫入操作所必需的電壓。分頻器電路8230將自振盪器8220提供之源頻率劃 分為多個頻率以提供參考時脈信號以及其他內部時脈信號。
內部匯流排BUS可包含位址匯流排、資料匯流排以及控制匯流排。匯流排控制器8270回應於來自CPU 8290之存取請求而控制對BUS的存取。若微電腦8200安裝於系統上，則CPU 8290控制非揮發性記憶體8240之讀取/寫入操作。在元件測試中或在製造階段，外部記錄元件可經由輸入/輸出埠8260直接控制非揮發性記憶體8240的讀取/寫入操作。
非揮發性記憶體8240或RAM 8280中之至少一者可使用根據本發明概念之例示性實施例的非揮發性記憶體元件。換言之，根據本發明概念之例示性實施例的非揮發性記憶體元件可用以儲存大量資料，且根據本發明概念之例示性實施例的非揮發性記憶體元件亦可替代於需要迅速之讀取/寫入操作的RAM 8280來使用。
圖26為根據本發明概念之例示性實施例的具有非揮發性記憶體元件/系統之資訊處理系統的方塊圖。
參看圖26，根據本發明概念之例示性實施例的非揮發性記憶體系統8310可包含於行動元件或諸如桌上型電腦的電腦系統中。電腦系統8300(例如，資訊處理系統)可包含電連接至系統匯流排之非揮發性記憶體系統8310、數據機8320、CPU 8330、RAM 8340以及使用者介面(User Interface；UI)8350。非揮發性記憶體系統8310可包含記憶體控制器8312以及非揮發性記憶體元件8311。在圖26 中，例如，MRAM用作非揮發性記憶體元件8311。然而，非揮發性記憶體元件8311可包含快閃記憶體或非揮發性記憶體，諸如PRAM、RRAM、FRAM或其類似者。
由CPU 8330處理之資料或自外部輸入的資料儲存於非揮發性記憶體系統8310中。非揮發性記憶體系統8310以及RAM 8340中之至少一者可包含根據本發明概念之例示性實施例的非揮發性記憶體元件。換言之，根據本發明概念之例示性實施例的非揮發性記憶體元件可應用於用於儲存電腦系統8300所需之大量資料的記憶體或儲存需要對其進行迅速存取之資料(諸如，系統資料)的記憶體。應用程式晶片組、相機影像處理器(Camera Image Processor；CIS)、輸入/輸出元件等可進一步設置於電腦系統8300中。
儘管已參考本發明概念之例示性實施例特定地展示且描述了本發明概念，但一般熟習此項技術者將理解，在不脫離如由隨附申請專利範圍所界定的本發明概念之精神以及範疇的情況下，可對本發明概念進行形式以及細節上的各種改變。
410‧‧‧第一MTJ胞
411‧‧‧第一自由層
412‧‧‧第一穿隧層
413‧‧‧第一固定層
420‧‧‧第二MTJ胞
421‧‧‧第二自由層
422‧‧‧第二穿隧層
423‧‧‧第二固定層
431‧‧‧第一感測放大電路
432‧‧‧第二感測放大電路
433‧‧‧第三感測放大電路
434‧‧‧第四感測放大電路
441‧‧‧解碼電路
441A‧‧‧解碼電路/輸出解碼器
441B‧‧‧解碼電路
451‧‧‧第一XOR閘
452‧‧‧第二XOR閘
453‧‧‧第一XOR閘
454‧‧‧第二XOR閘
1000‧‧‧記憶體系統
1100‧‧‧非揮發性記憶體元件
1110‧‧‧胞陣列
1111‧‧‧記憶胞
1111_1‧‧‧固定層
1111_2‧‧‧自由層
1111_3‧‧‧穿隧層
1120‧‧‧列解碼器
1130‧‧‧行解碼器
1131‧‧‧位元線選擇電路
1132‧‧‧位元線選擇電路
1133‧‧‧位元線選擇電路
1140‧‧‧預充電電路單元
1141‧‧‧預充電電路
1142‧‧‧預充電電路
1143‧‧‧預充電電路
1150‧‧‧感測放大電路區塊
1151‧‧‧感測放大電路
1160‧‧‧電流產生單元
1161‧‧‧電流源
1162‧‧‧電流源
1163‧‧‧電流源
1171‧‧‧第一參考電壓產生單元
1172‧‧‧第二參考電壓產生單元
1180‧‧‧參考胞陣列
1181‧‧‧第一參考胞
1182‧‧‧第二參考胞
1191‧‧‧箝位電路
1192‧‧‧箝位電路
1193‧‧‧箝位電路
1200‧‧‧控制器
1210‧‧‧主機介面
1220‧‧‧控制邏輯單元
1230‧‧‧記憶體介面
1300‧‧‧資料讀取電路
2100‧‧‧第一感測放大器
2110‧‧‧第一輸入單元
2120‧‧‧第二輸入單元/第二輸入端子
2130‧‧‧偏壓單元
2141‧‧‧第一電容器
2142‧‧‧第二電容器
2150‧‧‧預充電單元
2200‧‧‧第二感測放大器
2210‧‧‧鎖存器
2220‧‧‧偏壓單元
2300‧‧‧延遲單元
3100‧‧‧資料讀取電路
3110‧‧‧記憶胞
3120‧‧‧位元線選擇電路
3130‧‧‧預充電電路
3140‧‧‧箝位電路
3150‧‧‧電流源
3160‧‧‧第一感測放大電路
3161‧‧‧第一控制電路
3170‧‧‧第二感測放大電路
3171‧‧‧第二控制電路
4100‧‧‧非揮發性記憶體元件
4100A‧‧‧非揮發性記憶體元件
4110‧‧‧記憶胞陣列
4110A‧‧‧感測放大電路區塊
4111‧‧‧記憶胞
4111A‧‧‧感測放大電路單元
4112A‧‧‧感測放大電路單元
4113A‧‧‧感測放大電路單元
4120‧‧‧列解碼器
4120A‧‧‧解碼器區塊
4121A‧‧‧解碼電路
4122A‧‧‧解碼電路
4123A‧‧‧解碼電路
4130‧‧‧行解碼器
4140‧‧‧預充電電路單元
4150‧‧‧感測放大電路區塊
4151‧‧‧感測放大電路單元
4171‧‧‧第一參考電壓產生單元
4172‧‧‧第二參考電壓產生單元
4173‧‧‧第三參考電壓產生單元
4174‧‧‧第四參考電壓產生單元
4180‧‧‧參考胞陣列
4181‧‧‧第一參考胞
4182‧‧‧第二參考胞
4183‧‧‧第三參考胞
4184‧‧‧第四參考胞
4300‧‧‧資料讀取電路
4310‧‧‧第一感測放大電路
4320‧‧‧第二感測放大電路
4330‧‧‧解碼電路
5000‧‧‧非揮發性記憶體元件
5100‧‧‧胞陣列
5110‧‧‧記憶胞
5121‧‧‧第一參考胞
5122‧‧‧第二參考胞
5200‧‧‧列解碼器
5300‧‧‧行選擇區域
5310‧‧‧感測放大電路
6000‧‧‧非揮發性記憶體元件
6100‧‧‧胞陣列
6110‧‧‧記憶胞
6121‧‧‧第一參考胞
6122‧‧‧第二參考胞
6200‧‧‧列解碼器
6300‧‧‧行選擇區域
6400‧‧‧行解碼器區域
6410‧‧‧感測放大電路
7100‧‧‧資料讀取電路
7110‧‧‧記憶胞
7120‧‧‧感測放大電路
7130‧‧‧預充電電路
7140‧‧‧位元線選擇電路
7150‧‧‧箝位電路
7160‧‧‧電流源
8100‧‧‧電子系統
8110‧‧‧輸入元件
8120‧‧‧輸出元件
8130‧‧‧處理器元件
8140‧‧‧記憶體元件
8141‧‧‧記憶體
8200‧‧‧微電腦
8210‧‧‧其他周邊電路
8220‧‧‧振盪器
8230‧‧‧分頻器電路
8240‧‧‧非揮發性記憶體
8250‧‧‧電力電路
8260‧‧‧輸入/輸出埠
8270‧‧‧匯流排控制器
8280‧‧‧RAM
8290‧‧‧中央處理單元(CPU)
8300‧‧‧電腦系統
8310‧‧‧非揮發性記憶體系統
8311‧‧‧非揮發性記憶體元件
8312‧‧‧記憶體控制器
8320‧‧‧數據機
8330‧‧‧CPU
8340‧‧‧RAM
8350‧‧‧使用者介面(UI)
BL‧‧‧位元線
BL0‧‧‧第一位元線
BUS‧‧‧內部匯流排
C‧‧‧第一電容器
Cb‧‧‧第二電容器
CSL‧‧‧行選擇線
CT‧‧‧胞電晶體
Ctrl‧‧‧控制信號
Ctrl11‧‧‧第一控制信號
Ctrl12‧‧‧第二控制信號
Data‧‧‧資料信號
E1‧‧‧第一電極
E2‧‧‧第二電極
GIO‧‧‧全域遞送線
LIO‧‧‧局域遞送線
LSB‧‧‧最低有效位元
MSB‧‧‧最高有效位元
MTJ‧‧‧磁性穿隧接面
Rb1‧‧‧電阻
Ref_comb1‧‧‧參考電壓組合
Ref_comb2‧‧‧參考電壓組合
Ref_comb3‧‧‧參考電壓組合
Ref_comb4‧‧‧參考電壓組合
SL0‧‧‧第一源極線
S11~S16、S21~S27‧‧‧操作
VOUT‧‧‧輸出/差分輸出信號/第一輸出信號
VOUTM‧‧‧第二輸出信號
VOUTLM‧‧‧第三輸出信號
VOUTHM‧‧‧第四輸出信號
VOUT1‧‧‧輸出/放大信號/經放大之差分輸出信號
VOUT1b‧‧‧經放大之差分輸出信號
VOUT2‧‧‧放大信號/經放大之差分輸出信號
VOUT2b‧‧‧經放大之差分輸出信號
VOUTb‧‧‧差分輸出信號
Vprech‧‧‧預充電位準
VREF‧‧‧參考電壓
VREFH‧‧‧高位準參考電壓/第一參考電壓
VREFL‧‧‧低位準參考電壓/第二參考電壓
VREFHM‧‧‧參考電壓/中高位準參考電壓
VREFLM‧‧‧參考電壓/中低位準參考電壓
VSA‧‧‧資料電壓
WC1‧‧‧寫入電流
WC2‧‧‧寫入電流
WL‧‧‧字元線
WL0‧‧‧第一字元線
圖1為根據本發明概念之例示性實施例之記憶體系統的方塊圖。
圖2A為說明根據本發明概念之例示性實施例的圖1所示之非揮發性記憶體元件的方塊圖。
圖2B為圖2A所示之非揮發性記憶體元件中之記憶胞 的電路圖。
圖2C為圖2B所示之記憶胞之磁性穿隧接面(MTJ)的橫截面圖。
圖3為說明根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的電路圖。
圖4為說明根據本發明概念之例示性實施例之非揮發性記憶體元件的方塊圖。
圖5為說明根據本發明概念之例示性實施例的圖4中所說明之非揮發性記憶體元件之資料讀取電路的電路圖。
圖6為根據本發明概念之例示性實施例的包含於資料讀取電路中之感測放大電路的方塊圖。
圖7以及圖8為說明根據本發明概念之例示性實施例的圖6所示之感測放大電路的電路圖。
圖9A、圖9B、圖10A以及圖10B為展示根據本發明概念之例示性實施例的圖6所示之感測放大電路之輸入/輸出波形的曲線圖。
圖11A為用於比較習知資料讀取電路之資料信號波形與根據本發明概念之例示性實施例的資料讀取電路之資料信號波形的曲線圖。
圖11B為用於比較習知資料讀取操作中之存取時間與根據本發明概念之例示性實施例的資料讀取操作中之存取時間的曲線圖。
圖12以及圖13為說明根據本發明概念之例示性實施例的自非揮發性記憶體元件讀取資料之方法的流程圖。
圖14為說明根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的電路圖。
圖15為根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的方塊圖。
圖16A以及圖16B為根據本發明概念之例示性實施例的可包含圖15之資料讀取電路之非揮發性記憶體元件的方塊圖。
圖16C為根據本發明概念之例示性實施例的圖16A以及圖16B中所說明之非揮發性記憶胞的透視圖。
圖17為用於說明根據本發明概念之例示性實施例的非揮發性記憶體元件之資料讀取操作的電路圖。
圖18A為說明根據本發明概念之例示性實施例的圖17所示之感測放大電路單元的方塊圖。
圖18B為根據本發明概念之例示性實施例的用於解釋多位元最低有效位元(LSB)資料以及最高有效位元(MSB)資料之輸出的表。
圖19A以及圖19B為說明根據本發明概念之例示性實施例的圖18A之解碼電路的電路圖。
圖20為說明根據本發明概念之例示性實施例的可包含圖15之資料讀取電路之非揮發性記憶體元件的方塊圖。
圖21以及圖22為根據本發明概念之例示性實施例的具有不同佈局之非揮發性記憶體元件的方塊圖。
圖23為根據本發明概念之例示性實施例的可包含於非揮發性記憶體元件中之資料讀取電路的電路圖。
圖24為根據本發明概念之例示性實施例的包含非揮發性記憶體元件之電子系統的方塊圖。
圖25為根據本發明概念之例示性實施例的包含非揮發性記憶體元件之單晶片微電腦的方塊圖。
圖26為根據本發明概念之例示性實施例的具有非揮發性記憶體元件/系統之資訊處理系統的方塊圖。
1151‧‧‧感測放大電路
2300‧‧‧延遲單元
C‧‧‧第一電容器
Cb‧‧‧第二電容器
VOUT‧‧‧差分輸出信號
VOUTb‧‧‧差分輸出信號
VREFH‧‧‧第一參考電壓
VREFL‧‧‧第二參考電壓
VSA‧‧‧資料電壓

Claims (20)

  1. 一種自非揮發性記憶體元件讀取資料之方法，包括：在第一感測放大器處接收資料電壓、第一參考電壓以及第二參考電壓，其中所述資料電壓對應於儲存於記憶胞中之資料；在所述第一感測放大器處感測在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差以產生第一差分輸出信號以及第二差分輸出信號；以及在第二感測放大器處放大所述第一差分輸出信號以及所述第二差分輸出信號以產生所述記憶胞之讀取資料。
  2. 如申請專利範圍第1項所述自非揮發性記憶體元件讀取資料之方法，其中所述第二感測放大器在第一延遲之後放大所述第一差分輸出信號以及所述第二差分輸出信號。
  3. 如申請專利範圍第2項所述自非揮發性記憶體元件讀取資料之方法，其中所述第一延遲為自啟用所述第一感測放大器時至啟用所述第二感測放大器時之時間。
  4. 如申請專利範圍第1項所述自非揮發性記憶體元件讀取資料之方法，更包括：在接收所述資料電壓與所述第一參考電壓以及所述第二參考電壓之前，回應於控制信號將所述第一感測放大器之第一差分輸出端子以及第二差分輸出端子預充電至第一位準電壓。
  5. 如申請專利範圍第4項所述自非揮發性記憶體元件讀取資料之方法，其中在所述第一感測放大器處執行之所述感測包括：儲存施加至所述第一差分輸出端子以及所述第二差分輸出端子之兩個電壓位準，其中所述兩個電壓位準是基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差。
  6. 如申請專利範圍第5項所述自非揮發性記憶體元件讀取資料之方法，其中在所述第一感測放大器處執行之所述感測包括：回應於延遲達所述第一延遲的所述控制信號之版本自所述第一感測放大器將所述兩個電壓位準作為所述第一差分輸出信號以及所述第二差分輸出信號提供至所述第二感測放大器，其中在所述第二感測放大器處執行之所述放大包括：放大所述第一差分輸出信號以及所述第二差分輸出信號；以及將所述經放大之第一差分輸出信號以及所述經放大之第二差分輸出信號作為所述讀取資料而輸出。
  7. 一種非揮發性記憶體元件，包括：胞陣列，其包含多個記憶胞；以及感測放大電路，其經組態以在記憶胞之資料讀取操作期間接收所述記憶胞之資料電壓、第一參考電壓以及第二參考電壓，基於在所述資料電壓與所述第一參考電壓以及 所述第二參考電壓之間的電壓位準差產生差分輸出信號，且將所述差分輸出信號作為自所述記憶胞讀取之資料而輸出。
  8. 如申請專利範圍第7項所述之非揮發性記憶體元件，其中所述感測放大電路包括：第一感測放大器，回應於控制信號，所述第一感測放大器經組態以接收所述資料電壓與所述第一參考電壓以及所述第二參考電壓，且基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差產生所述差分輸出信號；延遲單元，其經組態以接收所述控制信號且產生經延遲之控制信號；以及第二感測放大器，回應於所述經延遲之控制信號，所述第二感測放大器經組態以放大所述差分輸出信號且將所述經放大之差分輸出信號作為自所述記憶胞讀取的所述資料而輸出。
  9. 如申請專利範圍第7項所述之非揮發性記憶體元件，更包括：第一參考電壓產生單元，其經組態以產生所述第一參考電壓；以及第二參考電壓產生單元，其經組態以產生所述第二參考電壓，其中所述第一參考電壓產生單元以及所述第二參考電壓產生單元與所述胞陣列分開。
  10. 如申請專利範圍第7項所述之非揮發性記憶體元件，更包括參考胞陣列，所述參考胞陣列包括：第一參考胞，其經組態以產生所述第一參考電壓；以及第二參考胞，其經組態以產生所述第二參考電壓。
  11. 如申請專利範圍第10項所述之非揮發性記憶體元件，其中所述第一參考胞以及所述第二參考胞具有與所述記憶胞相同的結構。
  12. 如申請專利範圍第7項所述之非揮發性記憶體元件，其中所述資料電壓具有高電壓位準或低電壓位準。
  13. 如申請專利範圍第12項所述之非揮發性記憶體元件，其中所述第一參考電壓具有與所述資料電壓相同之電壓位準，且所述第二參考電壓具有與所述資料電壓不同之電壓位準。
  14. 如申請專利範圍第12項所述之非揮發性記憶體元件，其中所述第二參考電壓具有與所述資料電壓相同之電壓位準，且所述第一參考電壓具有與所述資料電壓不同之電壓位準。
  15. 如申請專利範圍第7項所述之非揮發性記憶體元件，其中所述記憶胞為磁性隨機存取記憶體、相變隨機存取記憶體、電阻性隨機存取記憶體或鐵電隨機存取記憶體。
  16. 一種非揮發性記憶體元件，包括：胞陣列，其包含記憶胞、第一參考胞以及第二參考胞，其中所述記憶胞連接至第一位元線，所述第一參考胞 連接至第二位元線且所述第二參考胞連接至第三位元線；以及感測放大器，其經組態以接收自所述第一位元線提供之所述記憶胞的資料電壓、自所述第二位元線提供之所述第一參考胞的第一參考電壓，以及自所述第三位元線提供之所述第二參考胞的第二參考電壓，且回應於所述資料電壓與所述第一參考電壓以及所述第二參考電壓之所述接收，所述感測放大器經組態以確定在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差且將所述電壓位準差經過積分操作、感測操作及放大操作來產生差分輸出信號作為自所述記憶胞讀取的資料輸出。
  17. 如申請專利範圍第16項所述之非揮發性記憶體元件，其中在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的所述電壓位準差是在時間延遲之後確定，所述時間延遲是自藉由控制信號啟用所述感測放大器之第一部分時至所述控制信號之經延遲之版本啟用所述感測放大器的第二部分時量測所得。
  18. 如申請專利範圍第16項所述之非揮發性記憶體元件，其中所述資料電壓是由包含所述記憶胞之資料電壓產生單元產生，所述第一參考電壓是由包含所述第一參考胞之第一參考電壓產生單元產生，且所述第二參考電壓是由包含所述第二參考胞的第二參考電壓產生單元產生，其中所述資料電壓產生單元、所述第一參考電壓產生單元以及所述第二參考電壓產生單元各自具有相同結構。
  19. 一種自旋力矩轉移磁性隨機存取記憶體元件，包括：感測放大器，其具有接收自記憶胞提供之資料電壓的第一節點、接收第一參考電壓之第二節點、接收第二參考電壓之第三節點，以及將信號作為自所述記憶胞讀取之資料而輸出的第四節點，其中所述信號基於在所述資料電壓與所述第一參考電壓以及所述第二參考電壓之間的電壓位準差。
  20. 如申請專利範圍第19項所述自旋力矩轉移磁性隨機存取記憶體元件，其中所述第一參考電壓是自第一參考電壓產生單元提供，且所述第二參考電壓是自第二參考電壓產生單元提供。
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