KR20130046248A - 멀티레벨 셀을 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 - Google Patents

멀티레벨 셀을 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 Download PDF

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황홍선
박철우
강상범
오형록
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Abstract

단위 셀 당 멀티 레벨을 가지는 메모리 셀의 데이터 리드 동작이 수행될 때, 다수의 기준전압들을 이용하는 불휘발성 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 불휘발성 메모리 장치는, 멀티레벨 셀을 포함하는 불휘발성 셀 어레이 및 상기 멀티레벨 셀로부터의 데이터 전압 및 다수의 기준전압들을 수신하고, 각각의 멀티레벨 셀에 대응하여 배치되는 센스앰프 회로부를 포함하며, 상기 센스앰프 회로부는 두 개 이상의 센스앰프 회로를 포함하고 상기 두 개 이상의 센스앰프 회로의 출력 신호를 조합하여 데이터 신호를 발생하는 센스앰프 회로 블록을 구비하는 것을 특징으로 한다.

Description

멀티레벨 셀을 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법{Nonvolatile memory device including Multi level cell and Method for reading data of nonvolatile memory device}
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 자세하게는 멀티레벨(Multi level) 셀의 데이터를 리드하는 불휘발성 메모리 장치 및 그 데이터 리드 방법에 관한 것이다.
정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 및 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 메모리 장치를 포함한다.
반도체 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등의 성능(performance) 향상을 위한 다양한 연구가 시도되고 있다. 메모리 성능 저하의 일예로서, 단위 셀(unit cell) 당 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 리드하는 경우, 각 데이터 값에 대한 데이터 전압의 차이가 작으므로 데이터의 신뢰도가 문제될 수 있다. 또한, 반도체 메모리 장치의 공정 상의 편차(variation)나 반도체 메모리 장치를 동작하기 위한 각종 회로(예컨대, 데이터 기록이나 독출을 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의한 성능 저하의 문제가 발생할 수 있다. 이러한 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 멀티 레벨 셀의 리드 동작시 각종 요인의 편차에 대응하여 데이터의 신뢰성을 확보하는 등 성능을 향상할 수 있는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 멀티 레벨 셀을 포함하는 불휘발성 셀 어레이 및 상기 멀티 레벨 셀로부터의 데이터 전압 및 다수의 기준전압들을 수신하고, 각각의 멀티 레벨 셀에 대응하여 배치되는 센스앰프 회로부를 포함하며, 상기 센스앰프 회로부는 두 개 이상의 센스앰프 회로를 포함하고 상기 두 개 이상의 센스앰프 회로의 출력 신호를 조합하여 데이터 신호를 발생하는 센스앰프 회로 블록을 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치는, 단위 셀 당 복수 비트를 저장하는 다수의 메모리 셀들과 복수 개의 데이터 상태를 각각 저장하는 다수의 기준셀들을 포함하는 불휘발성 셀 어레이 및 상기 불휘발성 셀 어레이에 전기적으로 연결되어 데이터 전압 및 복수의 기준전압들을 수신하고, 각각의 메모리 셀에 대응하여 3 개 이상의 센스앰프 회로들이 배치되는 센스앰프 회로 블록 및 상기 센스앰프 회로들의 출력 신호들을 디코딩하여 데이터 신호를 발생하는 디코더를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 불휘발성 메모리 장치에 따르면, 멀티 레벨 셀을 포함하는 불휘발성 메모리 장치에서 발생할 수 있는 각종 편차(variation)에도 불구하고 데이터의 신뢰성을 향상할 수 있는 효과가 있다.
또한, 멀티 레벨 셀을 포함하는 본 발명의 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법에 따르면, 저장된 데이터의 억세스 타임을 감소시킬 수 있으므로 상기 불휘발성 메모리 장치를 대용량의 정보를 저장하는 용도 이외에 빠른 억세스를 요하는 메모리 용도로 사용될 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 불휘발성 메모리 셀의 일 예로서, STT-MRAM의 구현 예를 나타내는 입체도이다.
도 3은 상기 STT-MRAM의 셀 산포를 나타내는 그래프이다.
도 4는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 불휘발성 메모리 장치의 데이터 패스 회로의 일 구현 예를 나타내는 회로도이다.
도 6은 본 발명의 메모리 장치에 구비되는 기준 패스 회로의 일 구현 예를 나타내는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 나타내는 회로도이다.
도 8a 내지 도 8d는 도 4의 센스앰프 회로 블록에 입력되는 데이터 전압의 예를 나타내는 그래프이다.
도 9는 도 7의 센스앰프 회로부의 일 구현 예를 나타내는 블록도이다.
도 10a 내지 도 10d은 도 9의 제1 내지 제4 센스앰프 회로들의 일 구현 예를 나타내는 회로도 들이다.
도 11a,b은 도 10a의 제1 및 제2 센스앰프를 서로 분리하여 도시한 회로도이다.
도 12는 센스앰프 회로들의 출력 신호에 따른 멀티비트 데이터의 판정 예를 나타내는 테이블이다.
도 13은 도 9의 출력 디코더의 일 구현 예를 나타내는 회로도이다.
도 14 는 도 9의 출력 디코더의 다른 구현 예를 나타내는 회로도이다.
도 15는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 멀티레벨 셀의 데이터 리드 동작에서 데이터 값에 따른 데이터 전압을 나타내는 그래프이다.
도 17은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 18은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
불휘발성 메모리 장치는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 등의 메모리를 포함할 수 있다.
이 중에서, MRAM(Magnetic random access memory)은 메모리 셀에 포함된 MTJ(magnetic tunneling junction) 셀의 저항 변화를 이용하여 데이터를 저장하는 메모리 소자이다. 상기 MTJ 셀의 저항은 자유층(free layer)의 자화 방향에 따라 달라진다. 예컨대, 상기 자유 층의 자화 방향이 고정층(fixed layer)의 자화 방향과 동일하면 상기 MTJ 셀은 낮은 저항 값을 갖고, 반대인 경우에 높은 저항 값을 갖는다. MTJ 셀이 낮은 저항 값을 가지면, 데이터 '0'에 대응되고, 높은 저항 값을 가지면, 데이터 '1'에 대응될 수 있다.
한편, 멀티레벨 셀은 단위 셀(unit cell)당 2 비트 이상의 데이터를 저장하는 메모리 셀로서, 각각의 멀티레벨 셀은 다수 개(예컨대, 3 개 이상)의 데이터 상태들 중 어느 하나로 상태를 갖도록 라이트된다. 예컨대, 하나의 비트의 데이터를 저장하는 두 개 이상의 메모리 셀이 하나의 단위 셀을 구성할 수 있으며, 또는 두 개 이상의 비트의 데이터를 저장하는 하나의 메모리 셀이 하나의 단위 셀을 구성할 수 있다. 예컨대, MRAM의 경우, 두 개 이상의 MTJ 셀이 하나의 단위 셀을 구성하고, 상기 두 개 이상의 MTJ 셀 각각에 대한 자화를 수행함으로써 2 비트 이상의 데이터를 단위 셀에 저장할 수 있다. 이하에서는, 상기 멀티레벨 셀은 전술한 바와 같이 구현 가능한 다양한 형태의 단위 셀을 포함하는 것으로 한다.
최근 메모리의 퍼포먼스 향상을 위하여, 다양한 요인에 기인한 편차(variation)를 극복하는 것이 이슈로 제기되고 있다. 불휘발성 메모리 장치는 메모리 셀의 데이터를 리드하기 위한 리드 회로를 포함하며, 리드 회로는 메모리 셀의 디벨로프 전압을 기준전압과 비교하는 센스앰프 회로를 포함한다. MRAM, PRAM 및 RRAM 등의 불휘발성 메모리 장치에서, 데이터를 저장하는 셀 저항(resistance) 값이나, 전류 소스의 바이어스 전류 값, 및 비트라인 저항 성분 등의 편차가 발생할 수 있으며, 또한 외부에서 인가되는 기준전압 또한 메모리 영역 전체에 걸쳐 글로벌 하게 전달되기 때문에 편차가 발생할 수 있다. 상기 편차들에 따른 성능 저하의 문제가 발생할 수 있으므로, 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(1100A)는, 불휘발성 셀 어레이로서 다수의 메모리 셀(예컨대 MRAM 셀, 111)을 포함하는 메모리 셀 어레이(1110), 메모리 셀 어레이(1110)의 워드라인을 선택하기 위한 로우 디코더(1120), 메모리 셀 어레이(1110)의 비트라인을 선택하기 위한 칼럼 디코더(1130), 프리차지 동작을 수행하는 프리차지 회로부(1140) 및 데이터를 센싱/증폭하는 센스앰프 회로 블록(1150)을 구비할 수 있다.
또한, 불휘발성 메모리 장치(1100A)는 데이터 센싱을 위한 각종 기준전압들(VREFL, VREFLM, VREFHM, VREFH)을 발생하는 기준전압 발생부들(1171, 1172, 1173, 1174)을 구비할 수 있다. 일 예로서, 로우 레벨을 갖는 기준전압(VREFL)을 발생하는 제1 기준전압 발생부(1171), 로우 중간 레벨을 갖는 기준전압(VREFLM)을 발생하는 제2 기준전압 발생부(1172), 하이 중간 레벨을 갖는 기준전압(VREFHM)을 발생하는 제3 기준전압 발생부(1173)와, 하이 레벨을 갖는 기준전압(VREFH)을 발생하는 제4 기준전압 발생부(1174)가 도시된다. 도 1에는 상기 기준전압 발생부들(1171~1174)이 서로 다른 기능블록으로 도시되었으나, 실질적으로 하나의 기능블록에 의하여 다수의 기준전압들이 발생될 수 있다.
메모리 셀 어레이(1110)는 워드라인 및 비트라인의 교차점 영역에 형성되는 다수의 메모리 셀(111)을 포함한다. 메모리 셀(111)은 멀티레벨 셀로 구현되어 단위 셀당 2 비트 이상의 데이터를 저장할 수 있으며, 메모리 셀(111)이 MRAM인 경우 하나의 셀 트랜지스터와 하나 이상의 MTJ 셀을 포함할 수 있다.
한편, 로우 디코더(1120) 및 칼럼 디코더(1130)는 각각 MOS 트랜지스터 기반의 다수의 스위치들을 포함하고, 로우 디코더(1120)는 로우 어드레스(미도시)에 응답하여 워드라인들(WL)을 선택하며, 칼럼 디코더(1130)는 칼럼 어드레스(미도시)에 응답하여 비트라인들(BL)을 선택한다. 프리차지 회로부(1140)는 메모리 셀(111)과 전기적으로 연결된 비트라인(BL)을 소정의 프리차지 레벨로 프리차지하며, 데이터 리드 시 메모리 셀(111)에 저장된 데이터 값에 따라 비트라인(BL)의 전압이 디벨로프 된다. 센스앰프 회로 블록(1150)은 다수 개의 센스앰프 회로들(미도시)을 포함하며, 상기 센스앰프 회로들은 디벨로프 된 데이터 전압(VSA)을 센싱 및 증폭한다.
또한, 비트라인(BL)의 전압 레벨은 프리차지 전압 및 메모리 셀(111)에 저장된 데이터 값에 기반하는 레벨을 가진다. 예를 들면, 메모리 셀(111)의 MTJ 셀은 라이트 된 데이터 값에 따라 상대적으로 큰 저항값이나 작은 저항값을 가지며, 상기 저항값의 변동에 따라 서로 다른 레벨을 갖는 전압이 비트라인(BL)을 통해 데이터 전압으로서 센스앰프 회로 블록(1150)으로 제공된다.
한편, 본 발명의 실시 예에 따르면, 다수의 기준전압들(VREFL, VREFLM, VREFHM, VREFH)이 센스앰프 회로 블록(1150)으로 제공된다. 도 1에서는 제1 내지 제4 기준전압들(VREFL, VREFLM, VREFHM, VREFH)이 불휘발성 메모리 장치(1100A) 내의 제1 내지 제4 기준전압 발생부(1171~1174)에서 각각 생성되는 것으로 도시되었으나, 상기 제1 내지 제4 기준전압들(VREFL, VREFLM, VREFHM, VREFH)은 외부에 있는 컨트롤러(미도시)에서 생성되어 불휘발성 메모리 장치(1100A)로 제공되어도 무방하다. 센스앰프 회로 블록(1150)은 데이터 전압 및 제1 내지 제4 기준전압(VREFL, VREFLM, VREFHM, VREFH)을 수신한다. 일예로서, 센스앰프 회로 블록(1150)내의 각각의 센스앰프 회로는 데이터 전압(VSA)을 수신하고, 또한 제1 내지 제4 기준전압(VREFL, VREFLM, VREFHM, VREFH) 중 적어도 하나를 수신하며, 수신된 신호들을 이용하여 센싱 및 증폭 동작을 수행한다. 단, 기준전압의 개수와 구성은 동일한 목적을 달성하기 위해서, 그 개수와 구성이 다를 수 있다.
도 2는 도 1의 불휘발성 메모리 셀의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타내는 입체도이고, 도 3은 상기 STT-MRAM의 셀 산포를 나타내는 그래프이다. 불휘발성 메모리 장치는 멀티레벨 셀(multi-level cell)을 이용하여 단위 셀(unit cell) 당 2 비트 이상의 데이터를 저장할 수 있다. 상기 단위 셀(unit cell)은 하나의 MTJ 셀이 4 가지의 저항값 중 어느 하나의 저항값을 갖도록 하거나, 또는 두 개의 MTJ 셀이 배치되고 각각의 MTJ 셀이 2 가지의 저항값 중 어느 하나의 저항값을 갖도록 함으로써 구현될 수 있다. 도 2는 그 일예로서, 두 개의 MTJ 셀이 단위 셀(unit cell)에 배치되는 경우를 나타낸다.
도 2를 참조하면, 메모리 셀(111)은 제1 MTJ 셀(10), 제2 MTJ 셀(20) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 셀들(10 및 20)을 통해 비트라인(예컨대, 제1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(SL0)에 연결된다.
제1 MTJ 셀(10)은 제1 고정층(fixed layer, 13), 제1 자유층(free layer, 11) 및 이들 사이에 제1 터널층(12)을 포함한다. 제2 MTJ 셀(20)은 제2 고정층(23), 제2 자유층(21) 및 이들 사이에 제2 터널층(22)을 포함한다. 각 고정층(13 및 23)의 자화 방향은 고정되어 있으며, 자유층(11 및 21)의 자화 방향은 조건에 따라 고정층(13 및 23)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정층(13 및 23)의 자화 방향을 고정시켜 주기 위한 요소, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 각각 더 구비될 수 있다.
도 3을 참조하면, 제1 및 제2 MTJ 셀(10 및 20)을 포함하는 메모리 셀(111)의 셀 산포 그래프이다. 상기 메모리 셀(111)은 멀티 레벨 셀(MLC, Multi-level cell)이며, 단위 셀 당 2 비트의 데이터가 저장되는 경우, 상기 메모리 셀(111)은 '00', '01', '10', 11'의 데이터 값을 저장할 수 있다. 각 MTJ 셀의 저항 값은 제 1 및 제 2 자유층(11 및 21)의 자화 방향에 따라 달라진다. 또한, 제1 MTJ 셀(10)과 제2 MTJ 셀(20)의 저항값에 따라 메모리 셀(111)에 저장된 데이터 값이 달라진다.
예를 들어, 제1 자유층(11)의 자화 방향이 제1 고정층(13)의 자화 방향과 동일하고, 제2 자유층(21)의 자화 방향이 제2 고정층(23)의 자화 방향과 동일하면, 메모리 셀(111)은 제1 저항 산포(RLow)를 가지므로 데이터 '00'에 대응될 수 있다. 다른 예로, 제1 자유층(11)의 자화 방향이 제1 고정층(13)의 자화 방향과 동일하고, 제2 자유층(21)의 자화 방향이 제2 고정층(23)의 자화 방향과 역방향이면, 상기 메모리 셀(111)은 제2 저항 산포(RLowM)를 가지므로 데이터 '01'에 대응될 수 있다. 또 다른 예로, 제1 자유층(11)의 자화 방향이 제1 고정층(13)의 자화 방향과 역방향이고, 제2 자유층(21)의 자화 방향이 제2 고정층(23)의 자화 방향과 동일하면, 상기 메모리 셀(111)은 제3 저항 산포(RHighM)를 가지므로 데이터 '10'에 대응될 수 있다. 다른 예로, 제1 자유층(11)의 자화 방향이 제1 고정층(13)의 자화 방향과 역방향이고, 제2 자유층(21)의 자화 방향도 제2 고정층(23)의 자화 방향에 역방향이면, 상기 메모리 셀(111)은 제4 저항 산포(RHigh)를 가지므로 데이터 '11'에 대응될 수 있다.
도면에서는 MTJ 셀들(10 및 20)의 자유층(11 및 21)과 고정층(13 및 23)을 수평 자기 소자로 도시하였으나, 다른 실시 예로 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.
상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL0) 방향으로 리드 전류를 인가하여, 메모리 셀(111)에 기록된 데이터를 판별할 수 있다. 이 때, 리드 전류의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 상기 리드 전류에 의해 자유층들(11, 21)의 자화 방향이 변화되지 않는다.
상기 스핀 전달 토크(spin transfer torque)에 의해 데이터가 기록되는 STT-MRAM의 경우 데이터를 판별하기 위한 기준 전압과 메모리 셀 데이터 전압의 차이가 100mV~200mV정도로 굉장히 작은 값이며, 다양한 요인으로 인해 MTJ 셀의 저항 값의 지속적으로 변할 수 있다. 더욱이 멀티 레벨 셀을 구현하기 위해서는 데이터 값을 나타내는 저항의 작은 산포 조절 및 미세한 값을 센싱하기 위한 기술이 필수적이다. 또한, 가능하다면 TMR(Tunneling Magneto resistanc) 비율을 높여서 MTJ 셀의 저항값이 차이가 크게 할수록, 멀티 레벨 셀을 가지는 STT-MRAM 구현에 용이하다.
도 4는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 도 4는 불휘발성 메모리 장치의 일 예로서 MRAM 장치의 다른 구현 예를 나타내는 블록도이며, 도 5는 도 4의 불휘발성 메모리 장치의 데이터 리드 회로의 일 구현 예를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 불휘발성 메모리 장치(1100B)는 데이터를 저장하는 메모리 셀 어레이(1110)와 워드라인을 선택하기 위한 로우 디코더(1120) 및 비트라인을 선택하기 위한 칼럼 디코더(1130)를 포함한다. 또한, 상기 불휘발성 메모리 장치(1100B)는 비트라인(BL)을 소정의 레벨로 프리차지하기 위한 프리차지 회로부(1140), 데이터를 센싱/증폭하는 센스앰프 회로 블록(1150)을 더 구비한다. 메모리 셀 어레이(1110)는 데이터를 저장하는 다수의 메모리 셀(예컨대 MRAM 셀, 111)을 포함한다.
도 4에 도시된 불휘발성 메모리 장치(1100B)는, 데이터를 리드하기 위한 기준전압들(예컨대, 제1 내지 제4 기준전압, VREFL, VREFLM, VREFHM VREFH)을 기준 셀로부터 생성한다. 이를 위하여, 상기 불휘발성 메모리 장치(1100B)의 불휘발성 셀 어레이는, 메모리 셀 어레이(1110) 이외에 기준 셀 어레이(1180)를 더 구비하며, 기준 셀 어레이(1180)는 다수의 데이터 상태에 해당하는 저항값들을 갖는 기준 셀들을 포함할 수 있다. 예컨대, 4 개의 기준전압들을 이용하여 데이터를 센싱하는 경우, 기준 셀 어레이(1180)는 제1 내지 제4 기준전압(VREFL~VREFH)을 제공하는 다수 개의 기준 셀들(reference cell, 1181~1184)을 포함한다. 데이터를 저장하는 셀 어레이(1110)의 메모리 셀(111)과 기준 셀 어레이(1180)의 기준 셀들(1181~1184)은 동일한 셀 구조를 가질 수 있다.
기준 셀 어레이(1180)의 기준 셀들(1181~1184)에 대해서는 '00', '01', '10' 및 '11' 중 어느 하나에 해당하는 데이터가 저장될 수 있다. 기준 셀들(1181~1184)에 대한 라이트 동작은 최초 1 회 수행될 수 있다. 기준 셀 어레이(1180)의 제1 기준 셀(1181)에는 '00'의 데이터가 라이트 되고, 제 2 기준 셀(1182)에는 '01'의 데이터가 라이트 되고, 제 3 기준 셀(1183)에는 '10'의 데이터가 라이트 되고, 제 4 기준 셀(1184)에는 '11'의 데이트가 라이트 된다. 기준 셀 어레이(1180)는 워드라인들의 적어도 일부에 대응하여 제1 기준 셀(1181) 내지 제4 기준 셀(1184)이 배치될 수 있으며, 또는 모든 워드라인들 각각에 대하여 제1 기준 셀(1181) 내지 제4 기준 셀(1184)이 배치될 수 있다. 이에 따라, 셀 어레이(1110)에 대한 리드 동작 시, 기준 셀 어레이(1180)의 제1 내지 제4 기준 셀(1181~1184)에 기록된 정보가 함께 리드된다.
전술한 도 1 및 도 4의 불휘발성 메모리 장치(1100A, 1100B)는 각각 데이터 리드 회로를 포함한다. 데이터 리드 회로는 리드 패스(read path) 상에 배치되어 메모리 셀(111)의 리드 동작에 관여하는 회로들을 포함하는 개념으로 정의될 수 있다. 예컨대, 데이터 리드 회로는, 도 1이나 도 4에 도시된 구성들 중 적어도 일부, 그리고 상기 도 1이나 도 4에 도시되지 않은 다른 구성들을 포함할 수 있다. 또한, 도 4에서는 기준전압들(VREFL~VREFH)이 기준 셀들(1181~1184)로부터 발생되므로, 상기 기준 셀들(1181~1184)을 리드하기 위한 회로들이 데이터 리드 회로에 더 포함된다. 설명의 편의상, 메모리 셀(111)을 리드하는 회로를 데이터 패스 회로, 기준 셀들(1181~1184)을 리드하는 회로를 기준 패스 회로로 지칭한다. 상기 기준 패스 회로는 데이터 패스 회로와 동일 또는 유사하게 구현될 수 있다.
도 4의 실시예에서, 상기 기준 셀 어레이(1180)에 대응하여 기준 패스 회로가 추가로 배치되며, 상기 기준 패스 회로에 대한 프리차지 동작 및 선택 동작은 셀 어레이(1110)에 대응하는 데이터 패스 회로와 동일 또는 유사하게 수행된다. 데이터 리드 시, 칼럼 디코더(1130)는 제1 기준 셀(1181) 내지 제4 기준 셀(1184)에 연결된 비트라인(BL)을 선택한다. 제1 기준 셀(1181) 내지 제4 기준 셀(1184)에 각각 연결된 비트라인(BL)의 전압들이 디벨로프되며, 디벨로프 된 전압들은 각각 제1 내지 제4 기준전압(VREFL~VREFH)으로서 센스앰프 회로 블록(1150)으로 제공된다. 센스앰프 회로 블록(1150)은 다수 개의 센스앰프 회로들(미도시)을 구비하며, 데이터 전압(VSA)과 함께 상기 제1 내지 제4 기준전압들(VREFL~VREFH)을 수신한다.
도 5는 도 4의 불휘발성 메모리 장치의 데이터 패스 회로의 일 구현 예를 나타내는 회로도이다. 데이터 패스 회로(1500)는, 메모리 셀(111)에 저장된 데이터에 따른 데이터 전압(VSA)을 발생한다. 또한, 도 5에는 어느 하나의 메모리 셀(111)의 데이터를 리드하기 위한 데이터 패스 회로(1500)가 도시가 도시되었으나, 다수의 메모리 셀들의 데이터를 병렬하게 리드하기 위한 다수의 데이터 패스 회로들이 불휘발성 메모리 장치 내에 구비될 수 있다.
도 4 및 도 5을 참조하여, 상기 데이터 패스 회로(1500)의 구체적인 구성 및 동작을 설명하면 다음과 같다. 도 5에 도시된 바와 같이, 데이터 패스 회로(1500)는 메모리 셀(111)에 전기적으로 연결되는 비트라인 선택회로(1131), 클램핑 회로(1191), 전류 공급 회로(1161) 및 프리차지 회로(1141) 등을 포함할 수 있다. 한편, 도 4에서 설명된 비트라인(BL)은 메모리 셀(111)로부터 센스앰프 회로 블록(1150) 사이의 신호 전달을 위한 라인을 통칭한 개념으로서, 상기 비트라인(BL)은 메모리 셀(111)과 비트라인 선택회로(1131) 사이의 로컬 비트라인(LBL), 비트라인 선택회로(1131)과 클램핑 회로(1191) 사이의 글로벌 비트라인(GBL), 및 클램핑 회로(1191)와 센스앰프 회로 블록(1150) 사이의 데이터 센싱 라인(DSL)을 포함하는 개념으로 정의될 수 있다. 이하에서는, 상기 정의된 로컬 비트라인(LBL), 글로벌 비트라인(GBL) 및 데이터 센싱 라인(DSL)을 이용하여 데이터 패스 회로(1500)의 동작을 설명한다.
메모리 셀(111)은 멀티레벨 셀로서, 각 로컬 비트라인(LBL)에 연결된다. 비트라인 선택 회로(1131)는 칼럼 어드레스(미도시)의 디코딩 결과에 응답하여 온/오프가 제어되는 회로로서, 도 4의 컬럼 디코더(1130)에 포함될 수 있다. 데이터 센싱 라인(DSL)의 전압을 클램핑 하기 위한 클램핑 회로(1191) 또한 리드 패스(read path) 각각에 대응하여 배치될 수 있으며, 데이터 센싱 라인(DSL)을 프리차지 하기 위한 프리차지 회로(1141)와 전류를 제공하는 전류 공급 회로(1161)가 데이터 센싱 라인(DSL)에 대응하여 배치될 수 있다. 상기 프리차지 회로(1141)는 도 4의 프리차지 회로부(1140)에 포함될 수 있다.
도 5에 도시된 데이터 패스 회로(1500)의 리드 동작은 다음과 같다. 메모리 셀(111)에 대응하는 데이터 센싱 라인(DSL)이 프리차지 회로(1141)에 의해 소정의 레벨로 각각 프리차지 된다. 외부 커맨드/어드레스에 의해, 비트라인 선택회로(1131)가 메모리 셀(111)의 데이터를 리드하기 위한 로컬 비트라인(LBL)을 선택한다. 선택된 메모리 셀(111)에 저장된 데이터에 따른 데이터 전압(VSA)이 데이터 센싱 라인(DSL)을 통하여 센스앰프 회로 블록(1150)으로 제공된다. 전류 공급 회로(1161)은 일정한 레벨을 갖는 전류를 데이터 센싱 라인(DSL)에 제공하고, 클램핑 회로(1191)는 게이트에 인가되는 클램핑 전압(VCMP)에 따라 온/오프 제어되며, 데이터 센싱 라인(DSL)에 디벨로프되는 전압의 간격을 조절할 수 있다.
도 6은 본 발명의 불휘발성 메모리 장치에 구비되는 기준 패스 회로의 일 구현 예를 나타내는 회로도이다. 기준 패스 회로(1600)는, 기준 셀을 리드하여 기준전압을 발생하며, 그 일예로서 도 6에는 제1 기준 셀(1181)을 리드하여 제1 기준전압(VREFL)을 발생하는 제1 기준 패스 회로(1600)가 도시된다.
도 6을 참조하면, 제1 기준 패스 회로(1600)에는 도 5의 데이터 패스 회로(1500)에 구비되는 각종 회로들이 동일하게 배치될 수 있다. 또한 기준 셀 리드 동작도 메모리 셀 리드 동작과 마찬가지로, 데이터 센싱 라인(DSL)이 프리차지 된 후에 기준 셀(1181)의 저항 값에 따라 데이터 센싱 라인(DSL)의 전압이 디벨로프되고, 디벨로프된 전압은 기준전압(VREFL)으로서 도 4의 센스앰프 회로 블록(1150)으로 제공된다. 예컨대, 도 6에 도시된 바와 같이, 제1 기준 패스 회로(1600)는 제1 기준 셀(1181)에 연결된 비트라인 선택 회로(1132), 클램핑 회로(1192), 프리차지 회로(1142) 및 전류 공급 회로(1162)을 포함할 수 있다. 제1 기준 셀(1181)은 데이터 '00'이 라이트 되어 있어 MTJ 셀이 낮은 저항 값을 가지며, 제1 기준 셀 리드 동작을 하면, 제1 기준 셀(1181)에 의하여 제1 기준전압(VREFL)이 생성된다.
도 6에는 미도시 되었지만, 제2 기준전압(VREFLM)을 발생하는 제2 기준 패스(VREFLM path) 회로, 제3 기준전압(VREFL)을 발생하는 제3 기준 패스(VREFHM path) 회로 및 제4 기준전압(VREFHM)을 발생하는 제4 기준 패스(VREFL path) 회로 또한 제1 기준 패스(VREFL path) 회로에 구비되는 회로들을 동일하게 포함할 수 있다. 기준 셀들은 한번의 라이트 동작 이후에는 항상 리드 동작만 수행되거나, 또는 소정의 시간 간격에 따라 주기적으로 데이터가 라이트되도록 할 수 있다. 각 비트라인에 연결된 기준 셀들의 MTJ 셀의 저항 값에 따라 리드 동작 시에 각각 다른 기준전압들이 생성된다.
도 7은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 데이터 리드동작의 일예를 나타내는 회로도이다. 설명의 편의상, 데이터 패스 회로나 기준 패스 회로에 구비되는 각종 회로들은 그 도시를 생략한다.
도 4 내지 도 7을 참조하면, 데이터 패스 회로 및 기준 패스 회로에 의해 생성된 데이터 전압(VSA) 및 기준전압들(VREFL~VREFH)은 센스앰프 회로 블록(1150)으로 제공된다. 센스앰프 회로 블록(1150)은 다수의 센스앰프 회로부들을 포함하며, 예컨대 각각의 센스앰프 회로부(1151)는 어느 하나의 데이터 패스 회로에 대응하여 배치될 수 있다. 또한, 도시되지는 않았으나 다른 센스앰프 회로부들 각각은 다른 데이터 패스 회로에 각각에 대응하여 배치되며, 상기 기준전압들(VREFL~VREFH)은 다수의 센스앰프 회로부들에 공통하게 제공될 수 있다.
센스앰프 회로부(1151)는 데이터 센싱 라인(DSL)의 데이터 전압(VSA)을 센싱 및 증폭하기 위한 것으로서 도 4의 센스앰프 회로 블록(1150)에 포함된다. 센스프 회로부(1151)의 출력은 소정의 래치 회로(미도시)에 의해 래치되어 리드 데이터로부터 외부로 제공될 수 있다.
본 발명의 실시 예에 따르면, 데이터 센싱 라인(DSL)에 인가된 데이터 전압(VSA)과 기준전압들(VREFL~VREFH)을 이용하여 센싱/증폭 동작을 수행할 수 있다. 제1 내지 제4 기준전압(VREFL, VREFLM, VREFHM, VREFH)은 기준 셀들(1181~1184)에 저장된 데이터 값에 따라 디벨로프되는 전압을 가질 수 있으며, 데이터 전압(VSA)이 디벨로프 됨에 따라 데이터 전압(VSA)과 제1 내지 제4 기준 전압(VREFL, VREFLM, VREFHM, VREFH)사이에서 전압 레벨의 차이가 발생한다. 예컨대, 메모리 셀(111)에 '00'에 해당하는 데이터가 라이트된 경우, 데이터 전압(VSA)과 제1 기준전압(VREFL)은 동일한 전압레벨을 가지며, 데이터 전압(VSA)과 제2 내지 제4 기준전압(VREFLM, VREFHM, VREFH) 사이에 레벨 차이가 발생한다.
센스앰프 회로부(1151)는 데이터 전압(VSA)과 제1 내지 제4 기준전압들(VREFL, VREFLM, VREFHM, VREFH)의 레벨을 비교하여, 전압 레벨 차이를 증폭함에 의하여 출력 신호를 발생하고, 상기 출력 신호에 대한 디코딩 동작을 수행함으로써 멀티비트 데이터(LSB, MSB)를 발생한다. 상기 출력 신호를 발생하는 동작은, 데이터 전압(VSA)과 제1 내지 제4 기준전압(VREFL, VREFLM, VREFHM, VREFH)의 레벨 차이에 대응하는 차동 신호를 발생하는 동작과, 상기 발생된 차동 신호를 센싱 및 증폭하는 동작을 포함할 수 있다. 또한, 상기 차동 신호를 발생하는 동작은 커패시터(미도시)를 이용한 적분(integrating) 회로에 의해 수행될 수 있으며, 데이터 전압(VSA)과 제1 내지 제4 기준전압(VREFL, VREFLM, VREFHM, VREFH)의 전압 차이를 상기 커패시터에 누적하는 동작이 수행될 수 있다.
또한, 센스앰프 회로부(1151)는 하나의 데이터 패스 회로에 대응하여 복수 개의 센스앰프 회로들(미도시)을 포함할 수 있으며, 또한 상기 복수 개의 센스앰프 회로들의 출력 신호들을 조합하여 멀티비트 데이터(LSB, MSB)를 발생하기 위한 디코더(미도시)를 포함할 수 있다. 상기 제1 내지 제4 기준전압(VREFL~VREFH)은 각각 하나 이상의 기준전압을 포함하는 적어도 두 개의 기준전압 조합들로 구분될 수 있으며, 각각의 기준전압 조합이 센스앰프 회로들 각각으로 제공된다. 센스앰프 회로들 각각은 데이터 전압(VSA)과 하나의 기준전압 조합을 수신하고, 수신된 신호들의 레벨 차이에 따른 출력 신호를 발생한다. 전술한 디코더(미도시)가 센스앰프 회로부(1151) 내에 구비되는 것으로 설명되었으나, 디코더는 센스앰프 회로부(1151) 외부에 배치되는 별도의 디코더 회로블록(미도시)에 포함되는 것으로 설명되어도 무방하다.
도 8a 내지 도 8d는 도 4의 센스앰프 회로 블록에 입력되는 데이터 전압의 예를 나타내는 그래프이다. 단위 셀에 2 비트의 데이터가 저장되는 경우, 상기 단위 셀에 연결된 데이터 센싱 라인(DSL)을 통해 전달되는 데이터 전압(VSA)은 4 개의 레벨 상태 중 어느 하나를 갖는다. 또한, 다수 개의 기준전압들이 단위 셀에 저장된 데이터를 리드하기 위해 이용된다. 예컨대 4 개의 기준전압들(VREFL, VREFLM, VREFHM, VREFH)이 이용될 수 있다.
상기 기준전압들(VREFL~VREFH)은 전술한 실시 예들에서와 유사하게 4 가지 데이터 상태 각각을 저장하는 기준 셀들로부터 생성될 수 있다. 또는, 상기 기준전압들(VREFL~VREFH)은 외부로부터의 전압을 이용하여 불휘발성 메모리 장치 내에서 생성되거나, 또는 외부로부터 직접 제공되는 DC 전압일 수도 있다. 도 8a 내지 8d은, 기준전압들(VREFL~VREFH)이 기준 셀들로부터 생성되는 경우를 나타낸다.
도 4 및 도 8a 내지 8d를 참조하면, 상기 그래프들은 멀티레벨 셀(MLC)의 리드 동작 시에 발생할 수 있는 데이터 전압(VSA)의 종류들과 기준전압들을 함께 도시하였다. 즉, 메모리 셀(111)에 저장된 데이터에 따라, 데이터 전압(VSA)은 제1 내지 제4 기준전압들(VREFL, VREFLM, VREFHM, VREFH) 중 어느 하나와 대략 동일한 레벨을 가지며, 나머지 전압들과는 서로 다른 레벨을 갖는다. 예컨대, 메모리 셀(111)에 '00' 데이터가 저장되어 있으면 도 8a와 같이 데이터 전압(VSA)은 제1 기준전압(VREFL)과 같은 전압 레벨로 디벨로프 되고, 메모리 셀(111)에 '01' 데이터가 저장되어 있으면 도 8b와 같이 데이터 전압(VSA)은 제2 기준전압(VREFLM)과 같은 전압 레벨로 디벨로프 된다. 또한, 메모리 셀(111)에 '10' 데이터가 저장되어 있으면 도 8c와 같이 데이터 전압(VSA)은 제3 기준전압(VREFHM)과 같은 전압 레벨로 디벨로프 되고, 메모리 셀(111)에 '11' 데이터가 저장되어 있으면 도 8d와 같이 데이터 전압(VSA)은 제4 기준전압(VREFH)과 같은 전압 레벨로 디벨로프 될 수 있다. 이때, 데이터 센싱 라인(DSL)을 프리차지 하기 위한 프리차지 전압(VINTLP)을 기준으로 제1 기준전압(VREFL)과 제4 기준전압(VREFH)이 대칭되게 디벨로프되며, 제2 기준전압(VREFLM)과 제3 기준전압(VREFHM)이 대칭되게 디벨로프된다.
도 9는 도 7의 센스앰프 회로부의 일 구현 예를 나타내는 블록도이다. 또한, 도 10 및 도 11은 상기 센스앰프 회로부에 포함된 센스앰프 회로의 일 구현 예를 나타내는 회로도이다.
도 9를 참조하면, 센스앰프 회로부(1151)는 하나의 데이터 센싱 라인에 대응하여 복수의 센스앰프 회로들을 포함하며, 예컨대 제1 내지 제4 센스앰프 회로(810, 820, 830, 840) 및 출력 디코더(850)를 포함할 수 있다. 제1 내지 제4 센스앰프 회로(810~840) 각각은 메모리 셀(111)에 저장된 데이터에 따른 데이터 전압(VSA)을 공통하게 수신하며, 또한 다수의 기준전압 조합들 중 어느 하나의 조합의 기준전압을 수신한다. 예컨대, 제1 내지 제4 기준전압들(VREFL, VREFLM, VREFHM, VREFH)은 4 개의 조합으로 구분될 수 있으며, 각각의 조합의 기준전압이 제1 내지 제4 센스앰프 회로들(810~840) 각각으로 제공된다. 제1 내지 제4 센스 앰프 회로들(810~840) 각각은 입력된 전압들을 이용한 센싱/증폭 동작을 수행하여 출력 신호를 발생한다. 일 예로서 제1 센스앰프 회로(810)는 데이터 전압(VSA), 제1 및 제4 기준 전압(VREFL, VREFH)을 이용한 센싱/증폭 동작을 수행함으로써 제1 출력 신호(VOUT)를 발생한다.
이와 같은 방법으로, 제2 센스 앰프 회로(820)는 데이터 전압(VSA), 제2 및 제3 기준 전압(VREFLM, VREFHM)을 수신하고 제2 출력 신호(VOUTM)를 발생한다. 또한, 제3 센스 앰프 회로(830)는 데이터 전압(VSA), 제1 및 제2 기준 전압(VREFL, VREFLM)을 수신하고 제3 출력 신호(VOUTLM)를 발생한다. 또한, 제4 센스앰프 회로(840)는 데이터 전압(VSA), 제3 및 제4 기준 전압(VREFHM, VREFH)을 수신하고 제4 출력 신호(VOUTHM)를 발생한다.
각 센스앰프 회로(810~840)에서 발생된 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)은 출력 디코더(850)로 제공된다. 출력 디코더(850)는 수신된 출력 신호들을 디코딩 처리하여 멀티레벨 셀(MLC)의 MSB(Most Significant Bit)와 LSB(Least Significant Bit) 데이터를 출력한다.
도 9에서는, 단위 셀 당 2 비트의 데이터가 저장된 멀티레벨 셀을 리드하기 위한 회로의 일 구현예가 도시되었으나, 본 발명은 이에 국한될 필요는 없다. 일 예로서, 하나의 단위 셀에 대응하여 다른 개수의 센스앰프 회로들이 배치될 수 있으며, 또한 각각의 센스앰프 회로로 제공되는 기준전압들(VREFH, VREFL, VREFHM, VREFLM)의 조합은 달리 정의될 수 있다. 또한, 단위 셀 당 3 비트 이상의 데이터가 저장될 수 있으며, 이 경우 더 많은 수의 기준전압들이 기준 셀들로부터 발생되거나 외부로부터 제공될 수 있다.
도 10a 내지 도 10d는 도 9의 제1 내지 제4 센스앰프 회로들의 일 구현 예를 나타내는 회로도이다. 도 10a는 제1 센스앰프 회로(810)의 일 구현 예를 나타내며, 도 10b는 제2 센스앰프 회로(820)의 일 구현 예를 나타낸다. 또한, 도 10c는 제3 센스앰프 회로(830)의 일 구현 예를 나타내며, 도 10d는 제4 센스앰프 회로(840)의 일 구현 예를 나타낸다. 각 센스앰프 회로의 구성은 동일하지만, 도 9에서와 같이, 입력되는 기준전압과 발생되는 출력 전압이 각각 다르다.
도 10a 내지 도 10d에 도시된 바와 같이, 제1 내지 제4 센스앰프 회로(810~840)은 서로 다른 조합의 기준전압을 수신한다. 또한, 각각의 센스앰프 회로는 하나 이상의 센스앰프를 포함하며, 도 10a 내지 도 10d에는 각각의 센스앰프 회로가 두 개의 센스앰프를 포함하는 예가 도시된다. 일예로서, 도 10a에 도시된 바와 같이, 제1 센스앰프 회로(810)는 데이터 전압(VSA), 제1 및 제4 기준전압(VREFL, VREFH)을 수신하고, 데이터 전압(VSA)과 두 개의 기준전압(VREFL, VREFH) 사이의 레벨 차이에 따른 차동 출력 신호(VOUT, VOUTb)를 발생하고 차동 출력단을 통해 출력하는 제1 센스앰프와, 상기 차동 출력 신호(VOUT, VOUTb)를 센싱 및 증폭하는 제2 센스앰프를 포함할 수 있다. 제2 센스앰프의 출력은 풀 디지털 전압(full digital voltage) 레벨을 갖는 신호로서, 상기 제2 센스앰프의 출력은 제1 센스앰프 회로(810)의 출력 신호(VOUT)로서 도 9의 출력 디코더(850)로 제공될 수 있다.
도 11a,b은 도 10a의 제1 센스앰프 회로의 제1 및 제2 센스앰프를 서로 분리하여 도시한 회로도이다. 도 10a 및 도 11a,b을 참조하여, 상기 제1 센스앰프 회로(810)의 구성 및 동작을 설명하면 다음과 같다.
센스앰프 회로(810)는 제1 및 제2 센스앰프(2100, 2200)와 딜레이부(2300)를 구비할 수 있다. 제1 센스앰프(2100)는 메모리 셀에 저장된 데이터 값에 따른 데이터 전압(VSA)을 수신하는 제1 입력부(2110), 제1 및 제4 기준전압(VREFL, VREFH)을 수신하는 제2 입력부(2120) 및 제1 센스앰프(2100)를 바이어싱 하기 위한 바이어스부(2130)를 구비할 수 있다. 또한, 제1 센스앰프(2100)는 데이터 전압(VSA)과 제1 및 제4 기준전압(VREFL, VREFH)의 차동 증폭 신호를 저장하는 하나 이상의 커패시터들(2141, 2142) 및 차동 출력단을 소정의 레벨로 프리차지하기 위한 프리차지부(2150)를 더 구비할 수 있다.
제1 입력부(2110)는 데이터 전압(VSA)을 수신하는 복수 개의 입력 단자를 구비한다. 일 예로서, 제1 입력부(2110)는 스택 구조의 2개의 MOS 트랜지스터들을 포함하며, 데이터 전압(VSA)은 2개의 MOS 트랜지스터들의 게이트로 제공된다. 또한, 제2 입력부(2120)는 제1 기준전압(VREFL)과 제4 기준전압(VREFH)을 수신하는 복수 개의 입력 단자를 구비하며, 일 예로서, 제1 기준 전압(VREFL)과 제4 기준전압(VREFH)은 제2 입력부(2120)의 2 개의 MOS 트랜지스터들의 게이트로 각각 제공된다. 제1 커패시터(2141)는 제1 차동 출력단을 통해 제1 입력부(2110)와 연결되며, 제2 커패시터(2142)는 제2 차동 출력단을 통해 제2 입력부(2120)와 연결된다.
리드 동작을 수행하기 전에, 제어신호(Ctrl)에 응답하여 제1 센스앰프(2100)의 프리차지부(2150)가 활성화되며, 제1 센스앰프(2100)의 차동 출력단이 소정의 프리차지 전압으로 프리차지 된다. 이후, 제1 및 제2 입력부(2110, 2120)로 제공되는 데이터 전압(VSA)과 제1 기준전압(VREFL)의 레벨 차이 또는 데이터 전압(VSA)과 제4 기준전압(VREFH)의 레벨 차이에 따라 차동 출력단에 인가되는 전압의 레벨이 변동된다. 변동된 전압은 제1 및 제2 커패시터(2141, 2142)에 저장된다.
일 예로서, 제1 기준전압(VREFL) 및 제4 기준전압(VREFH)이 기준 셀 어레이로부터 발생되고 메모리 셀의 데이터가 '00'에 해당하는 값을 갖는 경우, 데이터 전압(VSA)과 제1 기준전압(VREFL)은 실질적으로 동일한 레벨을 가지며, 이에 따라 데이터 전압(VSA)과 제4 기준전압(VREFH)의 레벨 차이에 기반하여 적분 동작이 수행된다. 상기 적분 결과에 따라 차동 출력 신호(VOUT, VOUTb) 사이의 전압 차가 점차 증가한다.
제2 센스앰프(2200)는 제1 센스앰프(2100)의 프리차지부(2150)가 인에이블 된 시점 이후 소정의 지연시간 후에 인에이블 된다. 일 예로서, 프리차치부(2150)로 제공되는 제어신호(Ctrl)는 딜레이부(2300)를 거쳐 제2 센스앰프(2200)의 바이어스부(2220)로 제공된다. 즉, 제1 센스앰프(2100)의 적분 동작을 위한 시간을 확보하기 위하여 제2 센스앰프(2200)의 인에이블 시점을 조절한다(또는, 차동 출력 신호(VOUT, VOUTb)의 센싱 시점을 조절한다). 제1 센스앰프(2100)의 출력으로서 차동 출력 신호(VOUT, VOUTb)가 충분히 디벨로프되면 제2 센스앰프(2200)가 인에이블되며, 제 2 센스앰프(2200)는 상기 차동 출력 신호(VOUT, VOUTb)를 센싱, 증폭하여 증폭된 차동 출력 신호(VOUT, VOUTb)를 발생한다.
도 11a,b의 예에서는 다수의 인버터를 이용하여 딜레이부(2300)를 구현하고, 제1 센스앰프(2100)의 프리차지부(2150)를 제어하는 제어신호(Ctrl)를 지연하여 센싱 시점을 조절하는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 일 예로서, 제1 센스앰프(2100)의 프리차지부(2150) 및 제2 센스앰프(2200)의 바이어스부(2220)는 별도의 제어신호에 의해 제어될 수 있으며, 각각의 제어 신호의 활성화 타이밍을 조절하는 경우 상기 딜레이부(2300)는 생략될 수 있다. 또한, 입력 신호를 센싱/증폭하는 제1 및 제2 센스앰프(2100, 2200)의 경우, 그 전압 이득은 제1 및 제2 센스 앰프(2100, 2200)를 구성하는 MOS 트랜지스터 등의 소자 특성에 따라 변동될 수 있다. 증폭 동작의 전압 이득을 조절함으로써 제1 및 제2 센스앰프(2100, 2200)의 출력 파형을 변동 할 수도 있을 것이다.
도 12는 센스앰프 회로들의 출력 신호에 따른 멀티비트 데이터의 판정 예를 나타내는 테이블이다. 도 8 내지 도 12를 참조하면, 멀티레벨 셀에 저장된 데이터 값에 따라 데이터 전압(VSA)이 다르게 디벨로프되며, 센스앰프 회로부(1151)의 각 센스앰프 회로(810, 820, 830, 840)에서 출력되는 출력 신호도 달라진다.
일 예로서, 멀티레벨 셀에 데이터 '00'이 저장되어 있을 때, 상기 멀티레벨 셀에 의해 발생되는 데이터 전압(VSA)은 제1 기준 전압(VREFL)과 동일하다. 따라서, 제1 센스앰프 회로는(810)는 데이터 전압(VSA)과 제4 기준 전압(VREFH) 사이의 레벨 차이를 센싱 및 증폭하여 로직 로우 레벨(L)을 갖는 제1 출력 신호(VOUT)를 출력한다. 제2 센스앰프 회로는(820)는 데이터 전압(VSA)과 제2 및 제3 기준 전압(VREFLM, VREFHM) 사이의 레벨 차이를 센싱 및 증폭하여 로직 로우 레벨(L)을 갖는 제2 출력 신호(VOUTM)를 출력한다. 또한 제3 센스앰프 회로는(830)는 데이터 전압(VSA)과 제2 기준 전압(VREFLM) 사이의 레벨 차이를 센싱 및 증폭하여 로직 로우 레벨(L)을 갖는 제 3 출력 신호(VOUTLM)를 출력한다. 또한 제4 센스앰프 회로는(840)는 데이터 전압(VSA)과 제3 및 제4 기준 전압(VREFHM, VREFH) 사이의 레벨 차이를 센싱 및 증폭하여 로직 로우 레벨(L)을 갖는 제4 출력 신호(VOUTHM)를 출력한다.
이와 유사하게, 멀티레벨 셀에 데이터 '01'이 저장되어 있을 때, 상기 멀티레벨 셀에 의해 발생되는 데이터 전압(VSA)은 제2 기준 전압(VREFLM)과 동일하다. 이에 따라, 데이터 전압(VSA)과 제1, 제3 및 제4 기준 전압(VREFL, VREFHM, VREFH) 사이에 레벨 차이가 발생하며, 상기 레벨 차이가 센스앰프 회로들에 의해 센싱 및 증폭된다. 이 경우, 제1 센스앰프 회로는(810)는 로직 로우 레벨(L)을 갖는 제1 출력 신호(VOUT)를 출력하고, 제2 센스앰프 회로는(820)는 로직 로우 레벨(L)을 갖는 제2 출력 신호(VOUTM)를 출력하며, 제3 센스앰프 회로는(830)는 로직 하이 레벨(H)을 갖는 제3 출력 신호(VOUTLM)를 출력한다. 또한, 제4 센스앰프 회로는(840)는 로직 로우 레벨(L)을 갖는 제4 출력 신호(VOUTHM)를 출력한다.
또한, 멀티레벨 셀에 데이터 '10'이 저장되어 있을 때, 상기 멀티레벨 셀에 의해 발생되는 데이터 전압(VSA)은 제3 기준 전압(VREFHM)과 동일하다. 이 경우, 제1, 제2, 제3 센스앰프 회로(810, 820, 830)는 로직 하이 레벨(H)을 갖는 제1 내지 제3 출력 신호(VOUT, VOUTM, VOUTLM)를 각각 출력한다. 반면에, 제4 센스앰프 회로는(840)는 로직 로우 레벨(L)을 갖는 제4 출력 신호(VOUTHM)를 출력한다. 또한, 멀티레벨 셀에 데이터 '11'이 저장되어 있을 때, 상기 멀티레벨 셀에 의해 발생되는 데이터 전압(VSA)은 제4 기준 전압(VREFH)과 동일하다. 이 경우, 제1 내지 제4 센스 앰프 회로(810, 820, 830, 840)는 모두 로직 하이 레벨(H)을 갖는 제1 내지 제4 출력 신호(VOUT, VOUTM, VOUTLM, VOUTHM)를 출력한다.
도 13은 도 9의 출력 디코더의 일 구현 예를 나타내는 회로도이다. 출력 디코더(850A)는 배타적 논리합을 수행하기 위한 제1 XOR 게이트(851) 및 제2 XOR 게이트(852)를 포함할 수 있다. 도 9 내지 도 13을 참조하면, 센스앰프 회로부(1151)는 제1 내지 제4 센스앰프 회로(810, 820, 830, 840) 외에도 각 센스앰프 회로에서 생성된 출력 신호를 디코딩하기 위한 출력 디코더(850A)를 더 포함한다. 출력 디코더(850A)는 제1 출력 신호(VOUT), 제2 출력 신호(VOUTM), 제3 출력 신호(VOUTLM) 및 제4 출력 신호(VOUTHM)을 수신하고, 상기 출력 신호들을 디코딩하여 멀티레벨 셀에 저장된 멀티비트 데이터를 출력한다. 예컨대, 멀티레벨 셀에 2 비트의 데이터가 저장된 경우, 출력 디코더(850)는 2 비트의 데이터(MSB, LSB)를 출력한다.
이 때, 도 12에 도시된 테이블을 참조하면, 제1 데이터(MSB)의 값은 제1 출력 신호(VOUT)의 레벨에 상응하는 값을 갖는다. 즉, 제1 출력 신호(VOUT)가 로직 로우 레벨(L)을 가지면, 멀티레벨 셀에 저장된 제1 데이터(MSB)는 로직 로우 값(0)을 가지며, 제1 출력 신호(VOUT)가 로직 하이 레벨(H)를 가지면, 제1 데이터(MSB)도 로직 하이 값(1)을 가진다.
반면에, 제2 데이터(LSB)의 값은 다른 출력 신호들의 레벨에 따라 서로 다른 값을 갖는다. 예컨대, 제2 데이터(LSB)의 값은 제2 내지 제4 출력 신호(VOUTM, VOUTLM, VOUTHM)를 연산하여 판별될 수 있으며, 일예로서, 제2 데이터(LSB)의 값을 판별하기 위하여 배타적 논리합(XOR) 연산이 이용될 수 있다. 이를 위하여, 출력 디코더(850A)는 제1 및 제2 XOR 게이트(851, 852)를 포함할 수 있으며, 제1 XOR 게이트(851)는 제3 출력신호(VOUTLM)와 제4 출력신호(VOUTHM)를 수신하고 두 신호의 배타적 논리합을 출력한다. 제2 XOR 게이트(852)는 제1 XOR 게이트(851)에서 출력된 신호와 제2 출력신호(VOUTM)를 수신하고, 두 신호의 배타적 논리합 결과를 제2 데이터(LSB)로서 출력한다.
도 12 내지 도 13을 참고하면, 제3 출력 신호(VOUTLM)와 제4 출력 신호(VOUTHM)의 배타적 논리합(XOR)이 로직 로우 '0' 값을 가지면, 제2 데이터(LSB)의 값은 제1 출력 신호(VOUT)의 레벨에 상응하는 값을 가지며, 제3 출력신호(VOUTLM)와 제4 출력신호(VOUTHM)의 배타적 논리합(XOR)이 로직 하이 '1' 값을 가지면 제2 데이터(LSB)의 값은 제 1 출력 신호(VOUT)의 반대 레벨에 상응하는 값을 가진다.
도 13에서 설명된 출력 디코더(850A)의 구성은 하나의 예를 제시한 것에 불과하며, 상기 언급된 논리 게이트들의 개수의 구성은 동일한 목적을 달성하기 위해서 다른 구성을 취할 수 있고, 반도체 메모리 장치의 타이밍 특성에 의해서도 일부 변경될 수 있음은 당업자에게 있어서 자명하다.
도 14는 도 9의 출력 디코더의 다른 구현 예를 나타내는 회로도이다. 도 14의 데이터 디코더(850B)는 제1 출력 신호(VOUT), 제3 출력 신호(VOUTLM) 및 제4 출력 신호(VOUTHM)를 수신하고, 상기 출력신호들을 디코딩하여 멀티레벨 셀에 저장된 멀티비트 데이터를 출력한다. 제1 XOR 게이트(853)는 제3 출력 신호(VOUTLM)와 제4 출력 신호(VOUTHM)를 수신하고 두 신호의 배타적 논리합을 출력한다. 또한, 도 12의 출력 테이블에서 제1 출력 신호(VOUT)와 제2 출력 신호(VOUTM)가 동일하므로, 제2 출력 신호(VOUTM) 대신에 제1 출력 신호(VOUT)가 제2 XOR 게이트(854)로 제공될 수 있다. 제2 XOR 게이트(854)는 제1 XOR 게이트(851)에서 출력된 신호와 제1 출력 신호(VOUTM)를 수신하고, 두 신호의 배타적 논리합 결과를 제2 데이터(LSB)로서 출력한다.
도 15는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 설명의 편의상, 상기 도 15에는 데이터 리드 동작을 위한 센스앰프 회로 블록 및 디코더 블록 만이 도시된다.
불휘발성 메모리 장치(2000)는 멀티레벨 셀을 포함하는 셀 어레이(미도시)의 데이터를 리드하기 위하여 센스앰프 회로 블록(2100) 및 디코더 블록(2200)을 구비한다. 센스앰프 회로 블록(2100)은 다수의 센스앰프 회로부(2110, 2120, 2130,,,)를 포함하며, 각각의 센스앰프 회로부(2110, 2120, 2130,,,)는 데이터 패스 회로에 대응하여 배치될 수 있다. 일예로서, n 개의 데이터 패스 회로에 대응하여 n 개의 센스앰프 회로부(2110, 2120, 2130,,,)가 구비될 수 있으며, 센스앰프 회로부(2110, 2120, 2130,,,) 각각은 다수의 센스앰프 회로를 포함할 수 있다.
도 15에 도시된 실시예에서와 같이, 디코더 블록(2200)은 센스앰프 회로 블록(2100)의 외부에 배치되는 구성일 수 있으며, 디코더 블록(2200)은 센스앰프 회로부(2110, 2120, 2130,,,)에 대응하여 다수의 출력 디코더(2210, 2220, 2230,,,)를 포함할 수 있다. 또한, 출력 디코더(2210, 2220, 2230,,,) 각각은 멀티비트의 데이터를 생성하기 위하여 다수의 비트 생성부를 포함할 수 있으며, 예컨대 도 15에 도시된 바와 같이 멀티레벨 셀이 2 비트의 데이터를 저장하는 경우 제1 출력 디코더(2210)는 LSB 생성부(2211) 및 MSB 생성부(2212)를 포함할 수 있다. LSB 생성부(2211)와 MSB 생성부(2212)는 서로 연산 결과 및/또는 중간 연산 결과를 송수신할 수 있다.
전술한 실시예들에서와 같이 멀티레벨 셀을 리드하기 위하여 다수 개의 기준전압들(VREF)이 이용되며, 상기 기준전압들(VREF)은 센스앰프 회로부(2110, 2120, 2130,,,)에 공통하게 제공된다. 또한, 상기 기준전압들(VREF)은 다수 개의 기준전압 조합들로 구분될 수 있으며, 예컨대 센스앰프 회로부(2110, 2120, 2130,,,) 각각이 4 개의 센스앰프 회로를 포함하는 경우, 상기 기준전압들(VREF)은 4 개의 기준전압 조합들(Ref_comb1~ Ref_comb4)로 구분될 수 있다.
센스앰프 회로들은 데이터 전압(VSA)과 기준전압 조합들(Ref_comb1~ Ref_comb4)을 이용하여 센싱 및 증폭 동작을 수행하고 이에 따른 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)을 발생한다. 또한, LSB 생성부(2211) 및 MSB 생성부(2212)는 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)을 디코딩하여 LSB 데이터 및 MSB 데이터를 각각 출력한다.
기준전압들(VREF)은 다양한 형태로 조합이 가능하며, 일예로서 도 12에 도시된 테이블과 서로 다른 방식에 따라서도 조합이 가능하다. 이 경우, 센스앰프 회로들이 출력하는 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)의 레벨은 다른 값을 가질 수 있다.
출력 디코더(2210, 2220, 2230,,,)의 회로는 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)의 레벨 특성을 고려하여 설계될 수 있다. 즉, 출력 신호들(VOUT, VOUTM, VOUTLM, VOUTHM)의 레벨 특성에 따라 멀티비트 데이터의 판정 방식이 달라질 수 있으며, 상기 판정 방식에 따라 LSB 생성부(2211) 및 MSB 생성부(2212)는 도 13 및 도 14와 달리 설계될 수 있다.
도 16은 본 발명의 일 실시예에 따른 멀티레벨 셀의 리드 동작에서 데이터 값에 따른 데이터 전압을 나타내는 그래프이다. 도 16을 참고하면, 4 번의 연속 리드 동작 동안에 기준 셀들이 같이 리드되면서, 제1 기준 전압(VREFL), 제2 기준전압(VREFLM), 제3 기준전압(VREFHM) 및 제4 기준전압(VREFH)이 항상 발생됨을 알 수 있다. 또한, 데이터 값은 각각에 저장된 저항값에 따라 변화한다. 멀티 레벨 셀을 가지는 불휘발성 메모리 장치에서 데이터를 리드할 때 디벨로프 되는 데이터 전압이 기준셀에 의한 기준전압과 동일하게 발생되므로, 데이터 센싱 에러의 발생률을 최소화할 수 있다.
도 17은 본 발명에 따른 불휘발성 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다. 도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7100)에 본 발명의 불휘발성 메모리 장치(7111)가 장착될 수 있다. 상기 컴퓨터 시스템(7100)은 시스템 버스(7160)에 전기적으로 연결되는 불휘발성 메모리 시스템(7110), 모뎀(7120), 중앙 처리장치(7150), RAM(7140) 및 유저 인터페이스(7130)를 구비할 수 있다.
불휘발성 메모리 시스템(7110)에는 중앙 처리장치(7150)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 불휘발성 메모리 시스템(7110)은 메모리 콘트롤러(7112)와 플래시(Flash) 메모리나, MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리 장치(7111)를 포함할 수 있다. 그 일예로서, 도 17에는 불휘발성 메모리 장치(7111)가 MRAM인 예가 도시된다. 또한, 불휘발성 메모리 장치(7111)이나 RAM(7140) 중 적어도 하나는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(7100)에 요구되는 대용량의 데이터를 저장하기 위한 메모리나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 메모리 등에 본 발명의 실시 예에 따른 불휘발성 메모리 장치(7111)가 적용될 수 있다. 도 16에는 도시되지 않았으나, 상기 정보 처리 시스템(8300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 18은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다. 도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7200)에 본 발명의 불휘발성 메모리 장치(7211)가 장착될 수 있다. 상기 컴퓨터 시스템(7200)은 시스템 버스(7260)에 전기적으로 연결되는 불휘발성 메모리 시스템(7210), 중앙 처리장치(7250) 및 유저 인터페이스(7230)를 구비할 수 있다. 도 18에는 불휘발성 메모리 시스템(7210)으로서 MRAM이 구비된 예가 도시된다.
MRAM은 DRAM의 저비용 및 고용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 최근, STT(Spin Torque Transfer)-MRAM의 리드 액세스 타임(Read Access Time)은 10ns 이내로 감소하고 있다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 앞으로는 MRAM 메모리 장치 하나로 이를 모두 커버할 수 있다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 단순해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 멀티레벨 셀을 포함하는 불휘발성 셀 어레이; 및
    각각의 멀티레벨 셀에 대응하여 배치되는 센스앰프 회로부를 포함하며, 상기 센스앰프 회로부는 상기 멀티레벨 셀로부터의 데이터 전압 및 다수의 기준전압들을 수신하는 두 개 이상의 센스앰프 회로를 포함하고, 상기 두 개 이상의 센스앰프 회로의 출력 신호를 조합하여 데이터 신호를 발생하는 센스앰프 회로 블록을 구비하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 멀티레벨 셀은 저항성 메모리인 STT-MRAM, PRAM, RRAM 및 FRAM 중 어느 하나를 포함하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 센스앰프 회로부는,
    상기 두 개 이상의 센스앰프 회로의 출력 신호를 디코딩하여 상기 데이터 신호를 발생하는 디코더를 더 구비하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 다수의 기준전압들은 적어도 두 개의 기준전압 조합으로 구분되고,
    상기 센스앰프 회로부의 두 개 이상의 센스앰프 회로는 서로 다른 조합의 기준전압을 각각 수신하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 불휘발성 셀 어레이는, 메모리 셀과 다수의 데이터 상태를 저장하는 다수의 기준 셀들을 포함하고,
    상기 다수의 기준전압들은 상기 다수의 기준 셀들로부터 발생되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    전원 전압을 이용하여 상기 다수의 기준전압들을 발생하는 기준전압 발생부를 더 구비하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 센스앰프 회로는,
    제1 입력부를 통해 상기 데이터 전압을 수신하고, 제2 입력부를 통해 적어도 하나의 기준전압을 수신하며, 데이터 리드 동작 시 상기 제1 및 제2 입력부로 제공되는 입력 신호들을 차동 증폭하여 상기 출력 신호를 발생하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 센스앰프 회로는,
    상기 제1 및 제2 입력부로 제공되는 입력 신호들을 차동 증폭하여 차동 신호를 발생하는 제1 센스 앰프; 및
    상기 차동 신호를 센싱 및 증폭하여 상기 출력 신호를 발생하는 제2 센스 앰프를 구비하는 불휘발성 메모리 장치.
  9. 제 6 항에 있어서, 상기 제1 센스 앰프는,
    상기 제1 및 제2 입력부로 제공되는 입력 신호들의 전압 레벨 차이를 적분하는 적분 회로를 포함하는 불휘발성 메모리 장치.
  10. 단위 셀 당 복수 비트를 저장하는 다수의 메모리 셀들과 복수 개의 데이터 상태를 각각 저장하는 다수의 기준셀들을 포함하는 불휘발성 셀 어레이; 및
    상기 불휘발성 셀 어레이에 전기적으로 연결되어 데이터 전압 및 복수의 기준전압들을 각각 수신하는 센스앰프 회로를 포함하고, 상기 센스앰프 회로는 각각의 메모리 셀에 대응하여 3 개 이상 배치되는 센스앰프 회로 블록; 및
    상기 센스앰프 회로들의 출력 신호들을 디코딩하여 데이터 신호를 발생하는디코더를 구비하는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 메모리 셀은 저항성 메모리인 STT-MRAM, PRAM, RRAM 및 FRAM 중 어느 하나를 포함하는 불휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 메모리 셀들 각각은 2 비트의 데이터를 저장하고,
    상기 다수의 기준셀들은, 데이터 리드 동작 시에 제1 기준전압을 제공하는 제1 기준 셀, 제2 기준전압을 제공하는 제2 기준 셀, 제3 기준전압을 제공하는 제3 기준 셀 및 제4 기준전압을 제공하는 제4 기준 셀을 포함하며,
    상기 센스앰프 회로들 각각은, 상기 제1 내지 제4 기준 전압들 중 선택된 적어도 두 개의 기준 전압들을 수신하는 불휘발성 메모리 장치.
  13. 제 12 항에 있어서, 상기 센스앰프 회로 블록은,
    상기 데이터 전압, 상기 제1 기준 전압 및 상기 제4 기준 전압을 수신하고 제1 출력 신호를 발생시키는 제1 센스 앰프 회로;
    상기 데이터 전압, 상기 제2 기준 전압 및 상기 제3 기준 전압을 수신하고 제2 출력 신호를 발생시키는 제2 센스 앰프 회로;
    상기 데이터 전압, 상기 제1 기준 전압 및 상기 제2 기준 전압을 수신하고 제3 출력 신호를 발생시키는 제3 센스 앰프 회로; 및
    상기 데이터 전압, 상기 제3 기준 전압 및 상기 제4 기준 전압을 수신하고 제4 출력 신호를 발생시키는 제4 센스 앰프 회로를 포함하는 불휘발성 메모리 장치.
KR1020110110719A 2011-08-25 2011-10-27 멀티레벨 셀을 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 KR20130046248A (ko)

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