CN110648706B - 三维阻变存储器及其读出电路 - Google Patents

Abstract

本发明公开了一种三维阻变存储器及其读出电路，所述读出电路包括L个读出模块，每个读出模块包括第一灵敏放大单元、第二灵敏放大单元以及比较放大单元；所述第一灵敏放大单元用于对其对应的平面电极的读出电流进行放大，获得第一放大电流；所述第二灵敏放大单元用于对参考电流进行放大，获得第二放大电流；所述比较放大单元用于对所述第一放大电流和所述第二放大电流进行放大并进行比较，根据比较结果获得读出数据。本发明提供的三维阻变存储器及其读出电路，能够避免读出电流的过度衰减，保证读出数据的准确性。

Description

三维阻变存储器及其读出电路

技术领域

本发明涉及存储器技术领域，具体涉及一种三维阻变存储器及其读出电路。

背景技术

随着大数据时代的到来，超高密度、超大容量的非易失性存储技术成为了实现海量信息存储的关键。传统以平面微缩提高存储密度的二维架构已远不能满足数据爆炸式增长对高密度存储器的需求，三维集成已成为未来存储技术发展的主要趋势。在众多的新型不挥发存储器中，阻变存储器(RRAM，Resistive random access memory)由于其结构简单、易于三维堆叠等优势，被认为是最有潜力的新型存储技术之一。

图1是一种三维阻变存储阵列的结构示意图，所述三维阻变存储阵列包括：选通层，所述选通层包括按照行方向排列的M条字线WL、按照列方向排列的N条源线SL以及M行、N列呈阵列排布的场效应晶体管ST，其中，位于同一行的场效应晶体管ST的栅极连接至同一字线WL，位于同一列的场效应晶体管ST的源极连接至同一源线SL，M和N为正整数；设置在所述选通层上方并且平行于所述选通层的L个平面电极HL，L为正整数；M×N个垂直贯穿所述L个平面电极HL的柱状存储结构，所述柱状存储结构包括柱状电极PE和包裹在所述柱状电极PE外壁的存储介质层MO，每个柱状电极的一端对应连接一个场效应晶体管ST的漏极。

传统的平面阻变存储阵列，由于所有存储单元都在同一个平面内，所以阻变存储器的读出电路都比较简单。而图1所示的三维阻变存储阵列，由于存储单元具有多层，导致存储单元的读出信号非常微弱，平面阻变存储器的读出电路已无法适用于图1所示的三维阻变存储阵列。

发明内容

本发明所要解决的技术问题是提供一种三维阻变存储器的读出电路，实现对三维阻变存储器进行读取。

本发明通过下述技术方案实现：

一种三维阻变存储器的读出电路，所述三维阻变存储器包括存储阵列，所述存储阵列包括：

选通层，所述选通层包括按照行方向排列的M条字线、按照列方向排列的N条源线以及M行、N列呈阵列排布的场效应晶体管，其中，位于同一行的场效应晶体管的栅极连接至同一字线，位于同一列的场效应晶体管的源极连接至同一源线，M和N为正整数；

设置在所述选通层上方且平行于所述选通层的L个平面电极，L为正整数；

M×N个垂直贯穿所述L个平面电极的柱状存储结构，所述柱状存储结构包括柱状电极和包裹在所述柱状电极外壁的存储介质层，每个柱状电极的一端对应连接一个场效应晶体管的漏极；

所述读出电路包括L个读出模块，所述L个读出模块与所述L个平面电极一一对应，每个读出模块包括第一灵敏放大单元、第二灵敏放大单元以及比较放大单元；

所述第一灵敏放大单元用于对其对应的平面电极的读出电流进行放大，获得第一放大电流；

所述第二灵敏放大单元用于对参考电流进行放大，获得第二放大电流；

所述比较放大单元用于对所述第一放大电流和所述第二放大电流进行放大并进行比较，根据比较结果获得读出数据。

可选的，所述第一灵敏放大单元包括第一运算放大器和第一NMOS晶体管；

所述第一运算放大器的同相输入端适于接收第一参考电压，所述第一运算放大器的反相输入端连接所述第一NMOS晶体管的源极并适于接收所述读出电流，所述第一运算放大器的输出端连接所述第一NMOS晶体管的栅极，所述第一NMOS晶体管的漏极适于产生所述第一放大电流；

所述第二灵敏放大单元包括第二运算放大器和第二NMOS晶体管；

所述第二运算放大器的同相输入端适于接收第二参考电压，所述第二运算放大器的反相输入端连接所述第二NMOS晶体管的源极并适于接收所述参考电流，所述第二运算放大器的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极适于产生所述第二放大电流。

可选的，第i+1个读出模块中的第一参考电压的电压值大于第i个读出模块中的第一参考电压的电压值，第i+1个读出模块中的第二参考电压的电压值大于第i个读出模块中的第二参考电压的电压值，其中，1≤i＜L且i为整数。

可选的，所述比较放大单元包括位线节点、参考节点、第一预充电单元、第二预充电单元、第一隔离单元、第二隔离单元、第三灵敏放大单元以及比较单元；

所述第一预充电单元用于对所述位线节点进行预充电；

所述第二预充电单元用于对所述参考节点进行预充电；

所述第一隔离单元用于在预充电时隔离所述位线节点和所述第一灵敏放大单元；

所述第二隔离单元用于在预充电时隔离所述参考节点和所述第二灵敏放大单元；

所述第三灵敏放大单元用于在预充电之后对所述位线节点的电压和所述参考节点的电压进行放大；

所述比较单元用于对所述位线节点的电压和所述参考节点的电压进行比较，获得所述比较结果。

可选的，所述第一预充电单元包括第一PMOS晶体管，所述第二预充电单元包括第二PMOS晶体管；

所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极适于接收电源电压，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极适于接收预充电控制信号，所述第一PMOS晶体管的漏极连接所述位线节点，所述第二PMOS晶体管的漏极连接所述参考节点。

可选的，所述第一隔离单元包括第三NMOS晶体管，所述第三NMOS晶体管的栅极适于接收读使能信号，所述第三NMOS晶体管的源极适于接收所述第一放大电流，所述第三NMOS晶体管的漏极连接所述位线节点；

所述第二隔离单元包括第四NMOS晶体管，所述第四NMOS晶体管的栅极适于接收所述读使能信号，所述第四NMOS晶体管的源极适于接收所述第二放大电流，所述第四NMOS晶体管的漏极连接所述参考节点。

可选的，所述比较单元为电压比较器；

所述电压比较器的一个输入端连接所述位线节点，所述电压比较器的另一个输入端连接所述参考节点，所述电压比较器的输出端输出所述读出数据。

可选的，所述第三灵敏放大单元包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管以及第七NMOS晶体管；

所述第三PMOS晶体管的漏极连接所述第三PMOS晶体管的栅极、所述位线节点、所述第五PMOS晶体管的栅极、所述第五PMOS晶体管的漏极、所述第五NMOS晶体管的漏极以及所述第六NMOS晶体管的栅极，所述第三PMOS晶体管的源极、所述第四PMOS晶体管的源极、所述第五PMOS晶体管的源极以及所述第六PMOS晶体管的源极适于接收电源电压；

所述第四PMOS晶体管的漏极连接所述第四PMOS晶体管的栅极、所述参考节点、所述第六PMOS晶体管的栅极、所述第六PMOS晶体管的漏极、所述第六NMOS晶体管的漏极以及所述第五NMOS晶体管的栅极；

所述第七NMOS晶体管的栅极适于接收读使能信号，所述第七NMOS晶体管的漏极连接所述第五NMOS晶体管的源极和所述第六NMOS晶体管的源极，所述第七NMOS晶体管的源极接地。

可选的，所述读出模块还包括用于提供所述参考电流的参考电流提供单元，所述参考电流提供单元包括参考电流源和参考电阻；

所述参考电流源的一端作为所述参考电流提供单元的输出端，所述参考电流源的另一端连接所述参考电阻的一端，所述参考电阻的另一端接地。

基于同样的发明构思，本发明还提供一种三维阻变存储器，包括存储阵列、行译码模块、列译码模块以及层译码模块；所述存储阵列包括：

选通层，所述选通层包括按照行方向排列的M条字线、按照列方向排列的N条源线以及M行、N列呈阵列排布的场效应晶体管，其中，位于同一行的场效应晶体管的栅极连接至同一字线，位于同一列的场效应晶体管的源极连接至同一源线，M和N为正整数；

设置在所述选通层上方并且平行于所述选通层的L个平面电极，L为正整数；

M×N个垂直贯穿所述L个平面电极的柱状存储结构，所述柱状存储结构包括柱状电极和包裹在所述柱状电极外壁的存储介质层，每个柱状电极的一端对应连接一个场效应晶体管的漏极；

所述行译码模块用于向被选中的字线提供第一操作电压，向未被选中的字线提供第二操作电压；

所述列译码模块用于向被选中的源线提供第三操作电压，向未被选中的源线提供第四操作电压；

所述层译码模块用于向被选中的平面电极提供第五操作电压，向未被选中的平面电极提供第六操作电压；

还包括上述三维阻变存储器的读出电路。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明实施例提供的三维阻变存储器的读出电路，通过第一灵敏放大单元对平面电极的读出电流进行放大，通过第二灵敏放大单元对参考电流进行放大，实现读出电流和参考电流的中间放大，并通过比较放大单元对放大后的读出电流和放大后的参考电流进行二次放大，可以避免读出电流的过度衰减，提高读出数据的准确性。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1是本发明实施例涉及的三维阻变存储阵列的结构示意图；

图2是本发明实施例的三维阻变存储器的结构示意图；

图3是本发明实施例的读出模块的电路结构示意图；

图4是本发明实施例的运算放大器的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例

本实施例提供一种三维阻变存储器及其读出电路，图2是所述三维阻变存储器的结构示意图。所述三维阻变存储器包括存储阵列20、行译码模块21、列译码模块22、层译码模块23以及读出电路24。

具体地，所述存储阵列20的结构可参考图1，所述存储阵列20包括：

选通层，所述选通层包括按照行方向排列的M条字线WL、按照列方向排列的N条源线SL以及M行、N列呈阵列排布的场效应晶体管ST，其中，位于同一行的场效应晶体管ST的栅极连接至同一字线WL，位于同一列的场效应晶体管ST的源极连接至同一源线SL，M和N为正整数；

设置在所述选通层上方并且平行于所述选通层的L个平面电极HL，L为正整数；

M×N个垂直贯穿所述L个平面电极HL的柱状存储结构，所述柱状存储结构包括柱状电极PE和包裹在所述柱状电极PE外壁的存储介质层MO，每个柱状电极的一端对应连接一个场效应晶体管ST的漏极。

在本实施例中，所述场效应晶体管ST作为选通开关，所述柱状电极PE相当于阻变存储单元的一个电极，所述平面电极HL相当于阻变存储单元的另一个电极。进一步。所述柱状电极PE的材料可以为TiN、TaN、Pt、Al、重掺杂的多晶Si等导电材料；所述存储介质层MO的材料可以为HfOx、AlOx、TaOx、TiOx等具有稳定阻变存储功能的材料；所述平面电极HL的材料可以为TiN、TaN、Pt、Al、重掺杂的多晶Si等导电材料；所述字线WL和所述源线SL的材料可以为CMOS工艺常用的Al、Pt、TiN、重掺杂的多晶Si等导电材料。

所述行译码模块21用于向被选中的字线提供第一操作电压，向未被选中的字线提供第二操作电压；所述列译码模块22用于向被选中的源线提供第三操作电压，向未被选中的源线提供第四操作电压；所述层译码模块23用于向被选中的平面电极提供第五操作电压，向未被选中的平面电极提供第六操作电压。对所述三维阻变存储阵列20进行操作，包括对被选中的阻变存储单元进行读(READ)操作、置位(SET)操作、复位(RESET)操作以及初始化(FORMING)操作，其中，读操作是读取被选中的阻变存储单元存储的电荷，置位操作是将被选中的阻变存储单元由高阻态转换为低阻态，复位操作是将被选中的阻变存储单元由低阻态转换为高阻态，初始化操作是将所有的阻变存储单元变为高阻态。在对所述三维阻变存储阵列20进行不同的操作时，所述第一操作电压、所述第二操作电压、所述第三操作电压、所述第四操作电压、所述第五操作电压以及所述第六操作电压的电压值也不一样。所述行译码模块21、所述列译码模块22以及所述层译码模块23的具体电路结构并不属于本方案的发明点，可以采用现有的电路结构，本实施例对此不进行过多说明。

所述读出电路24包括L个读出模块25，所述L个读出模块25与所述L个平面电极HL一一对应。图3是所述读出模块25的电路结构示意图，每个读出模块25包括第一灵敏放大单元31、第二灵敏放大单元32以及比较放大单元。

具体地，所述第一灵敏放大单元31用于对其对应的平面电极HL的读出电流进行放大，获得第一放大电流。在对所述三维阻变存储阵列20进行读操作时，被选中的平面电极通过所述层译码模块23与对应的第一灵敏放大单元31连接，将读出电流提供给对应的第一灵敏放大单元31。本实施例提供所述第一灵敏放大单元31的一种具体电路结构，所述第一灵敏放大单元31包括第一运算放大器A1和第一NMOS晶体管N1。所述第一运算放大器A1的同相输入端适于接收第一参考电压Vref1，所述第一运算放大器A1的反相输入端连接所述第一NMOS晶体管N1的源极并适于接收所述读出电流Id，所述第一运算放大器A1的输出端连接所述第一NMOS晶体管N1的栅极，所述第一NMOS晶体管N1的漏极适于产生所述第一放大电流。

通过在所述第一参考电压Vref1和所述第一NMOS晶体管N1之间加入所述第一运算放大器A1，并通过负反馈的方式将所述第一NMOS晶体管N1的源极与所述第一运算放大器A1相连，使得所述第一NMOS晶体管N1的漏极电压变化对所述第一NMOS晶体管N1的源极电压的影响降低，使得输出电阻的电流更加稳定，形成稳定的低压差线性稳压器，保持所述第一NMOS晶体管N1的源极电压与所述第一参考电压Vref1近似相等，对所述第一NMOS晶体管N1的源极连接的存储单元进行稳定的读取。

继续参考图3，所述第二灵敏放大单元32用于对参考电流进行放大，获得第二放大电流。本实施例提供所述第二灵敏放大单元32的一种具体电路结构，所述第二灵敏放大单元32包括第二运算放大器A2和第二NMOS晶体管N2；所述第二运算放大器A2的同相输入端适于接收第二参考电压Vref2，所述第二运算放大器A2的反相输入端连接所述第二NMOS晶体管N2的源极并适于接收所述参考电流，所述第二运算放大器A2的输出端连接所述第二NMOS晶体管N2的栅极，所述第二NMOS晶体管N2的漏极适于产生所述第二放大电流。所述第二灵敏放大单元32的工作原理与所述第一灵敏放大单元31的工作原理类似，在此不再赘述。

所述比较放大单元用于对所述第一放大电流和所述第二放大电流进行放大并进行比较，根据比较结果获得读出数据。在所述第一放大电流大于所述第二放大电流时，表明所述读出电流大于所述参考电流，被读的存储单元存储的为二进制数据“1”，反之被读的存储单元存储的为二进制数据“0”。本实施例提供所述比较放大单元的一种具体电路结构，所述比较放大单元包括位线节点VD、参考节点VF、第一预充电单元331、第二预充电单元332、第一隔离单元333、第二隔离单元334、第三灵敏放大单元335以及比较单元336。

具体地，所述第一预充电单元331用于对所述位线节点VD进行预充电，所述第二预充电单元332用于对所述参考节点VF进行预充电。在本实施例中，所述第一预充电单元331包括第一PMOS晶体管P1，所述第二预充电单元332包括第二PMOS晶体管P2。所述第一PMOS晶体管P1的源极和所述第二PMOS晶体管P2的源极适于接收电源电压VDD，所述第一PMOS晶体管P1的栅极和所述第二PMOS晶体管P2的栅极适于接收预充电控制信号PRE，所述第一PMOS晶体管P1的漏极连接所述位线节点VD，所述第二PMOS晶体管P2的漏极连接所述参考节点VF。

所述第一隔离单元333用于在预充电时隔离所述位线节点VD和所述第一灵敏放大单元31，所述第二隔离单元334用于在预充电时隔离所述参考节点VF和所述第二灵敏放大单元32。在本实施例中，所述第一隔离单元333包括第三NMOS晶体管N3，所述第三NMOS晶体管N3的栅极适于接收读使能信号Ren，所述第三NMOS晶体管N3的源极适于接收所述第一放大电流，所述第三NMOS晶体管N3的漏极连接所述位线节点VD。所述第二隔离单元334包括第四NMOS晶体管N4，所述第四NMOS晶体管N4的栅极适于接收所述读使能信号Ren，所述第四NMOS晶体管N4的源极适于接收所述第二放大电流，所述第四NMOS晶体管N4的漏极连接所述参考节点VF。

所述第三灵敏放大单元335用于在预充电之后对所述位线节点VD的电压和所述参考节点VF的电压进行放大。在本实施例中，所述第三灵敏放大单元335为锁存式灵敏放大器，所述第三灵敏放大单元335包括第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、第五NMOS晶体管N5、第六NMOS晶体管N6以及第七NMOS晶体管N7。

所述第三PMOS晶体管P3的漏极连接所述第三PMOS晶体管P3的栅极、所述位线节点VD、所述第五PMOS晶体管P5的栅极、所述第五PMOS晶体管P5的漏极、所述第五NMOS晶体管N5的漏极以及所述第六NMOS晶体管N6的栅极，所述第三PMOS晶体管P3的源极、所述第四PMOS晶体管P4的源极、所述第五PMOS晶体管P5的源极以及所述第六PMOS晶体管P6的源极适于接收电源电压VDD。

所述第四PMOS晶体管P4的漏极连接所述第四PMOS晶体管P4的栅极、所述参考节点VF、所述第六PMOS晶体管P6的栅极、所述第六PMOS晶体管P6的漏极、所述第六NMOS晶体管N6的漏极以及所述第五NMOS晶体管N5的栅极。

所述第七NMOS晶体管N7的栅极适于接收读使能信号Ren，所述第七NMOS晶体管N7的漏极连接所述第五NMOS晶体管N5的源极和所述第六NMOS晶体管N6的源极，所述第七NMOS晶体管N7的源极接地。

所述比较单元336用于对所述位线节点VD的电压和所述参考节点VF的电压进行比较，获得所述比较结果。在本实施例中，所述比较单元336为电压比较器Comp。所述电压比较器Comp的一个输入端连接所述位线节点VD，所述电压比较器Comp的另一个输入端连接所述参考节点VF，所述电压比较器Comp的输出端输出所述读出数据Dout。

进行读取操作时，首先由所述预充电控制信号PRE控制所述第一PMOS晶体管P1和所述第一PMOS晶体管P2导通，由所述读使能信号Ren控制所述第三NMOS晶体管N3和所述第四NMOS晶体管N4端开，将所述位线节点VD和所述参考节点VF充电至高电平；然后由所述预充电控制信号PRE控制所述第一PMOS晶体管P1和所述第一PMOS晶体管P2断开，由所述读使能信号Ren控制所述第三NMOS晶体管N3和所述第四NMOS晶体管N4导通，所述第三灵敏放大单元335开始工作，使所述位线节点VD和所述参考节点VF放电，将所述读出电流Id读到所述位线节点VD，将所述参考电流读到所述位线节点VF。

在一种可选实现方式中，所述读出模块25还包括用于提供所述参考电流的参考电流提供单元34，所述参考电流提供单元34包括参考电流源Iref和参考电阻Rref。所述参考电流源Iref的一端作为所述参考电流提供单元34的输出端，所述参考电流源Iref的另一端连接所述参考电阻Rref的一端，所述参考电阻Rref的另一端接地。

随着层结构的增加，存储单元的线电阻越大，存储单元的读出电流越小。也就是说，从第i+1层平面电极读出的读出电流小于从第i层平面电极读出的读出电流，第i+1层平面电极位于第i层平面电极之上，1≤i＜L且i为整数。为了提高读出数据的准确性，在一种可选实现方式中，第i+1个读出模块25中的第一参考电压Vref1的电压值大于第i个读出模块25中的第一参考电压Vref1的电压值，第i+1个读出模块25中的第二参考电压Vref2的电压值大于第i个读出模块25中的第二参考电压Vref2的电压值。通过将第i+1个读出模块25中的第一参考电压Vref1的电压值设置为大于第i个读出模块25中的第一参考电压Vref1的电压值，将第i+1个读出模块25中的第二参考电压Vref2的电压值设置为大于第i个读出模块25中的第二参考电压Vref2的电压值，可以根据读出电流的大小对读出电流进行不同倍数的放大：读出电流越小，所述第一参考电压Vref1和所述第二参考电压Vref2设置得越大，被放大得越大。即根据从每个平面电极读出的读出电流的特点进行放大，保证了读出数据的准确性。需要说明的是，每个读出模块25中的第一参考电压Vref1的电压值和第二参考电压Vref2的电压值，根据每层对应的存储单元的线电阻和所述参考电流确定，本实施例对此不进行限定。

在一种可选实现方式中，所述第一运算放大器A1和所述第二运算放大器A2的具体电路可以如图4所示，包括第七PMOS晶体管P7、第八PMOS晶体管P8、第九PMOS晶体管P9、第十PMOS晶体管P10、第十一PMOS晶体管P11、第十二PMOS晶体管P12、第十三PMOS晶体管P13、第十四PMOS晶体管P14、第十五PMOS晶体管P15、第十六PMOS晶体管P16、第八NMOS晶体管N8、第九NMOS晶体管N9、第十NMOS晶体管N10、第十一NMOS晶体管N11、第十二NMOS晶体管N12、第十三NMOS晶体管N13以及第十四NMOS晶体管N14。

所述第七PMOS晶体管P7的栅极作为同相输入端Vp，所述第七PMOS晶体管P7的源极连接所述第八PMOS晶体管P8的源极和所述第九PMOS晶体管P9的漏极，所述第七PMOS晶体管P7的漏极连接所述第十NMOS晶体管N10的源极和所述第十一NMOS晶体管N11的漏极；

所述第八PMOS晶体管P8的栅极作为反相输入端Vn，所述第八PMOS晶体管P8的漏极连接所述第八NMOS晶体管N8的源极和所述第九NMOS晶体管N9的漏极；

所述第九PMOS晶体管P9的栅极连接所述第十五PMOS晶体管P15的漏极、所述第十四PMOS晶体管P14的栅极、所述第十四PMOS晶体管P14的漏极、所述第十三PMOS晶体管P13的栅极以及所述第十三NMOS晶体管N13的漏极，所述第九PMOS晶体管P9的源极、所述第十PMOS晶体管P10的源极、所述第十一PMOS晶体管P11的源极、所述第十二PMOS晶体管P12的源极、所述第十三PMOS晶体管P13的源极、所述第十四PMOS晶体管P14的源极、所述第十五PMOS晶体管P15的源极以及所述第十六PMOS晶体管P16的源极适于接收电源电压VDD；

所述第十PMOS晶体管P10的栅极连接所述第十一PMOS晶体管P11的栅极、所述第十一PMOS晶体管P11的漏极、所述第十二PMOS晶体管P12的漏极以及所述第十NMOS晶体管N10的漏极，所述第十PMOS晶体管P10的漏极连接所述第八NMOS晶体管N8的漏极并作为输出端Vout；

所述第十二PMOS晶体管P12的栅极、所述第十五PMOS晶体管P15的栅极以及所述第十六PMOS晶体管P16的栅极适于接收读使能信号Ren；

所述第十三PMOS晶体管P13的漏极连接所述第十二NMOS晶体管N12的漏极、所述第十二NMOS晶体管N12的栅极、所述第八NMOS晶体管N8的栅极以及所述第十NMOS晶体管N10的栅极；

所述第十六PMOS晶体管P16的漏极连接所述第十四NMOS晶体管N14的漏极、所述第十四NMOS晶体管N14的栅极、所述第十三NMOS晶体管N13的栅极、所述第九NMOS晶体管N9的栅极以及所述第十一NMOS晶体管N11的栅极；

所述第九NMOS晶体管N9的源极、所述第十一NMOS晶体管N11的源极、所述第十二NMOS晶体管N12的源极、所述第十三NMOS晶体管N13的源极以及所述第十四NMOS晶体管N14的源极接地。

在本实施例中，所述第七PMOS晶体管P7和所述第八PMOS晶体管P8为差分输入晶体管，为差分输入跨导级，将差分输入电压转换为差分电流；所述第九PMOS晶体管P9提供恒定偏置电流；所述第十二PMOS晶体管P12是控制放大器通断的开关；所述第十PMOS晶体管P10和所述第十一PMOS晶体管P11是电流镜结构；所述第八NMOS晶体管N8、所述第九NMOS晶体管N9、所述第十NMOS晶体管N10以及所述第十一NMOS晶体管N11为共源共栅晶体管，提高放大器的增益，将差分电流转换成差分电压；所述第十三PMOS晶体管P13、所述第十四PMOS晶体管P14、所述第十五PMOS晶体管P15、所述第十六PMOS晶体管P16、所述第十二NMOS晶体管N12、所述第十三NMOS晶体管N13以及所述第十四NMOS晶体管N14为偏置电路提供稳定的工作电压。

图4所示的放大器为差分输入单端输出，它在相同性能条件下功耗为单端放大器的两倍，差分的输入端有利于抑制共模信号的扰动，增加电路的共模抑制比。并且，其输入共模电压范围比较大，适用于施加不同的参考电压，来减少线电阻带来的影响。输入共模电压和输出共模电压可以相等，意味着输入和输出可以短接，就可以形成一个闭环的负反馈结构，从而作为一个单位增益的缓冲器来使用。

本实施例提供的三维阻变存储器的读出电路，通过所述第一灵敏放大单元31对平面电极的读出电流进行放大，通过所述第二灵敏放大单元32对参考电流进行放大，实现读出电流和参考电流的中间放大，并通过所述比较放大单元对放大后的读出电流和放大后的参考电流进行二次放大，可以避免读出电流的过度衰减，提高读出数据的准确性。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种三维阻变存储器的读出电路，所述三维阻变存储器包括存储阵列，所述存储阵列包括：

选通层，所述选通层包括按照行方向排列的M条字线、按照列方向排列的N条源线以及M行、N列呈阵列排布的场效应晶体管，其中，位于同一行的场效应晶体管的栅极连接至同一字线，位于同一列的场效应晶体管的源极连接至同一源线，M和N为正整数；

设置在所述选通层上方且平行于所述选通层的L个平面电极，L为正整数；

M×N个垂直贯穿所述L个平面电极的柱状存储结构，所述柱状存储结构包括柱状电极和包裹在所述柱状电极外壁的存储介质层，每个柱状电极的一端对应连接一个场效应晶体管的漏极；

其特征在于，所述读出电路包括L个读出模块，所述L个读出模块与所述L个平面电极一一对应，每个读出模块包括第一灵敏放大单元、第二灵敏放大单元以及比较放大单元；

所述第一灵敏放大单元用于对其对应的平面电极的读出电流进行放大，获得第一放大电流；

所述第二灵敏放大单元用于对参考电流进行放大，获得第二放大电流；

所述比较放大单元用于对所述第一放大电流和所述第二放大电流进行放大并进行比较，根据比较结果获得读出数据；

所述比较放大单元包括位线节点、参考节点、第一预充电单元、第二预充电单元、第一隔离单元、第二隔离单元、第三灵敏放大单元以及比较单元；

所述第一预充电单元用于对所述位线节点进行预充电；

所述第二预充电单元用于对所述参考节点进行预充电；

所述第一隔离单元用于在预充电时隔离所述位线节点和所述第一灵敏放大单元；

所述第二隔离单元用于在预充电时隔离所述参考节点和所述第二灵敏放大单元；

所述第三灵敏放大单元用于在预充电之后对所述位线节点的电压和所述参考节点的电压进行放大；

所述比较单元用于对所述位线节点的电压和所述参考节点的电压进行比较，获得所述比较结果。

2.根据权利要求1所述的三维阻变存储器的读出电路，其特征在于，所述第一灵敏放大单元包括第一运算放大器和第一NMOS晶体管；

所述第一运算放大器的同相输入端适于接收第一参考电压，所述第一运算放大器的反相输入端连接所述第一NMOS晶体管的源极并适于接收所述读出电流，所述第一运算放大器的输出端连接所述第一NMOS晶体管的栅极，所述第一NMOS晶体管的漏极适于产生所述第一放大电流；

所述第二灵敏放大单元包括第二运算放大器和第二NMOS晶体管；

所述第二运算放大器的同相输入端适于接收第二参考电压，所述第二运算放大器的反相输入端连接所述第二NMOS晶体管的源极并适于接收所述参考电流，所述第二运算放大器的输出端连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极适于产生所述第二放大电流。

3.根据权利要求2所述的三维阻变存储器的读出电路，其特征在于，第i+1个读出模块中的第一参考电压的电压值大于第i个读出模块中的第一参考电压的电压值，第i+1个读出模块中的第二参考电压的电压值大于第i个读出模块中的第二参考电压的电压值，其中，1≤i＜L且i为整数。

4.根据权利要求1所述的三维阻变存储器的读出电路，其特征在于，所述第一预充电单元包括第一PMOS晶体管，所述第二预充电单元包括第二PMOS晶体管；

所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极适于接收电源电压，所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的栅极适于接收预充电控制信号，所述第一PMOS晶体管的漏极连接所述位线节点，所述第二PMOS晶体管的漏极连接所述参考节点。

5.根据权利要求1所述的三维阻变存储器的读出电路，其特征在于，所述第一隔离单元包括第三NMOS晶体管，所述第三NMOS晶体管的栅极适于接收读使能信号，所述第三NMOS晶体管的源极适于接收所述第一放大电流，所述第三NMOS晶体管的漏极连接所述位线节点；

所述第二隔离单元包括第四NMOS晶体管，所述第四NMOS晶体管的栅极适于接收所述读使能信号，所述第四NMOS晶体管的源极适于接收所述第二放大电流，所述第四NMOS晶体管的漏极连接所述参考节点。

6.根据权利要求1所述的三维阻变存储器的读出电路，其特征在于，所述比较单元为电压比较器；

所述电压比较器的一个输入端连接所述位线节点，所述电压比较器的另一个输入端连接所述参考节点，所述电压比较器的输出端输出所述读出数据。

7.根据权利要求1所述的三维阻变存储器的读出电路，其特征在于，所述第三灵敏放大单元包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管以及第七NMOS晶体管；

所述第三PMOS晶体管的漏极连接所述第三PMOS晶体管的栅极、所述位线节点、所述第五PMOS晶体管的栅极、所述第五PMOS晶体管的漏极、所述第五NMOS晶体管的漏极以及所述第六NMOS晶体管的栅极，所述第三PMOS晶体管的源极、所述第四PMOS晶体管的源极、所述第五PMOS晶体管的源极以及所述第六PMOS晶体管的源极适于接收电源电压；

所述第四PMOS晶体管的漏极连接所述第四PMOS晶体管的栅极、所述参考节点、所述第六PMOS晶体管的栅极、所述第六PMOS晶体管的漏极、所述第六NMOS晶体管的漏极以及所述第五NMOS晶体管的栅极；

所述第七NMOS晶体管的栅极适于接收读使能信号，所述第七NMOS晶体管的漏极连接所述第五NMOS晶体管的源极和所述第六NMOS晶体管的源极，所述第七NMOS晶体管的源极接地。

8.根据权利要求1至7任一项所述的三维阻变存储器的读出电路，其特征在于，所述读出模块还包括用于提供所述参考电流的参考电流提供单元，所述参考电流提供单元包括参考电流源和参考电阻；

所述参考电流源的一端作为所述参考电流提供单元的输出端，所述参考电流源的另一端连接所述参考电阻的一端，所述参考电阻的另一端接地。

9.一种三维阻变存储器，包括存储阵列、行译码模块、列译码模块以及层译码模块；所述存储阵列包括：

选通层，所述选通层包括按照行方向排列的M条字线、按照列方向排列的N条源线以及M行、N列呈阵列排布的场效应晶体管，其中，位于同一行的场效应晶体管的栅极连接至同一字线，位于同一列的场效应晶体管的源极连接至同一源线，M和N为正整数；

设置在所述选通层上方并且平行于所述选通层的L个平面电极，L为正整数；

M×N个垂直贯穿所述L个平面电极的柱状存储结构，所述柱状存储结构包括柱状电极和包裹在所述柱状电极外壁的存储介质层，每个柱状电极的一端对应连接一个场效应晶体管的漏极；

所述行译码模块用于向被选中的字线提供第一操作电压，向未被选中的字线提供第二操作电压；

所述列译码模块用于向被选中的源线提供第三操作电压，向未被选中的源线提供第四操作电压；

所述层译码模块用于向被选中的平面电极提供第五操作电压，向未被选中的平面电极提供第六操作电压；

其特征在于，还包括权利要求1至8任一项所述的三维阻变存储器的读出电路。

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