CN1717741B - 用于至少具有两个不同电阻状态的存储器的读出放大器 - Google Patents

用于至少具有两个不同电阻状态的存储器的读出放大器 Download PDF

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Abstract

在存储器中(10)，读出系统(14)用一个数据(54)和两个参考(64，75)输入检测位状态，从而读出被选存储位单元(77)和中点参考电导之间的电导差。参考电导等于高电导状态存储单元(78)和低电导状态存储单元(79)的平均电导。数据输入(54)连接到被选存储位单元(77)。两个参考输入分别连接到高电导和低电导存储状态的存储单元。读出放大器使用电流偏置或电压偏置，在位单元上加载预定电压范围内的读出电压。通过本电路设计平衡连接到读出放大器互补输出的电容。在某种形式下，两个参考输入在内部相连。若干增益级(90，150，110，130)之一对读出放大器的输出进行放大而不会注入寄生误差。

Description

用于至少具有两个不同电阻状态的存储器的读出放大器
技术领域
本发明一般涉及磁阻随机存取存储器(MRAM)和存储位(memorybit)至少有两个不同电阻状态的其他存储器，并且具体涉及用于这些存储器的读出放大器电路。
背景技术
非易失性存储器件，比如闪存(FLASH)，是电子系统中极其重要的元件。闪存是现在使用的主要非易失性存储器件。闪存的缺点包括高电压要求与慢编程和擦除时间。此外，闪存在存储失败前的写持续时间很长，为104-106周期。另外，为了保持合理的数据记忆，电子可见的隧道屏蔽(tunneling barrier)会限制栅极氧化物的缩放比例。因此，就限制了闪存的可缩放尺寸。
为了克服这些缺点，考察其他类型的非易失性存储器。磁阻随机存取存储器(下文用“MRAM”表示)就是这样的一种器件。然而，从商业应用角度，MRAM必须具有与现有存储技术相当的存储密度，可升级以用于下一代，低电压工作，低功耗并且具备有竞争力的读/写速度。
隧道结(TJ，tunneling junction)的电阻值随着隧道结上面和下面的磁层极性状态而改变大小。电阻从磁场同向时的较低阻值变化到磁场反向时的较高阻值。值的变化可以约为百分之三十。因此，对于10KΩ的低阻值，高阻值可以约为13KΩ。MRAM的读出放大器需要检测该差值。因为电阻的标称值由于工艺而变化，所以通过比较某一位的TJ电阻与附近的中点参考以检测该位的状态是很有用的，该中点参考可以形成为高状态参考位和低状态参考位的中点。保持对称以平衡来自位线(bit line)寄生电阻和电容的荷载(loading)与列多路复用也是很重要的。在Reohr等人发明的题为“Interconnection networkfor connecting memory cells to Sense Amplifiers”的美国专利6,269,040中，单元的电阻与高低参考之间的平均电阻比较。在Reohr等人的电路中，通过共享两个不同子阵列的参考以形成中点参考，几乎但并不完全平衡了荷载。不幸的是，本解决方案也需要两个读出放大器来实现。另外，对于需要用大电流对涉及稳态电流信号的位线电容充电的存储阵列，比如MRAM中，读出时间中很大百分比可能是用于位线充电和均衡。
大多数已知读出放大器的输出端，会响应读出放大器输入节点的变化。当输入节点充电到其稳态电平时，该响应引起输出节点的摆动。在电压摆动过程中，电容的不平衡可能支配瞬时信号，引起差分信号和工作速度的损失。
MRAM提供高速和非易失性通用存储器的期望(promise)。实现该期望(promise)需要进一步提高速度和存储区效率，尤其是提高被存数据值的读出速度。
附图说明
结合下列附图详细描述本发明，将使得本发明的上述的特别目标和优点更加清楚，在附图中：
图1为带有偏置电路的读出放大器的示意图；
图2为另一个带有偏置电路的读出放大器的示意图；
图3为另一个带有偏置电路的读出放大器的示意图；
图4为另一个带有偏置电路的读出放大器的示意图；
图5为另一个带有偏置电路的读出放大器的示意图；
图6为又一个带有偏置电路的读出放大器的示意图；
图7为读出放大器相关增益级的示意图，与图1、图3和图5说明的读出放大器一起使用；
图8为读出放大器另一个相关增益级的示意图，与图2、图4和图6说明的读出放大器一起使用；
图9为读出放大器另一个增益级的示意图，与图1、图3和图5说明的读出放大器一起使用；
图10为读出放大器另一个增益级的示意图，与图2、图4和图6说明的读出放大器一起使用；和
图11为图1、2、3、4、5或6任一偏置电路的替换偏置电路示意图。
具体实施方式
图1中说明的存储器10，一般含有电压偏置部分12、读出放大器14和阵列部分16。电压偏置部分12包含一个P沟道晶体管22，其第一电流电极或源极连接到电源电压端VDD。晶体管22的控制电极或栅极在节点24连接到第二电流电极或其漏极。N沟道晶体管26的漏极连接到晶体管22的漏极，栅极连接到运算放大器20的输出，源极连接到节点28。运算放大器20的第一或正(同相)输入连接到参考电压VREF。运算放大器20的第二或负(反相)输入连接到节点28。电阻30的第一端连接到节点28。电阻30的阻值为RH1。电阻的第二端连接到VSS参考电压端。P沟道晶体管32的源极连接到VDD端，栅极和漏极连接在一起并连接到节点24。N沟道晶体管34的漏极连接到节点24，栅极连接到运算放大器20的输出，源极连接到电阻36的第一端。电阻36的阻值为RL1。电阻36的第二端连接到VSS端。到电阻30和电阻36的连接可以包括耦合器件(未显示)以匹配下文将要描述的阵列电阻77-79的连接。运算放大器40的正输入连接到晶体管32的栅极和漏极，负输入连接到其输出以提供读出预充电电压VB1。运算放大器42的正输入连接到晶体管34的源极，负输入连接到其输出以提供位预充电电压VB3。运算放大器20的输出提供共栅偏置电压VB2。
在读出放大器14中，P沟道晶体管44的源极连接到VDD电压端。晶体管44的漏极在输出节点48连接到N沟道晶体管52的漏极。晶体管52的栅极连接到偏置电压VB2。晶体管52的源极连接到节点54并经由一个或多个耦合器件(未显示)连接到阻值为RB的位电阻(bitresistance)的第一端。位电阻77的第二端经由一个或多个耦合器件(未显示)连接到VSS电压端。P沟道晶体管60的源极连接到VDD电压端，栅极连接到其漏极和晶体管44的栅极。开关50的第一端连接到晶体管44的漏极，第二端在节点46连接到晶体管60的漏极。开关50由均衡控制信号EQ控制。N沟道晶体管62的漏极连接到节点46。晶体管62的栅极连接到VCG偏置电压，源极连接到节点64。高参考电阻78，RH2，的第一端经由一个或多个耦合器件(未显示)连接到节点64。电阻78的第二端经由一个或多个耦合器件(未显示)连接到VSS电压端。P沟道晶体管66的源极连接到VDD电压端。晶体管66的栅极在节点46连接到其漏极并连接到晶体管60的栅极。节点46形成参考输出端OUTREF。N沟道晶体管68的漏极连接到节点46。晶体管68的栅极连接到偏置电压VB2。晶体管68的源极连接到节点75并经由一个或多个耦合器件(未显示)连接到低参考电阻79，RL2，的第一端。电阻79的第二端经由一个或多个耦合器件(未显示)连接到VSS电压端。开关80的第一端连接到运算放大器40的输出。开关80的第二端连接到节点46，控制端连接到预充电控制信号PRECHARGE-S。开关81的第一端连接到运算放大器42的输出，第二端连接到节点54，控制端接收预充电控制信号PRECHARGE-B。开关82的第一端连接到运算放大器42的输出，第二端连接到节点64，控制端接收PRECHARGE-B信号。开关83的第一端连接到运算放大器42的输出，第二端连接到节点75，控制端接收PRECHARGE-B信号。
在工作时，读出放大器14读出电阻77表示的存储单元状态，它可编程为高状态或低状态。通过地址和译码器(未显示)在读出放大器中存取位(B)、高参考(H)和低参考(L)。对于如MRAM这样的存储器，高参考为编程为不同高电阻存储状态的单元，用电阻78表示为RH2。类似地，低参考为编程为不同低电阻存储状态的单元，用电阻79表示为RL2。该位是一个被寻址的单元，其用电阻77表示的存储状态RB可以为高(用高电阻状态表示)或低(用低电阻状态表示)。应该明白的是，旁路晶体管(pass transistor)(未显示)可以存在于晶体管52、62、68各自与相关连接存储单元之间，以便电阻77、78和79各自代表与存取相关存储单元关联的累积电阻。类似地，旁路晶体管可以存在于电阻77、78、79与Vss电压端之间。
偏置电路12将生成三个特定的偏置电压以控制读出放大器14。读出放大器14使用共栅极电压VB2来偏置晶体管52、62和68。晶体管52、62和68的偏置在电阻RB、RH2和RL2两端加载实质上相同的偏置电压，该电压接近于低于VB2的晶体管阈值电压。该偏置为晶体管52、62和68分别建立饱和电流值，表示为IB、IH和IL。IB、IH和IL的值接近于加载到它们两端的实质相同的偏置电压除以与存取RB、RH2和RL2相关的总有效电阻。在图例形式中，晶体管60和66以对IH和IL取平均的方式连接，因而建立分别通过晶体管60和66的大小为(IH+IL)/(2)的电流。晶体管60和66的偏置在节点46建立参考电压OUTREF。把节点46处晶体管44的栅极连接到晶体管60和66的栅极，为晶体管44建立大小也等于(IH+IL)/(2)的饱和电流作为镜像电流。然后，节点48处的电压，输出(OUT)，将反映晶体管44传导的饱和电流(IH+IL)/(2)与晶体管52传导的饱和电流IB之间的差。对于低电阻状态下的RB，节点48处输出信号的稳态电压值将在电势上低于参考电压OUTREF。对于高电阻状态下的RB，节点48处输出信号的稳态电压值将在电势上高于参考电压OUTREF。
预充电和均衡技术的使用提高了读出放大器14的速度。通过使用预充电开关80-83和均衡开关50，与节点54、64、75、48和46相关的电容充电需要的时间大大减少。通过保持均衡开关50在PRECHARGE-S信号使预充电开关80不导电之后仍然导电，节点46和48保持为相等的电势以达到它们的稳态电势并减小与该电路相关的容性不平衡的影响。
电压偏置部分12接收参考输入电压VREF并使用RH1和RL1提供预充电和偏置电压给读出放大器14。在工作时，运算放大器20控制VB2以保持电压等于节点28的输入电压VRef。两个参考存储单元RH1和RL1连接到节点28。RH1电阻是高电阻状态的存储单元，RL1是低电阻状态的存储单元。RH1和RL1与运算放大器20反相输入以及尺寸实质等于晶体管52、62和68的晶体管26和34的连接导致电压VB2的建立，该电压建立导致了读出放大器14中实质等于VREF值的稳态电压。具体地，稳态电压为节点54、64和75的电压。
运算放大器42提供的电压VB3用于把节点54、64和75预充电到接近它们稳态值的大小。通过使用实质与晶体管44、60和66相同尺寸的晶体管22和32，运算放大器40提供电压VB1用于把读出放大器14中的节点48和46预充电到接近它们稳态值的大小。
偏置部分12适用于根据温度、电源和工艺参数调整电压VB1、VB2和VB3。偏置部分12和读出放大器14之间电压值的跟踪，部分由于电压偏置部分12中晶体管与读出放大器14中晶体管器件尺寸的有意匹配和参考电阻RH1和RL1的使用。
图2中说明的是存储器10的一个变种存储器11。为了说明方便，这里图中相同的共有图例元件将使用相同的参考数字。存储器11在如下方面不同于存储器10，运算放大器40的输出现在为镜像电流提供偏置电压VB1，它连接到P沟道晶体管44、60和66的栅极。晶体管44、60和66的栅极不再连接到节点46。运算放大器20的输出现在提供连接到开关80第一端的读出预充电电压VB2。晶体管52的栅极现在只连接到晶体管62和68的栅极并在节点46连接到晶体管62的漏极。换句话说，晶体管52、62和68的栅极不与电压VB2连接，而连接到节点46。
在工作时，读出放大器14’读出可编程为高状态或低状态的电阻77所表示的存储单元的状态。通过偏置电路部分12，以图1中电压VB1相同的方式提供电压VB1。也以图1中电压VB2相同的方式提供电压VB2，以图1相同的方式提供电压VB3。电压VB1为晶体管44、60和66建立共有的显示为(IH+IL)/(2)的饱和电流值。由晶体管60和66分别传导的电流(IH+IL)/(2)在节点46聚合并分配流过晶体管62和68，从而分别向电阻78和79提供IH2和IL2。电流IH2和IL2分别以在节点64和75提供实质相等电压的方式偏置电阻78和79。连接晶体管62和68，在节点46提供电压OUTREF，该电压分别约比节点64和75的相似电压高一个晶体管阈值。加载到晶体管52栅极的节点46处的电压在节点54提供一个与节点64和75的电压相似的电压。为晶体管52建立饱和电压值IB。电流VB1实质等于节点54的电压除以电阻77的阻值。应该注意到，P沟道晶体管44、60和66的偏置电压VB1正用于建立节点54、64和75相对于图1中N沟道晶体管52、62和68的偏置电压VB2实质相等的电压大小。
然后，节点48的电压，输出(OUT)，将反映晶体管44传导的饱和电流(IH+IL)/(2)与晶体管52传导的饱和电流IB之间的差。对于低电阻状态的RB，节点48输出信号的稳态电压值将在电势上低于参考电压OUTREF。对于高电阻状态的RB，节点48输出信号的稳态电压值将在电势上高于参考电压OUTREF。
存储器11预充电和均衡功能的工作类似于上文中关于存储器10的描述。因此，不再提供赘述。
图3中说明的是图1中存储器10的一个变种存储器13。为了说明方便，这里图中相同的共有图例元件将使用相同的参考数字。存储器13不同于存储器10，节点46不再提供OUTREF输出端，因而防止晶体管60和66的相关栅极电容在输出端直接连接。晶体管66和68的漏极不再连接到节点46而连接到节点84的输出端OUTREF。均衡开关85的第一端连接到节点46，第二端连接到节点84的OUTREF输出端。均衡开关85的控制端连接到均衡(EQ)信号。另外，晶体管62和68的源极在节点64直接连接，去掉节点75。也去掉预充电开关83。
存储器13的工作与存储器10非常类似，简洁起见，将不重复相似的特点。当均衡开关50和85导电时，读出放大器14”的稳态行为实质上与均衡开关50导电时的读出放大器14相同。在均衡信号(EQ)无效之后，晶体管60和66分别与晶体管62和68以及晶体管62和68源极之间的连接协同工作，以保持电流IH和IL的平均并以平均电流(IH+IL)/(2)偏置晶体管60、66、62和68。相反，图1中存储器10的电流平均按上文描述的那样部分地通过晶体管60和66的漏极连接实现。相比存储器10，存储器13的优势是输出节点，OUT和OUTREF，适用于具有相同总耦合电容的情况。这样，当共有电流偏移加载到输入时，输出节点电压将相似地跟踪。存储器13预充电和均衡功能的工作类似于上文中关于存储器10的描述。因此，不再提供赘述。
图4中说明的是图2中存储器11的一个变种存储器15。为了说明方便，这里图中相同的共有图例元件将使用相同的参考数字。存储器15不同于存储器11，节点46不再提供OUTREF输出端，因而防止晶体管62和68的相关栅极电容在输出端直接连接。晶体管66和68的漏极不再连接到节点46而连接到节点84的输出端OUTREF。均衡开关85的第一端连接到节点46，第二端连接到节点84的OUTREF输出端。均衡开关85的控制端连接到均衡(EQ)信号。另外，晶体管62和68的源极在节点64直接连接，去掉节点75。也去掉预充电开关83。
存储器15的工作与存储器11非常类似，简洁起见，将不重复相似的特点。其中图2中晶体管62和68的漏极电短路在一起，晶体管62和68的源极隔离，而图4中晶体管62和68的源极电短路，漏极隔离。在存储器11和存储器15中，节点46的电压以相似的方式建立，并加载到晶体管52的栅极。与存储器13和10一样，存储器15与存储器11分享相同的优势。该优势在于，输出节点，OUT和OUTREF，适用于具有相同总耦合电容的情况。这样，当共有电流偏移加载到输入时，输出节点电压将相似地跟踪。存储器15预充电和均衡功能的工作类似于上文中关于存储器10的描述。因此，不再提供赘述。
图5中说明的是图3中存储器13的一个变种存储器89。为了说明方便，这里图中相同的共有图例元件将使用相同的参考数字。存储器89不同于存储器13，晶体管44的栅极现在连接到节点84，晶体管66的栅极连接到节点48。相反，存储器13中晶体管44和66的栅极在节点46连接到晶体管60的栅极。另外，存储器89增加了均衡开关87。均衡开关87的第一端连接到输出(OUT)节点48，均衡开关87的第二端连接到输出(OUTREF)节点84。均衡开关87的控制端连接到均衡信号(EQ2)。
存储器89的工作与存储器13非常类似，简洁起见，将不重复相似的特点。在工作时，当均衡开关50和85导电时，读出放大器14””的稳态行为实质与图3中读出放大器14”的稳态行为相同。一旦EQ和EQ2无效(non-asserted)，节点48的输出端OUT以图3中存储器13描述的相同方式响应IB和(IH1+IL1)/(2)之间的差，变化到某个电压。在某种形式下，信号EQ2可以在长于信号EQ的短时期内保持有效(asserted)以减小开关50和开关85之间任何容性不平衡的影响。响应节点48上的变化，节点48到晶体管66栅极的交差耦合(crosscoupling)引起节点84的输出电压，OUTREF，向节点48相反的方向变化。从节点84到晶体管44栅极的反馈进一步放大节点48和84的变化。存储器89预充电功能的工作类似于上文中关于存储器10的描述。因此，不再提供赘述。
图6中说明的是图4中存储器15的一个变种存储器88。为了说明方便，这里图中相同的共有图例元件将使用相同的参考数字。存储器88不同于存储器15，晶体管52的栅极现在连接到节点84，晶体管68的栅极连接到节点48。相反，存储器15中晶体管52和68的栅极都连接到节点46晶体管62的栅极。另外，存储器88增加了均衡开关87。均衡开关87的第一端连接到输出(OUT)节点48，均衡开关87的第二端连接到输出(OUTREF)节点84。均衡开关87的控制端连接到均衡信号(EQ2)。
存储器88的工作与存储器15非常类似，简洁起见，将不重复相似的特点。在工作时，当均衡开关50和85导电时，读出放大器14””’的稳态行为实质与图4中读出放大器14”’的稳态行为相同。一旦EQ和EQ2无效(non-asserted)，节点48的输出端OUT以图4中存储器15描述的相同方式响应IB和(IH1+IL1)/(2)之间的差，变化到某个电压。在某种形式下，信号EQ2可以在长于信号EQ的短时期内保持有效(asserted)以减小开关50和开关85之间任何容性不平衡的影响。响应节点48上的变化，节点48到晶体管68栅极的交差耦合引起节点84的输出电压，OUTREF，向节点48相反的方向变化。从节点84到晶体管52栅极的反馈进一步放大节点48和84的变化。存储器88预充电功能的工作类似于上文中关于存储器10的描述。因此，不再提供赘述。
图7中说明的是增益级90，可以用于连接前面描述的图1、3或5中的任意读出放大器。例如，节点48的OUT信号连接到与P沟道晶体管92和P沟道晶体管96的每一个的栅极相连的IN输入端。节点46(图1)或节点84(图3或5)的OUTREF信号连接到与P沟道晶体管102和P沟道晶体管104的每一个的栅极相连的IN_REF输入端。晶体管92的源极连接到VDD电源电压端，栅极接收IN信号，漏极在输出端OUT-B连接到N沟道晶体管94的漏极。晶体管94的栅极连接到节点95，源极连接到VSS电源电压端。晶体管96的源极连接到VDD电源电压端，栅极接收IN信号，漏极在节点98连接到N沟道晶体管100的漏极。晶体管100的栅极连接到其漏极，晶体管100的源极连接到VSS电源电压端。P沟道晶体管102的源极连接到VDD电源电压端，栅极接收IN_REF信号，漏极在节点95连接到N沟道晶体管103的漏极。晶体管103的漏极连接到其栅极。晶体管103的源极连接到VSS电源电压端。P沟道晶体管104的源极连接到VDD电源电压端，栅极连接到IN_REF信号，漏极在输出端OUT连接到N沟道晶体管106的漏极。晶体管106的栅极连接到节点98。晶体管106的源极连接到VSS电源电压端。
在工作时，加载到晶体管92和96栅极的IN信号电压建立这两个晶体管的饱和电流值，正比于[(VDD-IN)+Vthp]2，其中Vthp为晶体管92等P沟道晶体管的阈值电压。类似地，加载到晶体管102和104栅极的信号IN_REF电压建立这两个晶体管正比于[(VDD-IN_REF)+Vthp]2的饱和电流值。晶体管96和100形成增益级90的第一输入级，在节点98输出。配置成二极管的晶体管100构成晶体管96所传导电流的镜像，从而在晶体管106内建立等于[(VDD-IN)+Vthp]2的饱和电流条件。类似地，晶体管102和103形成在节点95输出的第二输入级。配置成二极管的晶体管103构成晶体管102所传导电流的镜像，从而在晶体管94内建立等于[(VDD-IN_REF)+Vthp]2的饱和电流条件。晶体管92和94形成第一输出级，晶体管104和106形成第二输出级。为了响应晶体管92和94的饱和电流条件，第二输出级的输出在OUT_B的电压向高或低的逻辑状态变化。类似地，为了响应晶体管104和106的饱和电流条件，第一输出级的输出在OUT的电压向OUT_B相反的逻辑状态变化。应该注意到，输入信号的差分放大量决定于增益级90中所有晶体管的尺寸和差分输入IN和IN_REF的直流偏置。
图8中说明的是增益级150，可以用于连接图2、4或6中的读出放大器。IN输入信号连接到N沟道晶体管156的栅极和N沟道晶体管164的栅极。IN_REF信号连接到N沟道晶体管170和174的栅极。P沟道晶体管152的源极连接到VDD电源电压端，栅极连接到节点154，漏极在输出端OUT-B连接到N沟道晶体管156的漏极。晶体管156的栅极连接到输入信号IN。晶体管156的源极连接到VSS电源电压端。P沟道晶体管160的源极连接到VDD电源电压端。晶体管160的栅极连接到其漏极并在节点162连接到N沟道晶体管164的漏极。晶体管164的栅极连接到输入IN信号。晶体管164的源极连接到VSS电源电压端。P沟道晶体管168的源极连接到VSS电源电压端。晶体管168的栅极连接到其漏极并在节点154连接到N沟道晶体管170的漏极。晶体管170的栅极连接到输入IN_REF。晶体管170的源极连接到VSS电源电压端。P沟道晶体管172的源极连接到VDD电源电压端。晶体管172的栅极连接到节点162。晶体管172的漏极连接到输出端OUT和N沟道晶体管174的漏极。晶体管174的栅极连接到输入信号IN_REF。晶体管174的源极连接到VSS电源电压端。
在工作时，加载到晶体管156和164栅极的IN信号电压建立这两个晶体管的饱和电流值，正比于[IN-VSS-Vthn]2，其中Vthn为晶体管156等N沟道晶体管的阈值电压。类似地，加载到晶体管170和174栅极的信号IN_Ref电压建立这两个晶体管正比于[IN_Ref-VSS-Vthn]2的饱和电流值。配置成二极管的晶体管160构成晶体管164所传导电流的镜像，从而在晶体管172内建立等于[IN-VSS-Vthn]2的饱和电流条件。类似地，配置成二极管的晶体管168构成晶体管170所传导电流的镜像，从而在晶体管152内建立等于[IN_Ref-VSS-Vthn]2的饱和电流条件。响应晶体管152和156的饱和电流条件，OUT_B处的电压向高或低的逻辑状态变化。类似地，响应晶体管172和174的饱和电流条件，OUT处的电压向OUT_B相反的逻辑状态变化。应该注意到，输入信号的差分放大量决定于增益级150中所有晶体管的尺寸和差分输入IN和IN_REF的直流偏置。
图9中说明的是增益级110，可以用于连接前面描述的图1、3或5中的任意读出放大器。P沟道晶体管112的源极连接到VDD电源端，栅极连接到输入信号IN，漏极在提供输出信号OUT_B的节点113连接到N沟道晶体管114的漏极。晶体管114的源极连接到VSS电源电压端，栅极连接到节点116。P沟道晶体管118的源极连接到VDD电源电压端，栅极接收来自读出放大器1、3或5的节点46的偏置电压，漏极在节点116连接到晶体管114的栅极和N沟道晶体管120的漏极。晶体管120的栅极连接到其漏极，源极连接到VSS电源电压端。P沟道晶体管122的源极连接到VDD电源电压端，栅极接收IN_REF信号，漏极提供OUT_REF信号并连接到N沟道晶体管124的漏极。晶体管124的栅极连接到节点116。晶体管124的源极连接到VSS电源电压端。
在工作时，加载到晶体管112栅极的IN信号电压建立该晶体管的饱和电流值，正比于[(VDD-IN)+Vthp]2，其中Vthp为晶体管112等P沟道晶体管的阈值电压。加载到晶体管122栅极的IN_REF信号电压建立该晶体管正比于[(VDD-IN_REF)+Vthp]2的饱和电流值。节点46以建立晶体管118正比于[(VDD-节点46偏压)+Vthp]2的饱和电流值的方式偏置该晶体管。晶体管120构成晶体管118所传导电流的镜像以建立晶体管114和124等于[(VDD-节点46偏压)+Vthp]2的饱和电流值。节点113处的输出按晶体管112所传导饱和电流[(VDD-IN)+Vthp]2和晶体管114所传导饱和电流[(VDD-节点46偏压)+Vthp]2的差定义的方向变化。通过连接晶体管118的偏置电压与读出放大器1、3或5之一的电压，节点46的稳态偏置电压本质上等于稳态电压IN_REF。因为偏置电压相等，如果晶体管112的偏置电压IN低于电压IN_REF，OUT_B处提供的电压将按正方向变化。类似地，如果晶体管112的偏置电压IN高于电压IN_REF，OUT_B处提供的电压将按负方向变化。
输出电压OUT_REF由晶体管122所传导饱和电流[(VDD-IN_REF)+Vthp]2和晶体管124所传导饱和电流[(VDD-节点46偏压)+Vthp]2的差定义。通过连接晶体管118的偏置电压与读出放大器1、3或5之一的电压，节点46的稳态偏置电压本质上等于稳态电压IN_REF。因为偏置电压相等，晶体管122传导的饱和电流本质上等于晶体管124传导的饱和电流，且OUT_REF保持为静态电压参考。当读出放大器的电压瞬态过渡时，来自节点46的偏置电压可能不等于IN_REF。在这期间，节点OUT_B和OUT_REF将以相似的方式响应节点46电压和IN_REF输入电压之间的差。因此差分增益在瞬态过渡电压的任意时刻都得到保持。
图10中说明的是增益级130，与前面描述的图2、4或6中的任意读出放大器一起使用。P沟道晶体管132的源极连接到VDD电源电压端。晶体管132的栅极连接到节点138。晶体管132的漏极在节点133提供输出信号OUT_B并连接到N沟道晶体管134的漏极。晶体管134的栅极连接到输入信号IN。晶体管134的源极连接到VSS电源电压端。P沟道晶体管136的源极连接到VDD电源电压端。晶体管136的栅极在节点138连接到其漏极。晶体管136的漏极还连接到N沟道晶体管140的漏极。晶体管140的栅极连接到来自读出放大器2、4或6节点46的偏置电压。晶体管140的源极连接到VSS电源电压端。P沟道晶体管144的源极连接到VDD电源电压端。晶体管144的栅极连接到节点138。晶体管144的漏极连接到输出端OUT_REF和N沟道晶体管146的漏极。晶体管146的栅极接收输入信号IN_REF。晶体管146的源极连接到VSS电源电压端。
在工作时，加载到晶体管134栅极的IN信号电压建立该晶体管的饱和电流值，正比于[IN-VSS-Vthn]2，其中Vthn为晶体管134等N沟道晶体管的阈值电压。加载到晶体管146栅极的IN_REF信号电压建立该晶体管正比于[IN_REF-VSS-Vthn]2的饱和电流值。图2、4或6的节点46以建立晶体管140正比于[节点46偏压-VSS-Vthn]2的饱和电流值的方式偏置该晶体管。晶体管140和136的功能为偏置级。晶体管136构成晶体管140所传导电流的镜像以建立晶体管132和144等于[节点46偏压-VSS-Vthn]2的饱和电流值。节点133处的输出按晶体管134所传导饱和电流[IN-VSS-Vthn]2和晶体管132所传导饱和电流[节点46偏压-VSS-Vthn]2的差定义的方向变化。晶体管132和134的功能为第一输出级，晶体管144和146的功能为第二输出级。通过连接晶体管140的偏置电压与读出放大器2、4或6之一的电压，节点46的稳态偏置电压本质上等于稳态电压IN_REF。因为偏置电压相等，如果晶体管134的偏置电压IN低于电压IN_REF，OUT_B处提供的电压将按正方向变化。类似地，如果晶体管134的偏置电压IN高于电压IN_REF，OUT_B处提供的电压将按负方向变化。
输出电压OUT_REF由晶体管146所传导饱和电流[IN_REF-VSS-Vthn]2和晶体管144所传导饱和电流[节点46偏压-VSS-Vthn]2的差定义。通过连接晶体管140的偏置电压与读出放大器2、4或6之一的电压，节点46的稳态偏置电压本质上等于稳态电压IN_REF。因为偏置电压相等，晶体管146传导的饱和电流本质上等于晶体管144传导的饱和电流，且OUT_REF保持为静态电压参考。当读出放大器的电压瞬态过渡时，来自节点46的偏置电压可能不等于IN_REF。在这期间，节点OUT_B和OUT_REF将以相似的方式响应节点46电压和IN_REF输入电压之间的差。因此差分增益在瞬态过渡电压的任意时刻都得到保持。
图11中说明的是图1、2、3、4、5或6说明的偏置部分12的替换偏置部分12’。电压偏置部分12’有一个P沟道晶体管，其第一电流电极或源极连接到电源电压端VDD，控制电极或栅极连接到运算放大器40的输出，漏极连接到节点24和N沟道晶体管26的漏极。晶体管26的栅极连接到其漏极，源极连接到节点28。运算放大器40的第一输入或正(同相)输入连接到节点28，第二输入或负(反相)输入连接到参考电压VREF。电阻30的第一端经由一个或多个耦合器件连接到节点28，第二端经由一个或多个耦合器件连接到VSS参考电压端。电阻30的值为RH1。P沟道晶体管32的源极连接到VDD电压端，栅极连接到运算放大器40的输出，漏极连接到节点24和N沟道晶体管34的漏极。晶体管34的栅极连接到其漏极，源极连接到节点28。电阻36的第一端经由一个或多个耦合器件连接到节点28，第二端经由一个或多个耦合器件连接到VSS参考电压端。电阻36的值为RL1。运算放大器20的第一输入或正(同相)输入连接到节点24，第二输入或负(反相)输入连接到其输出以提供电压VB1。运算放大器42的第一输入或正(同相)输入连接到节点28，第二输入或负(反相)输入连接到其输出以提供读出预充电电压VB3。运算放大器20的输出提供电流源栅极偏置VB2。
电压偏置部分12’接收参考输入电压VREF，并用RH1和RL1分别向图1、2、3、4、5和6中的读出放大器14、14’、14”、14”’、14””和14””’提供预充电和偏置电压。在工作时，运算放大器40控制VB1以保持电压等于节点28的VRAF输入电压。两个参考存储单元RH1和RL1连接到节点28。电阻RH1是高电阻状态的存储单元，电阻RL1是低电阻状态的存储单元。RH1和RL1与运算放大器同相输入，尺寸实质等于图1、2、3、4、5和6中晶体管52、62和68的晶体管26和34，以及尺寸实质等于图1、2、3、4、5和6中晶体管44、60和66的晶体管22和32的连接，导致电压VCB的建立，该电压分别建立图1、2、3、4、5和6中读出放大器14、14’、14”、14”’、14””和14””’的实质等于VREF值的稳态电压。具体地，稳态电压为图1和2中节点54、64和75的电压以及图3、4、5和6中节点54和64的电压。
偏置部分12’适用于根据温度、电源电压和工艺参数调整电压VB1、VB2和VB3。偏置部分12’分别与图1、2、3、4、5和6中读出放大器14、14’、14”、14”’、14””和14””’之间电压值的跟踪，部分由于电压偏置部分12’中晶体管分别与图1、2、3、4、5和6中读出放大器14、14’、14”、14”’、14””和14””’晶体管器件尺寸的有意匹配和参考电阻RH1和RL1的使用。
到现在为止，很显然已经提供MRAM读出放大器电路以实现存储位单元的快速和有效读操作。单个读出放大器可以从参考高位和参考低位得出平均参考电流，用它与位单元电流比较得出差分信号。在读出放大器内，容性负载的仔细分配考虑位与参考信号的容性负载相等，从而优化差分信号。并入读出放大器的有效预充电和均衡使寄生容性不平衡的影响最小，并进一步提高操作速度。
本领域技术人员很容易想到对这里选做说明的实施例的各种变化和修改。这些读出放大器和增益级的改进可应用于其状态表现为位电阻值变化的其他存储器类型。尽管讨论的是MRAM的一些应用，很显然其他类型的存储单元可以利用这里公开的特征。可以很容易对晶体管导电类型和晶体管类型等做变化。为使这样的修改和变化不背离本发明的精神，它们应该包含到权利要求书公平描述评定的范围内。
上文已经就特殊实施例描述了益处、其他优势和问题解决方案。但是，没有把益处、其他优势、问题解决方案和可能引起益处、其他优势或解决方案发生或变得更显著的任意要素解释为决定性的、要求的或必要的特征或者任意或所有权利要求的要素。这里所用的词语“包括、包含”或其任意其他变形都应该是非排他性的包含，因此，包括一系列要素的处理、方法、物品或装置不只包括列出的那些要素，也可能包括其他没有明确列出的或这样的处理、方法、物品或装置所固有的要素。这里所用的术语“a，an”定义为一个或多于一个。这里所用的术语“多个(plurality)”定义为两个或多于两个。这里所用的术语“另一、其他(another)”定义为至少第二个或更多。这里所用的术语“包括和/或具有(including and/or having)”定义为包含(即开放语言)。这里所用的“耦合、连接(coupled)”定义为连接(connected)，但不一定是直接的，也不一定是机械的。

Claims (7)

1.一种用于读出可编程为高状态或低状态的存储单元状态的读出放大器，包括：
可编程为高状态的第一高参考存储单元；
可编程为低状态的第一低参考存储单元；
第一导电类型的第一晶体管，其第一电流电极连接到存储单元，控制电极接收偏置电压，第二电流电极提供输出信号；
第二导电类型的第二晶体管，其第一电流电极连接到第一晶体管的第二电流电极，第二电流电极连接到第一电压端，还有一个控制电极；
第一导电类型的第三晶体管，其第一电流电极连接到第一高参考存储单元，控制电极连接到第一晶体管的控制电极，还有第二电流电极；
第二导电类型的第四晶体管，其第一电流电极连接到第三晶体管的第二电流电极，控制电极连接到第四晶体管的第一电流电极和第二晶体管的控制电极，第二电流电极连接到第一电压端；
第一导电类型的第五晶体管，其第一电流电极连接到第一低参考存储单元，控制电极连接到第一晶体管的控制电极，第二电流电极提供参考输出信号；和
第二导电类型的第六晶体管，其第一电流电极连接到第五晶体管的第二电流电极，控制电极直接连接到第六晶体管的第一电流电极和第四晶体管的控制电极，第二电流电极连接到第一电压端。
2.如权利要求1所述的读出放大器，进一步包括用于提供偏置电压的偏置装置。
3.如权利要求2所述的读出放大器，其中，所述偏置装置包括：
可编程为高状态的第二高参考存储单元；
可编程为低状态的第二低参考存储单元；
第一导电类型的第七晶体管，其第一电流电极连接到第二高参考存储单元，还有一个控制电极，以及第二电流电极；
运算放大器，其同相输入接收参考电压，反相输入连接到第七晶体管的第一电流电极，输出连接到第七晶体管的控制电极；
第二导电类型的第八晶体管，其第一电流电极连接到第七晶体管的第二电流电极，控制电极连接到第八晶体管的第一电流电极，第二电流电极连接到第一电压端；
第一导电类型的第九晶体管，其第一电流电极连接到第二低参考存储单元和第七晶体管的第一电流电极，控制电极连接到运算放大器的输出，第二电流电极连接到第八晶体管的第一电流电极；和
第二导电类型的第十晶体管，其第一电流电极连接到第九晶体管的第二电流电极，控制电极连接到第十晶体管的第一电流电极，第二电流电极连接到第一电压端；
其中，所述第一、三、五、七、九晶体管为第一种尺寸，第二、四、六、八、十晶体管为第二种尺寸。
4.如权利要求2所述的读出放大器，其中，所述偏置装置包括：
可编程为高状态的第二高参考存储单元；
可编程为低状态的第二低参考存储单元；
第一导电类型的第七晶体管，其第一电流电极连接到第二高参考存储单元，第二电流电极连接到其控制电极，还有一个控制电极；
第二导电类型的第八晶体管，其第一电流电极连接到第七晶体管的第二电流电极，第二电流电极连接到电压端，还有一个控制电极；
运算放大器，其反相输入接收参考电压，同相输入连接到第七晶体管的第一电流电极，输出连接到第八晶体管的控制电极；
第一导电类型的第九晶体管，其第一电流电极连接到第二低参考存储单元和第七晶体管的第一电流电极，控制电极连接到第七晶体管的控制电极，第二电流电极连接到第八晶体管的第一电流电极；和
第二导电类型的第十晶体管，其第一电流电极连接到第九晶体管的第二电流电极，控制电极连接到运算放大器的输出，第二电流电极连接到第一电压端；
其中，所述第一、三、五、七、九晶体管为第一种尺寸，第二、四、六、八、十晶体管为第二种尺寸。
5.如权利要求1所述的读出放大器，进一步包括：
均衡装置，用于均衡所述第一、三、五晶体管的第二电流电极上的电压；
第一预充电装置，用于对所述第一、三、五晶体管的第一电流电极进行预充电；和
第二预充电装置，用于对所述第一、三、五晶体管的第二电流电极进行预充电。
6.一种用于读出可编程为高状态或低状态的存储单元状态的读出系统，包括：
可编程为高状态的第一高参考存储单元；
可编程为低状态的第一低参考存储单元；
第一导电类型的第一晶体管，其第一电流电极连接到存储单元，控制电极接收偏置电压，第二电流电极提供输出信号；
第二导电类型的第二晶体管，其第一电流电极连接到第一晶体管的第二电流电极，第二电流电极连接到第一电压端，还有一个控制电极；
第一导电类型的第三晶体管，其第一电流电极连接到第一高参考存储单元，控制电极连接到第一晶体管的控制电极，还有第二电流电极；
第二导电类型的第四晶体管，其第一电流电极连接到第三晶体管的第二电流电极，控制电极连接到第四晶体管的第一电流电极和第二晶体管的控制电极，第二电流电极连接到第一电压端；
第一导电类型的第五晶体管，其第一电流电极连接到第一低参考存储单元，控制电极连接到第一晶体管的控制电极，第二电流电极提供参考输出信号；
第二导电类型的第六晶体管，其第一电流电极连接到第五晶体管的第二电流电极，控制电极直接连接到第六晶体管的第一电流电极和第四晶体管的控制电极，第二电流电极连接到第一电压端；和
增益级，其中，所述增益级包括：
第一输入级，具有连接到所述第一晶体管的所述第二电流电极的用于接收输出信号的输入，还具有输出；
第二输入级，具有连接到所述第五晶体管的所述第二电流电极的用于接收参考输出信号的输入，还具有输出；
第一输出级，具有连接到所述第一晶体管的所述第二电流电极的用于接收输出信号的第一输入，连接到第二输入级输出的第二输入，以及输出；和
第二输出级，具有连接到所述第五晶体管的所述第二电流电极的用于接收参考输出信号的第一输入，连接到第一输入级输出的第二输入，以及输出；
7.一种用于读出可编程为高状态或低状态的存储单元状态的读出系统，包括：
可编程为高状态的第一高参考存储单元；
可编程为低状态的第一低参考存储单元；
第一导电类型的第一晶体管，其第一电流电极连接到存储单元，控制电极接收偏置电压，第二电流电极提供输出信号；
第二导电类型的第二晶体管，其第一电流电极连接到第一晶体管的第二电流电极，第二电流电极连接到第一电压端，还有一个控制电极；
第一导电类型的第三晶体管，其第一电流电极连接到第一高参考存储单元，控制电极连接到第一晶体管的控制电极，还有第二电流电极；
第二导电类型的第四晶体管，其第一电流电极连接到第三晶体管的第二电流电极，控制电极连接到第四晶体管的第一电流电极和第二晶体管的控制电极，第二电流电极连接到第一电压端；
第一导电类型的第五晶体管，其第一电流电极连接到第一低参考存储单元，控制电极连接到第一晶体管的控制电极，第二电流电极提供参考输出信号；
第二导电类型的第六晶体管，其第一电流电极连接到第五晶体管的第二电流电极，控制电极直接连接到第六晶体管的第一电流电极和第四晶体管的控制电极，第二电流电极连接到第一电压端；和
增益级，其中，所述增益级包括：
偏置级，其输入连接到第四晶体管的第一电流电极，所述偏置级还具有输出；
第一输出级，具有连接到所述第一晶体管的所述第二电流电极的用于接收输出信号的第一输入，连接到偏置级的输出的第二输入，以及输出；和
第二输出级，具有连接到所述第六晶体管的所述第二电流电极的用于接收参考输出信号的第一输入，连接到偏置级的输出的第二输入，以及输出。
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