JP2006505082A - 少なくとも２つの明確な抵抗状態を有するメモリ用の検知増幅器 - Google Patents

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Abstract

メモリ（１０）において、検知システム（１４）は、選択したメモリ・ビット・セル（７７）のコンダクタンスと中点基準コンダクタンスとの差を検知するために、１つのデータ（５４）および２つの基準（６４，７５）によりビット状態を検出する。基準コンダクタンスは、高コンダクタンス状態のメモリセル（７８）および低コンダクタンス状態のメモリセル（７９）の平均コンダクタンスとして生成される。データ入力（５４）は、選択したメモリ・ビット・セル（７７）に結合している。２つの基準入力は、それぞれ高コンダクタンスおよび低コンダクタンスのメモリ状態のメモリセルに結合している。検知増幅器は、ビット・セルの両端に、所定の電圧範囲内の検知電圧を供給するために、電流バイアスまたは電圧バイアスを使用する。検知増幅器の相補出力に結合している容量は、回路設計によりバランスされる。ある形状においては、上記２つの基準入力は内部で接続している。いくつかの利得段階（９０，１５０，１１０，１３０）のうちの１つは、寄生誤差を注入しないで検知増幅器の出力を増幅する。

Description

本発明は、メモリ・ビットが少なくとも２つの明確な抵抗状態を有する、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）および他のメモリに関し、特にこのようなメモリ用の検知増幅器回路に関する。
フラッシュ・メモリのような不揮発性メモリ素子は電子システムの非常に重要な構成要素である。フラッシュ・メモリは、現在使用されている主要な不揮発性メモリ素子である。フラッシュ・メモリの問題点としては、高い電圧が必要であること、およびプログラム時間や消去時間が遅いことである。また、フラッシュ・メモリのメモリが故障するまでの書込み持続サイクルが、１０４〜１０６と短いことである。さらに、妥当なデータ保持を維持するために、ゲート酸化膜のスケーリングが電子のトンネル障壁によって制限される。それ故、フラッシュ・メモリをスケーリングすることができる寸法が制限される。
これらの問題点を克服するために、現在、他のタイプの不揮発性メモリの評価が行われている。このようなデバイスのうちの１つに、磁気抵抗ＲＡＭ（以下、「ＭＲＡＭ」と呼ぶ）がある。しかし、商用的に実用化するために、ＭＲＡＭは、現在のメモリ技術に匹敵する記録密度を持たなければならないし、将来の世代に対してスケーリングすることができ、低電圧で動作し、消費電力が低くなければならず、また、競争力を有する読取り／書込み速度を有するものでなければならない。
トンネル接合（ＴＪ）の抵抗値は、トンネル接合の上下の磁気層の分極状態により変化する。抵抗は、磁界が同じ方向に整合している場合の低い抵抗値から磁界が反対方向を向いている場合の高い抵抗値へと変化する。この値の変化は、３０％程度である。それ故、１０キロオームの低い抵抗値に対して、高い抵抗値は約１３キロオームになる。ＭＲＡＭの検知増幅器は、この値の変化を検出する必要がある。抵抗の公称値は製造により変化するので、あるビットでの抵抗を、ハイの状態にある基準ビットおよびローの状態にある基準ビットの中点として形成される、中点近傍の基準と比較することにより、ビットの状態を検出することは有効である。ビット線の寄生抵抗および容量による負荷とコラム多重化とのバランスをとるために、対称を維持することも重要である。Ｒｅｏｈｒ他の「メモリセルを検知増幅器に接続するための相互接続ネットワーク」（Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｎｅｔｗｏｒｋ ｆｏｒ ｃｏｎｎｅｃｔｉｎｇ ｍｅｍｏｒｙ ｃｅｌｌｓ ｔｏ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒｓ）という名称の米国特許第６，２６９，０４０号は、セルの抵抗をハイ基準とロー基準との間の平均抵抗と比較している。上記Ｒｅｏｈｒ他の回路の場合には、負荷は、２つの異なるサブアレイからの基準を共有することにより中点基準を形成するためにバランスがほぼとられているが、完全にはとられていない。都合の悪いことに、この解決方法も、２つの検知増幅器を実施しなければならない。さらに、ＭＲＡＭのような定常電流信号に対してビット線容量を充電するのに多くの電流を必要とするメモリ・アレイの場合には、ビット線を充電し、等化するのに検知時間のかなりの割合が消費される場合がある。
最もよく知られている検知増幅器は、検知増幅器の入力ノード上の動きに非常によく応答する出力端末を有している。この応答性により、入力ノードがその定常レベルに充電されると、出力ノード上に変動が起こる。電圧変動の際、容量の不均衡が過渡信号を支配し、その結果差分信号および動作速度が低下する場合がある。
ＭＲＡＭは、高速および不揮発性である汎用メモリの可能性がある。この可能性を実現
するには、速度およびメモリ・エリアの効率、特に記憶しているデータ値の検知速度をさらに改善する必要がある。
当業者であれば、添付の図面を参照しながら本発明の以下の詳細な説明を読めば、本発明の上記および他のおよびもっと特定の目的および利点を容易に理解することができるだろう。
米国特許第６，２６９，０４０号
図１は、電圧バイアス部分１２、検知増幅器１４およびアレイ部分１６を一般的に有するメモリ１０である。電圧バイアス部分１２は、電源電圧端子ＶＤＤに接続している第１の電流電極、すなわちソースを有するＰチャネル・トランジスタ２２を有する。トランジスタ２２の制御電極、すなわちゲートは、ノード２４のところで、その第２の電流電極、すなわちドレインに接続している。Ｎチャネル・トランジスタ２６は、トランジスタ２２のドレインに接続しているドレインと、演算増幅器２０の出力に接続しているゲートと、ノード２８に接続しているソースとを有する。演算増幅器２０は、基準電圧ＶＲＥＦに接続している第１のまたは正の（非反転）入力を有する。演算増幅器２０の第２のまたは負の（反転）入力は、ノード２８に接続している。抵抗３０の第１の端子は、ノード２８に結合している。抵抗３０は、ＲＨ１の抵抗値を有する。抵抗の第２の端子はＶＳＳ基準電圧端子に結合している。Ｐチャネル・トランジスタ３２は、ＶＤＤ端子に接続しているソース、ノード２４に一緒に接続しているゲートおよびドレインを有する。Ｎチャネル・トランジスタ３４は、ノード２４に接続しているドレインと、演算増幅器２０の出力に接続しているゲートと、抵抗３６の第１の端子に結合しているソースとを有する。抵抗３６は、ＲＬ１の抵抗値を有する。抵抗３６の第２の端子は、ＶＳＳ端子に結合している。抵抗３０および抵抗３６への接続は、以下に説明するアレイ抵抗７７〜７９の接続に整合するための結合デバイス（図示せず）を備えてもよい。演算増幅器４０は、トランジスタ３２のゲートおよびドレインに接続している正の入力、センス・プリチャージ電圧ＶＢ１を供給するためにその出力に接続している負の入力を有する。演算増幅器４２は、トランジスタ３４のソースに接続している正の入力、およびビット・プリチャージ電圧ＶＢ３を供給するためにその出力に接続している負の入力を有する。演算増幅器２０の出力は、共通のゲート・バイアス電圧ＶＢ２を供給する。
検知増幅器１４においては、Ｐチャネル・トランジスタ４４は、ＶＤＤ電圧端子に接続しているソースを有する。トランジスタ４４のドレインは、出力ノード４８のところでＮチャネル・トランジスタ５２のドレインに接続している。トランジスタ５２のゲートは、ＶＢ２バイアス電圧に接続している。トランジスタ５２のソースは、ノード５４に接続していて、１つまたはそれ以上の結合デバイス（図示せず）を介して、抵抗値ＲＢを有するビット抵抗７７の第１の端子に結合している。ビット抵抗７７の第２の端子は、１つまたはそれ以上の結合デバイス（図示せず）を介して、ＶＳＳ電圧端子に結合している。Ｐチャネル・トランジスタ６０は、ＶＤＤ電圧端子に接続しているソースと、そのドレインおよびトランジスタ４４のゲートに接続しているゲートとを有する。スイッチ５０は、トランジスタ４４のドレインに接続している第１の端子およびノード４６のところでトランジスタ６０のドレインに接続している第２の端子を有する。スイッチ５０は、等化制御信号ＥＱにより制御される。Ｎチャネル・トランジスタ６２のドレインは、ノード４６に接続している。トランジスタ６２は、ＶＣＧバイアス電圧に接続しているゲートを有し、ノード６４に接続しているソースを有する。ハイ基準抵抗７８、ＲＨ２の第１の端子は、１つまたはそれ以上の結合デバイス（図示せず）を介してノード６４に結合している。抵抗７８の第２の端子は、１つまたはそれ以上の結合デバイス（図示せず）を介して、ＶＳＳ電圧端子に結合している。Ｐチャネル・トランジスタ６６は、ＶＤＤ電圧端子に接続しているソースを有する。トランジスタ６６のゲートは、ノード４６のところのそのドレインお
よびトランジスタ６０のゲートに接続している。ノード４６は、基準出力端子ＯＵＴＲＥＦを形成する。Ｎチャネル・トランジスタ６８のドレインは、ノード４６に接続している。トランジスタ６８は、バイアス電圧ＶＢ２に接続しているゲートを有する。トランジスタ６８のソースは、ノード７５に接続していて、１つまたはそれ以上の結合デバイス（図示せず）を介して、ロー基準抵抗７９、ＲＬ２の第１の端子に結合している。抵抗７９の第２の端子は、１つまたはそれ以上の結合デバイス（図示せず）を介して、ＶＳＳ電圧端子に結合している。スイッチ８０は、演算増幅器４０の出力に接続している第１の端子を有する。スイッチ８０は、ノード４６に接続している第２の端子を有し、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｓに接続している制御端子を有する。スイッチ８１は、演算増幅器４２の出力に接続している第１の端子と、ノード５４に接続している第２の端子と、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｂを受信するための制御端子とを有する。スイッチ８２は、演算増幅器４２の出力に接続している第１の端子と、ノード６４に接続している第２の端子と、ＰＲＥＣＨＡＲＧＥ−Ｂ信号を受信するための制御端子とを有する。スイッチ８３は、演算増幅器４２の出力に接続している第１の端子と、ノード７５に接続している第２の端子と、ＰＲＥＣＨＡＲＧＥ−Ｂ信号を受信するための制御端子とを有する。
動作中、検知増幅器１４は、ハイの状態またはローの状態にプログラムすることができる抵抗７７が表すメモリセルの状態を検知する。ビット（Ｂ）、ハイ基準（Ｈ）およびロー基準（Ｌ）は、アドレスおよびデコーダ（図示せず）により検知増幅器１４内でアクセスされる。ＭＲＡＭのようなメモリの場合には、ハイ基準は、抵抗７８により表される個々の高抵抗メモリ状態ＲＨ２にプログラムされたセルである。同様に、ロー基準は、抵抗７９が表す個々の低抵抗メモリ状態ＲＬ２にプログラムされたセルである。ビットは、抵抗７７が表すそのメモリ状態ＲＢが、ハイ（高抵抗状態が表す）またはロー（低抵抗状態が表す）になることができるアドレス指定されたセルである。パス・トランジスタ（図示せず）が、抵抗７７、７８および７９がそれぞれ関連するメモリセルへのアクセスに関連する累積抵抗を表すように、各トランジスタ５２、６２および６８、および関連結合メモリセルの間に存在する場合があることを理解されたい。同様に、パス・トランジスタが、抵抗７７、７８および７９およびＶＳＳ電圧端子間に存在する場合がある。
バイアス回路１２は、検知増幅器１４を制御するために３つの特定のバイアス電圧を生成する。検知増幅器１４は、トランジスタ５２、６２および６８にバイアスをかけるために共通のゲート電圧ＶＢ２を使用する。トランジスタ５２、６２および６８にバイアスをかけることにより、抵抗ＲＢ、ＲＨ２およびＲＬ２の両端には、ＶＢ２より低いトランジスタのしきい値に近いほぼ同じバイアス電圧が供給される。このバイアス供給により、各トランジスタ５２、６２および６８に対して、ＩＢ、ＩＨおよびＩＬで表す飽和電流レベルが確立する。ＩＢ、ＩＨおよびＩＬの値は、これらの抵抗の両端にかけられたほぼ同じバイアス電圧を、ＲＢ、ＲＨ２およびＲＬ２へのアクセスに関連する全有効抵抗で割ったものに近い。この図の場合には、トランジスタ６０および６６は、それにより各トランジスタ６０および６６を通る電流が確立される平均のＩＨおよびＩＬが、（ＩＨ＋ＩＬ）／（２）に等しくなるような方法で接続している。トランジスタ６０および６６へのバイアスは、ノード４６のところに基準電圧ＯＵＴＲＥＦを確立する。ノード４６のところでトランジスタ４４のゲートをトランジスタ６０および６６のゲートに接続すると、電流ミラーとして、同様に（ＩＨ＋ＩＬ）／（２）に等しいトランジスタ４４に対する飽和電流レベルが確立される。次に、出力（ＯＵＴ）であるノード４８のところの電圧は、トランジスタ４４が流した飽和電流（ＩＨ＋ＩＬ）／（２）とトランジスタ５２が流した飽和電流ＩＢの間の差を反映する。低抵抗状態のＲＢの場合には、ノード４８のところの出力信号の定常状態の電圧値は、電位において基準電圧ＯＵＴＲＥＦより低い。高抵抗状態のＲＢの場合には、ノード４８のところの出力信号の定常状態の電圧値は、電位において基準電圧ＯＵＴＲＥＦより高い。
プリチャージおよび等化技術を使用すれば、検知増幅器１４の速度は速くなる。等化スイッチ５０と一緒にプリチャージ・スイッチ８０〜８３を使用することにより、ノード５４、６４、７５、４８および４６に関連する容量を充電するのに必要な時間はかなり短くなる。ＰＲＥＣＨＡＲＧＥ−Ｓ信号によりプリチャージ・スイッチ８０を非導通状態にした後で、等化スイッチ５０を導通状態に維持することにより、ノード４６および４８は等電位に維持され、その定常状態電位に達し、回路に関連する容量性不均衡の影響が低減する。
電圧バイアス部分１２は、基準入力電圧ＶＲＥＦを受信し、検知増幅器１４にプリチャージおよびバイアス電圧を供給するためにＲＨ１およびＲＬ１を使用する。動作中、ＶＢ２は電圧をノード２８のところのＶｒｅｆ入力電圧に等しい状態に維持するために演算増幅器２０により制御される。２つ基準メモリセルＲＨ１およびＲＬ１は、ノード２８に結合している。ＲＨ１抵抗は高抵抗状態のメモリセルであり、ＲＬ１抵抗は低抵抗状態のメモリセルである。トランジスタ２６および３４と一緒に、演算増幅器２０の反転入力を有するＲＨ１およびＲＬ１の接続部は、トランジスタ５２、６２および６８のサイズとほぼ同じサイズを有し、そのため、検知増幅器１４内にＶＲＥＦ値にほぼ等しい定常状態電圧を生成する電圧ＶＢ２が確立する。より詳細に説明すると、定常状態電圧は、ノード５４、６４および７５のところの電圧である。
演算増幅器４２が供給する電圧ＶＢ３は、ノード５４、６４および７５を、その定常状態電圧に近い値にプリチャージするのに使用される。トランジスタ４４、６０および６６のサイズとほぼ同じサイズのトランジスタ２２および３２を使用することにより、演算増幅器４０は、検知増幅器１４内のノード４８および４６を、その定常状態値に近い値にプリチャージするのに使用される電圧ＶＢ１を供給する。
バイアス部分１２は、温度、供給電圧およびプロセスの変動に対して電圧ＶＢ１、ＶＢ２およびＶＢ３を調整するように設計されている。バイアス部分１２および検知増幅器１４間の電圧値のトラッキングは、部分的には、検知増幅器１４内のトランジスタを含む電圧バイアス部分１２のトランジスタをマッチングする意図するデバイス・サイズおよび基準抵抗ＲＨ１およびＲＬ１の使用により行われる。
図２は、メモリ１０を修正したメモリ１１を示す。説明の便宜上、本明細書の図面に共通の同じ要素には同じ参照番号を付けてある。メモリ１１は、演算増幅器４０の出力がＰチャネル・トランジスタ４４、６０および６６のゲートに接続しているミラー電流ＶＢ１に対して、バイアス電圧を供給するという点でメモリ１０とは異なる。トランジスタ４４、６０および６６のゲートは、もはやノード４６に接続していない。演算増幅器２０の出力は、スイッチ８０の第１の端子に接続しているセンス・プリチャージ電圧ＶＢ２を供給する。トランジスタ５２のゲートは、トランジスタ６２および６８のゲート、およびノード４６のところのトランジスタ６２のドレインにだけ接続している。すなわち、トランジスタ５２、６２および６８のゲートは、電圧ＶＢ２から切り離されていて、ノード４６に接続している。
動作中、検知増幅器１４’は、ハイの状態またはローの状態にプログラムすることができる抵抗７７が表すメモリセルの状態を検知する。電圧ＶＢ１は、図１の電圧ＶＢ１と同じ方法でバイアス回路部分１２により供給される。電圧ＶＢ２も図１のＶＢ２と同じ方法で供給され、また電圧ＶＢ３は図１と同じ方法で供給される。電圧ＶＢ１は、（ＩＨ１＋ＩＬ１）／（２）で示すトランジスタ４４、６０および６６に対して共通の飽和電流レベルを設定する。各トランジスタ６０および６６を通る電流（ＩＨ１＋ＩＬ１）／（２）は、ノード４６のところで合計され、抵抗７８および７９にそれぞれＩＨ２およびＩＬ２を
供給するために、トランジスタ６２および６８を通して分配される。電流ＩＨ２およびＩＬ２は、ノード６４および７５のところにそれぞれほぼ等しい電圧を供給するような方法で、抵抗７８および７９にそれぞれバイアスをかける。トランジスタ６２および６８は、ノード４６のところで、それぞれ、ノード６４および７５のところの類似の電圧より高いほぼ１つのトランジスタしきい値である電圧ＯＵＴＲＥＦを供給するような方法で接続している。トランジスタ５２のゲートに供給されたノード４６のところの電圧は、ノード５４のところでノード６４および７５のところの電圧にほぼ等しい電圧を供給する。トランジスタ５２に対して飽和電流レベルＩＢが確立される。電流ＩＢは、ノード５４のところの電圧を抵抗７７の抵抗値で割ったものにほぼ等しい。Ｐチャネル・トランジスタ４４、６０および６６のバイアスＶＢ１は、図１のＮチャネル・トランジスタ５２、６２および６８のＶＢ２バイアスとは反対に、ノード５４、６４および７５のところのほぼ等しい電圧の振幅を確立するために使用されることに留意されたい。
次に、出力（ＯＵＴ）であるノード４８のところの電圧は、トランジスタ４４を通る飽和電流（ＩＨ＋ＩＬ）／（２）とトランジスタ５２を通る飽和電流ＩＢの間の差を反映する。低抵抗状態のＲＢの場合には、ノード４８のところの出力信号の定常状態の電圧値は、電位において基準電圧ＯＵＴＲＥＦより低い。高抵抗状態のＲＢの場合には、ノード４８のところの出力信号の定常状態の電圧値は、電位において基準電圧ＯＵＴＲＥＦより高い。
メモリ１１のプリチャージおよび等化機能の動作は、メモリ１０のところで説明した動作と類似している。それ故、ここでは説明を省略する。
図３は、図１のメモリ１０を修正したメモリ１３を示す。説明の便宜上、本明細書の図面に共通の同じ要素には同じ参照番号を付けてある。メモリ１３は、ＯＵＴＲＥＦ出力端子が、もはやノード４６のところに位置していないために、トランジスタ６０および６６に関連するゲート容量が、出力端子のところに直接接続していないという点でメモリ１０とは異なる。トランジスタ６６および６８のドレインは、もはやノード４６に接続していないで、出力端子ＯＵＴＲＥＦであるノード８４に接続している。等化スイッチ８５は、ノード４６に接続している第１の端子を有し、ノード８４のところでＯＵＴＲＥＦ出力端子に接続している第２の端子を有する。等化スイッチ８５の制御端子は、等化（ＥＱ）信号に接続している。さらに、トランジスタ６２および６８のソースはノード６４のところで直接接続していて、ノード７５は除去されている。プリチャージ・スイッチ８３も除去されている。
メモリ１３の動作は、メモリ１０の動作に非常によく似ているので、説明を簡単にするために、類似の機能の説明は省略する。等化スイッチ５０および８５が導通している間は、検知増幅器１４”の定常状態の動作は、等化スイッチ５０が導通状態の検知増幅器１４の動作とほぼ同じである。等化信号（ＥＱ）が能動状態でなくなった後で、トランジスタ６０および６６は、それぞれトランジスタ６２および６８と一緒に動作し、トランジスタ６２および６８のソース間の接続は、電流ＩＨおよびＩＬの平均を維持し、トランジスタ６０、６６、６２および６８すべてを平均電流（ＩＨ＋ＩＬ）／（２）によりバイアスする。対照的に、図１のメモリ１０内の電流の平均は、トランジスタ６０および６６のドレインのところで一部説明したように行われる。メモリ１０と比較した場合のメモリ１３の利点は、出力ノードであるＯＵＴおよびＯＵＴＲＥＦが、同じ全結合容量を有するように設計されていることである。そのため、出力ノード電圧は、入力に共通の電流のずれが供給された場合と同じようにトラックする。メモリ１３のプリチャージおよび等化機能の動作は、メモリ１０のところで説明した動作と類似している。それ故、ここでは説明を省略する。
図４は、図２のメモリ１１を修正したメモリ１５を示す。説明の都合上、本明細書の図
面に共通の同じ要素には同じ参照番号を付けてある。メモリ１５は、ＯＵＴＲＥＦ出力端子がもはやノード４６のところに位置していないために、トランジスタ６２および６８に関連するゲート容量が出力端子のところに直接接続していないという点でメモリ１１とは異なる。トランジスタ６６および６８のドレインは、もはやノード４６に接続していないで、出力端子ＯＵＴＲＥＦであるノード８４に接続している。等化スイッチ８５は、ノード４６に接続している第１の端子を有し、ノード８４のところでＯＵＴＲＥＦ出力端子に接続している第２の端子を有する。等化スイッチ８５の制御端子は、等化（ＥＱ）信号に接続している。さらに、トランジスタ６２および６８のソースはノード６４のところで直接接続していて、ノード７５は除去されている。プリチャージ・スイッチ８３も除去されている。
メモリ１５の動作は、メモリ１１の動作に非常によく似ているので、説明を簡単にするために、類似の機能の説明は省略する。図２の場合には、トランジスタ６２および６８のドレインは、一緒に電気的に短絡していて、トランジスタ６２および６８のソースは分離している。図４の場合には、トランジスタ６２および６８は、電気的に短絡しているそのソースを有し、分離しているドレインを有する。両方のメモリ１１およびメモリ１５においては、ノード４６のところの電圧は類似の方法で確立され、トランジスタ５２のゲートに供給される。メモリ１５は、メモリ１３がメモリ１０と比較した場合利点を有していたように、メモリ１１と比較した場合利点を有する。その利点とは、出力ノードであるＯＵＴおよびＯＵＴＲＥＦが、同じ全結合容量を有するように設計されていることである。そのため、出力ノード電圧は、入力に共通の電流のずれが供給された場合と同じようにトラックする。メモリ１５のプリチャージおよび等化機能の動作は、メモリ１０のところで説明した動作と類似している。それ故、ここでは説明を省略する。
図５は、図３のメモリ１３を修正したメモリ８９を示す。説明の都合上、本明細書の図面に共通の同じ要素には同じ参照番号を付けてある。メモリ８９は、トランジスタ４４のゲートがノード８４に接続していること、およびトランジスタ６６のゲートがノード４８に接続している点でメモリ１３とは異なる。対照的に、メモリ１３においては、両方のトランジスタ４４および６６のゲートは、ノード４６のところでトランジスタ６０のゲートに接続している。さらに、等化スイッチ８７がメモリ８９に追加されている。等化スイッチ８７の第１の端子は、出力（ＯＵＴ）ノード４８に接続していて、等化スイッチ８７の第２の端子は、出力（ＯＵＴＲＥＦ）ノード８４に接続している。等化スイッチ８７の制御端子は、等化信号（ＥＱ２）に接続している。
メモリ８９の動作は、メモリ１３の動作に非常によく似ているので、説明を簡単にするために、類似の機能の説明は省略する。動作中、等化スイッチ５０および８５が導通している間は、検知増幅器１４””の定常状態の動作は、図３の検知増幅器１４”の定常状態の動作とほぼ同じである。ＥＱおよびＥＱ２を非アサート状態にすると、ノード４８のところの出力端子ＯＵＴは、図３のメモリ１３のところで説明したのと類似の方法で、ＩＢと（ＩＨ１＋ＩＬ１）／（２）の間の差に応じてある電圧に変化する。ある形の場合には、信号ＥＱ２は、信号ＥＱよりは長い短時間の間アサート状態のままでいることができ、スイッチ５０とスイッチ８５との間のすべての容量性不均衡の影響を低減する。ノード４８上の変動に応じて、トランジスタ６６のゲートへのノード４８の交差結合により、ノード８４のところの出力電圧ＯＵＴＲＥＦは、ノード４８から反対方向に変化する。ノード８４からトランジスタ４４のゲートへのフィードバックは、ノード４８および８４内の変動をさらに大きくする。メモリ８９のプリチャージ機能の動作は、メモリ１０のところで説明した動作と類似している。それ故、ここではその説明は省略する。
図６は、図４のメモリ１５と類似しているメモリ８８を示す。説明の都合上、本明細書の図面に共通の同じ要素には同じ参照番号を付けてある。メモリ８８は、トランジスタ５
２のゲートがノード８４に接続していること、およびトランジスタ６８のゲートがノード４８に接続している点でメモリ１５とは異なる。対照的に、メモリ１５においては、両方のトランジスタ５２および６８のゲートは、ノード４６のところでトランジスタ６２のゲートに接続している。さらに、等化スイッチ８７がメモリ８８に追加されている。等化スイッチ８７の第１の端子は、出力（ＯＵＴ）ノード４８に接続していて、等化スイッチ８７の第２の端子は、出力（ＯＵＴＲＥＦ）ノード８４に接続している。等化スイッチ８７の制御端子は、等化信号（ＥＱ２）に接続している。
メモリ８８の動作は、メモリ１５の動作に非常によく似ているので、説明を簡単にするために、類似の機能の説明は省略する。動作中、等化スイッチ５０および８５が導通している間は、検知増幅器１４””’の定常状態の動作は、図４の検知増幅器１４”’の定常状態の動作とほぼ同じである。ＥＱおよびＥＱ２を非アサート状態にすると、ノード４８のところの出力端子ＯＵＴは、図４のメモリ１５のところで説明したのと類似の方法で、ＩＢと（ＩＨ１＋ＩＬ１）／（２）の間の差に応じてある電圧に変化する。ある形の場合には、信号ＥＱ２は、信号ＥＱよりは長い短時間の間アサート状態のままでいることができ、スイッチ５０とスイッチ８５との間のすべての容量性不均衡の影響を低減する。ノード４８上の変動に応じて、トランジスタ６８のゲートへのノード４８の交差結合により、ノード８４のところの出力電圧ＯＵＴＲＥＦは、ノード４８から反対方向に変化する。ノード８４からトランジスタ５２のゲートへのフィードバックは、ノード４８および８４内の変動をさらに大きくする。メモリ８８のプリチャージ機能の動作は、メモリ１０のところで説明した動作と類似している。それ故、ここではその説明は省略する。
図７は、図１、図３または図５の上記検知増幅器のうちのいずれかと一緒に使用することができる利得段９０である。例えば、ノード４８のＯＵＴ信号は、Ｐチャネル・トランジスタ９２およびＰチャネル・トランジスタ９６それぞれのゲートに接続しているＩＮ入力端子に接続している。ノード４６（図１）またはノード８４（図３または図５）のＯＵＴＲＥＦ信号は、Ｐチャネル・トランジスタ１０２およびＰチャネル・トランジスタ１０４それぞれのゲートに接続しているＩＮ＿ＲＥＦ入力端子に接続している。トランジスタ９２は、ＶＤＤ電源電圧端子に接続しているソースと、ＩＮ信号を受信するためのゲートと、出力端子ＯＵＴ−ＢのところでＮチャネル・トランジスタ９４のドレインに接続しているドレインとを有する。トランジスタ９４は、ノード９５に接続しているゲートと、ＶＳＳ電源電圧端子に接続しているソースとを有する。トランジスタ９６は、ＶＤＤ電源電圧端子に接続しているソースと、ＩＮ信号を受信するためのゲートと、ノード９８のところでＮチャネル・トランジスタ１００のドレインに接続しているドレインとを有する。トランジスタ１００のゲートはそのドレインに接続していて、トランジスタ１００のソースはＶＳＳ電源電圧端子に接続している。Ｐチャネル・トランジスタ１０２は、ＶＤＤ電源電圧端子に接続しているソースと、ＩＮ＿ＲＥＦ信号を受信するためのゲートと、ノード９５のところでＮチャネル・トランジスタ１０３のドレインに接続しているドレインとを有する。トランジスタ１０３のドレインは、そのゲートに接続している。トランジスタ１０３は、ＶＳＳ電源電圧端子に接続しているソースを有する。Ｐチャネル・トランジスタ１０４は、ＶＤＤ電源電圧端子に接続しているソースと、ＩＮ＿ＲＥＦ信号に接続しているゲートと、出力端子ＯＵＴのところでＮチャネル・トランジスタ１０６のドレインに接続しているドレインとを有する。トランジスタ１０６のゲートはノード９８に接続している。トランジスタ１０６のソースは、ＶＳＳ電源電圧端子に接続している。
動作中、トランジスタ９２および９６のゲートに供給されたＩＮ信号の電圧は、［（ＶＤＤ−ＩＮ）＋Ｖｔｈｐ］２に比例するこれら２つのトランジスタに対する飽和電流レベルを生成する。ここで、Ｖｔｈｐは、トランジスタ９２のようなＰチャネル・トランジスタのしきい値電圧である。同様に、トランジスタ１０２および１０４のゲートに供給されるＩＮ＿ＲＥＦ信号の電圧は、［（ＶＤＤ−ＩＮ＿ＲＥＦ）＋Ｖｔｈｐ］２に比例するこ
れら２つのトランジスタに対する飽和電流レベルを生成する。トランジスタ９６および１００は、ノード９８のところに出力を有する利得段９０の第１の入力段を形成する。トランジスタ９６を通る電流は、［（ＶＤＤ−ＩＮ）＋Ｖｔｈｐ］２に等しいトランジスタ１０６内の飽和電流状態を生成するために、ダイオード構成のトランジスタ１００により反映される。同様に、トランジスタ１０２および１０３は、ノード９５のところに出力を有する第２の入力段を形成する。トランジスタ１０２を通る電流は、［（ＶＤＤ−ＩＮ＿ＲＥＦ）＋Ｖｔｈｐ］２に等しいトランジスタ９４内の飽和電流状態を生成するために、ダイオード構成のトランジスタ１０３により反映される。トランジスタ９２および９４は、第１の出力段を形成し、トランジスタ１０４および１０６は第２の出力段を形成する。トランジスタ９２および９４の飽和電流状態に応じて、第２の出力段の出力は、ハイまたはロー・ロジック状態の方向に変化する電圧をＯＵＴ＿Ｂのところに有する。同様に、トランジスタ１０４および１０６の飽和電流状態に応じて、第１の出力段の出力は、ＯＵＴ＿Ｂのそれとは反対のロジック状態の方向に変化する電圧をＯＵＴのところに有する。入力信号の差動増幅の大きさは、利得段９０のすべてのトランジスタのサイズ、および差動入力ＩＮおよびＩＮ＿ＲＥＦの直流バイアスに依存することに留意されたい。
図８は、図２、図４または図６の検知増幅器と一緒に使用することができる利得段１５０である。ＩＮ入力信号は、Ｎチャネル・トランジスタ１５６のゲート、およびＮチャネル・トランジスタ１６４のゲートに接続している。ＩＮ＿ＲＥＦ信号は、Ｎチャネル・トランジスタ１７０および１７４のゲートに接続している。Ｐチャネル・トランジスタ１５２は、ＶＤＤ電源電圧端子に接続しているソースと、ノード１５４に接続しているゲートと、出力端子ＯＵＴ＿ＢのところでＮチャネル・トランジスタ１５６のドレインに接続しているドレインとを有する。トランジスタ１５６のゲートは入力信号ＩＮに接続している。トランジスタ１５６のソースはＶＳＳ電源電圧端子に接続している。Ｐチャネル・トランジスタ１６０のソースは、ＶＤＤ電源電圧端子に接続している。トランジスタ１６０のゲートは、そのドレインに接続していて、ノード１６２のところでＮチャネル・トランジスタ１６４のドレインに接続している。トランジスタ１６４のゲートは、入力ＩＮ信号に接続している。トランジスタ１６４のソースは、ＶＳＳ電源電圧端子に接続している。Ｐチャネル・トランジスタ１６８のソースは、ＶＳＳ電源電圧端子に接続している。トランジスタ１６８のゲートは、そのドレインおよびノード１５４のところでＮチャネル・トランジスタ１７０のドレインに接続している。トランジスタ１７０のゲートは、入力ＩＮ＿ＲＥＦに接続している。トランジスタ１７０は、ＶＳＳ電源電圧端子に接続しているソースを有する。Ｐチャネル・トランジスタ１７２のソースはＶＤＤ電源電圧端子に接続している。トランジスタ１７２のゲートはノード１６２に接続している。トランジスタ１７２のドレインは、出力端子ＯＵＴおよびＮチャネル・トランジスタ１７４のドレインに接続している。トランジスタ１７４のゲートは入力信号ＩＮ＿ＲＥＦに接続している。トランジスタ１７４のソースはＶＳＳ電源電圧端子に接続している。
動作中、トランジスタ１５６および１６４のゲートに供給されたＩＮ信号の電圧は、［ＩＮ−ＶＳＳ−Ｖｔｈｎ］２に比例するこれら２つのトランジスタに対する飽和電流レベルを生成する。ここで、Ｖｔｈｎは、トランジスタ１５６のようなＮチャネル・トランジスタのしきい値電圧である。同様に、トランジスタ１７０および１７４のゲートに供給される信号ＩＮ＿Ｒｅｆの電圧は、［ＩＮ＿Ｒｅｆ−ＶＳＳ−Ｖｔｈｎ］２に比例するこれら２つのトランジスタに対する飽和電流レベルを生成する。トランジスタ１６４を通る電流は、［ＩＮ−ＶＳＳ−Ｖｔｈｎ］２に等しいトランジスタ１７２内の飽和電流状態を生成するために、ダイオード構成のトランジスタ１６０により反映される。同様に、トランジスタ１７０を通る電流は、［ＩＮ＿Ｒｅｆ−ＶＳＳ−Ｖｔｈｎ］２に等しいトランジスタ１５２内の飽和電流状態を生成するために、ダイオード構成のトランジスタ１６８により反映される。トランジスタ１５２および１５６の飽和電流状態に応じて、ＯＵＴ＿Ｂのところの電圧は、ハイまたはロー・ロジック状態の方向に変化する。同様に、トランジス
タ１７２および１７４の飽和電流状態に応じて、ＯＵＴのところの電圧は、ＯＵＴ＿Ｂのそれとは反対のロジック状態の方向に変化する。入力信号の差動増幅の大きさは、利得段１５０内のすべてのトランジスタのサイズ、および差動入力ＩＮおよびＩＮ＿ＲＥＦの直流バイアスに依存することに留意されたい。
図９は、図１、図３または図５の上記検知増幅器のいずれかと一緒に使用するための利得段１１０である。Ｐチャネル・トランジスタ１１２は、ＶＤＤ電源電圧端子に接続しているソース、入力信号ＩＮに接続しているゲート、およびＮチャネル・トランジスタ１１４のドレインに出力信号ＯＵＴ＿Ｂを供給するノード１１３のところで接続しているドレインを有する。トランジスタ１１４は、ＶＳＳ電源電圧端子に接続しているソース、ノード１１６に接続しているゲートを有する。Ｐチャネル・トランジスタ１１８は、ＶＤＤ電源電圧端子に接続しているソースと、検知増幅器１、３または５のノード４６からバイアス電圧を受信するために接続しているゲートと、ノード１１６のところでトランジスタ１１４のゲートおよびＮチャネル・トランジスタ１２０のドレインに接続しているドレインとを有する。トランジスタ１２０のゲートは、そのドレインおよびＶＳＳ電源電圧端子に接続しているソースに接続している。Ｐチャネル・トランジスタ１２２は、ＶＤＤ電源電圧端子に接続しているソースと、ＩＮ＿ＲＥＦ信号を受信するゲートと、ＯＵＴ＿ＲＥＦ信号を供給し、Ｎチャネル・トランジスタ１２４のドレインに接続しているドレインとを有する。トランジスタ１２４のゲートは、ノード１１６に接続している。トランジスタ１２４のソースは、ＶＳＳ電源電圧端子に接続している。
動作中、トランジスタ１１２のゲートに供給されたＩＮ信号の電圧は、［（ＶＤＤ−ＩＮ）＋Ｖｔｈｐ］２に比例するこのトランジスタに対する飽和電流レベルを生成する。ここで、Ｖｔｈｐは、トランジスタ１１２のようなＰチャネル・トランジスタのしきい値電圧である。トランジスタ１２２のゲートに供給されるＩＮ＿ＲＥＦ信号の電圧は、［（ＶＤＤ−ＩＮ＿ＲＥＦ）＋Ｖｔｈｐ］２に比例するこのトランジスタに対する飽和電流レベルを生成する。トランジスタ１１８は、［（ＶＤＤ−Ｎｏｄｅ ４６ ｂｉａｓ）＋Ｖｔｈｐ］２に比例するこのトランジスタに対する飽和電流レベルを形成するようにノード４６によりバイアスされる。トランジスタ１１８を通る電流は、［（ＶＤＤＮｏｄｅ ４６
ｂｉａｓ）＋Ｖｔｈｐ］２に等しいトランジスタ１１４および１２４に対する飽和電流レベルを生成するために、トランジスタ１２０により反映される。ノード１１３のところの出力は、トランジスタ１１２を通る飽和電流［（ＶＤＤ−ＩＮ）＋Ｖｔｈｐ］２とトランジスタ１１４を通る飽和電流［（ＶＤＤ−Ｎｏｄｅ ４６ ｂｉａｓ）＋Ｖｔｈｐ］２の差が定義する方向に変化する。トランジスタ１１８のバイアス電圧を、検知増幅器１、３または５のうちの１つの電圧にリンクすることにより、定常状態のノード４６のバイアス電圧は、定常状態電圧ＩＮ＿ＲＥＦにほぼ等しくなる。バイアス電圧が等しいので、ＯＵＴ＿Ｂのところに供給される電圧は、トランジスタ１１２のバイアス電圧ＩＮが電圧ＩＮ＿ＲＥＦより低い場合には、正の方向に変化する。同様に、ＯＵＴ＿Ｂのところに供給される電圧は、トランジスタ１１２のバイアス電圧ＩＮが電圧ＩＮ＿ＲＥＦより高い場合には、負の方向に変化する。
出力ＯＵＴ＿ＲＥＦのところの電圧は、トランジスタ１２２を通る飽和電流［（ＶＤＤ−ＩＮ＿ＲＥＦ）＋Ｖｔｈｐ］２とトランジスタ１２４を通る飽和電流［（ＶＤＤ−Ｎｏｄｅ ４６ ｂｉａｓ）＋Ｖｔｈｐ］２の差により決まる。トランジスタ１１８のバイアス電圧を検知増幅器１、３または５のうちの１つの電圧にリンクすることにより、定常状態のノード４６のバイアス電圧は、定常状態電圧ＩＮ＿ＲＥＦにほぼ等しくなる。バイアス電圧が等しいので、トランジスタ１２２を通る飽和電流は、トランジスタ１２４を通る飽和電流にほぼ等しくなり、ＯＵＴ＿ＲＥＦは静的電圧基準のまま変化しない。この電圧は、検知増幅器においては一過性のものであるが、ノード４６からのバイアス電圧は、ＩＮ＿ＲＥＦに等しくならない。この期間中、ノードＯＵＴ＿ＢおよびＯＵＴ＿ＲＥＦは、
ノード４６の電圧とＩＮ＿ＲＥＦ入力の電圧との差に同じような方法で応答する。それ故、差動利得は遷移電圧の任意の時間中保存される。
図１０は、図２、図４または図６の上記検知増幅器のうちのいずれかと一緒に使用するための利得段１３０である。Ｐチャネル・トランジスタ１３２は、ＶＤＤ電源電圧端子に接続しているソースを有する。トランジスタ１３２のゲートはノード１３８に接続している。トランジスタ１３２のドレインは、ノード１３３のところに出力信号ＯＵＴ＿Ｂを供給し、Ｎチャネル・トランジスタ１３４のドレインに接続している。トランジスタ１３４のゲートは入力信号ＩＮに接続している。トランジスタ１３４のソースは、ＶＳＳ電源電圧端子に接続している。Ｐチャネル・トランジスタ１３６のソースは、ＶＤＤ電源電圧端子に接続している。トランジスタ１３６のゲートは、ノード１３８のところでそのドレインに接続している。トランジスタ１３６のドレインも、Ｎチャネル・トランジスタ１４０のドレインに接続している。トランジスタ１４０のゲートは、検知増幅器２、４または６のノード４６からのバイアス電圧に接続している。トランジスタ１４０のソースはＶＳＳ電源電圧端子に接続している。Ｐチャネル・トランジスタ１４４は、ＶＤＤ電源電圧端子に接続しているソースを有する。トランジスタ１４４のゲートはノード１３８に接続している。トランジスタ１４４のドレインは、出力端子ＯＵＴ＿ＲＥＦおよびＮチャネル・トランジスタ１４６のドレインに接続している。トランジスタ１４６のゲートは入力信号ＩＮ＿ＲＥＦを受信する。トランジスタ１４６のソースはＶＳＳ電源電圧端子に接続している。
動作中、トランジスタ１３４のゲートに供給されたＩＮ信号の電圧は、［ＩＮ−ＶＳＳ−Ｖｔｈｎ］２に比例するこのトランジスタに対する飽和電流レベルを生成する。ここで、Ｖｔｈｎは、トランジスタ１３４のようなＮチャネル・トランジスタのしきい値電圧である。トランジスタ１４６のゲートに供給されるＩＮ＿ＲＥＦ信号の電圧は、［ＩＮ＿Ｒｅｆ−ＶＳＳ−Ｖｔｈｎ］２に比例するこのトランジスタに対する飽和電流レベルを生成する。トランジスタ１４０は、［Ｎｏｄｅ ４６ ｂｉａｓ−ＶＳＳ−Ｖｔｈｎ］２に比例するこのトランジスタに対する飽和電流レベルを形成するように、図２、図４または図６のノード４６によりバイアスされる。トランジスタ１４０および１３６はバイアス段として機能する。トランジスタ１４０を通る電流は、［Ｎｏｄｅ ４６ ｂｉａｓ−ＶＳＳ−Ｖｔｈｎ］２に等しいトランジスタ１３２および１４４に対する飽和電流レベルを生成するために、トランジスタ１３６により反映される。ノード１３３のところの出力は、トランジスタ１３４を通る飽和電流［ＩＮ−ＶＳＳ−Ｖｔｈｎ］２とトランジスタ１３２を通る飽和電流［Ｎｏｄｅ ４６ ｂｉａｓ−ＶＳＳ−Ｖｔｈｎ］２の差が定義する方向に変化する。トランジスタ１３２および１３４は第１の出力段として機能し、トランジスタ１４４および１４６は第２の出力段として機能する。トランジスタ１４０のバイアス電圧を、検知増幅器２、４または６のうちの１つの電圧にリンクすることにより、定常状態のノード４６のバイアス電圧は、定常状態電圧ＩＮ＿ＲＥＦにほぼ等しくなる。バイアス電圧が等しいので、ＯＵＴ＿Ｂのところに供給される電圧は、トランジスタ１３４のバイアス電圧ＩＮが電圧ＩＮ＿ＲＥＦより低い場合には、正の方向に変化する。同様に、ＯＵＴ＿Ｂのところに供給される電圧は、トランジスタ１３４のバイアス電圧ＩＮが電圧ＩＮ＿ＲＥＦより高い場合には、負の方向に変化する。
出力ＯＵＴ＿ＲＥＦのところの電圧は、トランジスタ１４６を通る飽和電流［ＩＮ＿ＲＥＦ−ＶＳＳ−Ｖｔｈｎ］２とトランジスタ１４４を通る飽和電流［Ｎｏｄｅ ４６ ｂｉａｓ−ＶＳＳ−Ｖｔｈｎ］２の差により決まる。トランジスタ１４０のバイアス電圧を、検知増幅器２、４または６のうちの１つの電圧にリンクすることにより、定常状態のノード４６のバイアス電圧は、定常状態電圧ＩＮ＿ＲＥＦにほぼ等しくなる。バイアス電圧が等しいので、トランジスタ１４６を通る飽和電流は、トランジスタ１４４を通る飽和電流にほぼ等しくなり、ＯＵＴ＿ＲＥＦは静的電圧基準のまま変化しない。この電圧は検知
増幅器においては一過性のものであるが、ノード４６からのバイアス電圧はＩＮ＿ＲＥＦに等しくならない。この期間中、ノードＯＵＴ＿ＢおよびＯＵＴ＿ＲＥＦは、ノード４６の電圧とＩＮ＿ＲＥＦ入力の電圧との差に同じような方法で応答する。それ故、差動利得は遷移電圧の任意の時間中保存される。
図１１は、図１、図２、図３、図４、図５または図６に示すバイアス部分１２とは異なるバイアス部分１２’である。電圧バイアス部分１２’は、電源電圧端子ＶＤＤに接続している第１の電流電極、すなわちソースを有するＰチャネル・トランジスタと、演算増幅器４０の出力に接続している制御電極、すなわちゲートと、ノード２４およびＮチャネル・トランジスタ２６のドレインに接続しているドレインとを有する。トランジスタ２６は、そのドレインに接続しているゲートおよびノード２８に接続しているソースを有する。演算増幅器４０は、ノード２８に接続している第１のまたは正の（非反転）入力、および基準電圧ＶＲＥＦに接続している第２のまたは負の（反転）入力を有する。抵抗３０は、１つまたはそれ以上の結合デバイスを通して、ノード２８に結合している第１の端子、および１つまたはそれ以上の結合デバイスを通して、ＶＳＳ基準電圧端子に結合している第２の端子を有する。抵抗３０はＲＨ１の値を有する。Ｐチャネル・トランジスタ３２は、ＶＤＤ電圧端子に接続しているソースと、演算増幅器４０の出力に接続しているゲートと、ノード２４およびＮチャネル・トランジスタ３４のドレインに接続しているドレインとを有する。トランジスタ３４は、そのドレインに接続しているゲートおよびノード２８に接続しているソースを有する。抵抗３６は、１つまたはそれ以上の結合デバイスを通して、ノード２８に結合している第１の端子、および１つまたはそれ以上の結合デバイスを通して、ＶＳＳ基準電圧端子に結合している第２の端子を有する。抵抗３０はＲＬ１の値を有する。演算増幅器は、ノード２４に接続している第１のまたは正の（非反転）入力、および電圧ＶＢ１を供給するためにその出力に接続している第２のまたは負の（反転）入力を有する。演算増幅器４２は、ノード２８に接続している第１のまたは正の（非反転）入力、およびセンス・プリチャージ電圧ＶＢ３を供給するためにその出力に接続している第２のまたは負の（反転）入力を有する。演算増幅器２０の出力は電流源ゲート・バイアスＶＢ２を供給する。
電圧バイアス部分１２’は、基準入力電圧ＶＲＥＦを受信し、それぞれ図１、図２、図３、図４、図５および図６の検知増幅器１４、１４’１４”、１４”’、１４””および１４””’にプリチャージおよびバイアス電圧を供給するためにＲＨ１およびＲＬ１を使用する。動作中、ＶＢ１は演算増幅器４０により制御され、電圧をノード２８のところのＶＲＡＦ入力電圧に等しく維持する。２つの基準メモリセルＲＨ１およびＲＬ１はノード２８に結合している。ＲＨ１抵抗は高抵抗状態のメモリセルであり、ＲＬ１は低抵抗状態のメモリセルである。トランジスタ２６および３４と一緒に、演算増幅器の非反転入力を有するＲＨ１およびＲＬ１の接続部は、図１、図２、図３、図４、図５および図６のトランジスタ５２、６２および６８のサイズとほぼ同じサイズを有し、トランジスタ２２および３２は、図１、図２、図３、図４、図５および図６のトランジスタ４４、６０および６６のサイズとほぼ同じサイズを有し、その結果、それぞれ図１、図２、図３、図４、図５および図６の検知増幅器１４、１４’、１４”、１４”’、１４””および１４””’内にＶＲＥＦ値にほぼ等しい定常状態電圧を生成する電圧ＶＣＢを確立する。より詳細に説明すると、定常状態電圧は、図１および図２のノード５４、６４および７５のところの電圧、および図３、図４、図５および図６のノード５４および６４のところの電圧である。
バイアス部分１２’は、温度、供給電圧およびプロセスの変動に対して電圧ＶＢ１、ＶＢ２およびＶＢ３を調整するように設計されている。図１、図２、図３、図４、図５および図６のバイアス部分１２’と検知増幅器１４、１４’、１４”、１４”’、１４””および１４””’間の電圧値のトラッキングは、それぞれ部分的には、図１、図２、図３、図４、図５および図６の検知増幅器１４、１４’、１４”、１４”’、１４””および１
４””’のトランジスタを有する電圧バイアス部分１２’のトランジスタをマッチングする意図するデバイス・サイズおよび基準抵抗ＲＨ１およびＲＬ１の使用によるものである。
今までの説明で、ＭＲＡＭ検知増幅器回路は、メモリ・ビット・セルの高速で効率的な読取り動作を可能にするためのものであることは明らかであろう。１つの検知増幅器は、基準ハイ・ビット、およびビット・セル電流と比較した場合、差信号を発生する基準ロー・ビットから平均基準電流を発生することができる。検知増幅器内においては、容量性負荷を注意深く分配することにより、ビットおよび基準信号上の容量性負荷を等しくすることができ、それにより差信号が最適化される。検知増幅器が内蔵している実効プリチャージおよび等化機能により、寄生容量性不均衡の影響が最小限度に低減され、動作速度がさらに改善される。
当業者であれば、説明のために選択し本明細書に記載した実施形態に対する種々の変更および修正を容易に思い付くことができるだろう。これらの検知増幅器および利得段の改善は、その状態がビットの抵抗値の変化で明示される他のメモリ・タイプにも適用することができる。いくつかの用途についてＭＲＡＭを例に引いて説明してきたが、他のタイプのメモリセルも本明細書に開示した特徴を使用することができることを理解されたい。トランジスタの導電性のタイプ、トランジスタのタイプ等は容易に変更することができる。このような修正および変更が、本発明の精神から逸脱しない範囲で、これらの修正および変更は、特許請求の範囲の公正な解釈によってだけ査定される本発明の範囲内に含まれる。
特定の実施形態を参照しながら、本発明の有利な点、他の利点および問題の解決方法について説明してきた。しかし、何らかの有利な点、利点または解決方法をもたらしたり、より優れたものにすることができる上記有利な点、利点、問題の解決方法、および任意の要素は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「備える」、「備えている」または任意の他の派生語は、要素のリストを備えるプロセス、方法、物品または装置が、これらの要素を含むばかりでなく、リストに明示されていないか、またはこのようなプロセス、方法、物品または装置固有の他の要素を含むことができるように、非排他的な内容を含む。本明細書で使用する場合、ある（（ａ）または（ａｎ））という用語は、１つまたはそれ以上と定義される。本明細書で使用する場合、複数の（ｐｌｕｒａｌｉｔｙ）という用語は、２つまたはそれ以上と定義される。本明細書で使用する場合、他の（ａｎｏｔｈｅｒ）という用語は、少なくとも２つまたはそれ以上と定義される。本明細書で使用する場合、含む（ｉｎｃｌｕｄｉｎｇ）および／または有する（ｈａｖｉｎｇ）という用語は、備える（すなわち、オープン言語）と定義される。本明細書で使用する場合、結合している（ｃｏｕｐｌｅｄ）という用語は、接続していると定義されるが、必ずしも直接または必ずしも機械的に接続していなくてもよい。
バイアス回路を有する検知増幅器の略図。 バイアス回路を有するもう１つの検知増幅器の略図。 バイアス回路を有するもう１つの検知増幅器の略図。 バイアス回路を有するもう１つの検知増幅器の略図。 バイアス回路を有するもう１つの検知増幅器の略図。 バイアス回路を有するさらにもう１つの検知増幅器の略図。 図１、図３および図５に示す検知増幅器のいずれかと一緒に使用するための検知増幅器に関連する利得段の略図。 図２、図４および図６に示す検知増幅器のいずれかと一緒に使用するための検知増幅器に関連するもう１つの利得段の略図。 図１、図３および図５に示す検知増幅器のいずれかと一緒に使用するための検知増幅器のもう１つの利得段の略図。 図２、図４および図６に示す検知増幅器のいずれかと一緒に使用するための検知増幅器のもう１つの利得段の略図。 図１、図２、図３、図４、図５または図６のいずれかに示すバイアス回路の代わりに使用するための別のバイアス回路の略図。

Claims (7)

  1. ハイの状態またはローの状態にプログラムすることができるメモリセルの状態を検知するための検知増幅器であって、
    ハイの状態にプログラムされる第１のハイ基準メモリセルと、
    ローの状態にプログラムされる第１のロー基準メモリセルと、
    メモリセルに結合している第１の電流電極と、バイアス電圧を受信するための制御電極と、出力信号を供給するための第２の電流電極とを有する第１の導電性タイプの第１のトランジスタと、
    前記第１のトランジスタの第２の電流電極に結合している第１の電流電極と、第１の電圧端子に結合している第２の電流電極と、制御電極と、を有する第２の導電性タイプの第２のトランジスタと、
    前記第１のハイ基準メモリセルに結合している第１の電流電極と、前記第１のトランジスタの前記制御電極に結合している制御電極と、第２の電流電極とを有する前記第１の導電性タイプの第３のトランジスタと、
    第４のトランジスタであって、前記第３のトランジスタの第２の電流電極に結合している第１の電流電極と、前記第４のトランジスタの第１の電流電極および前記第２のトランジスタの制御電極に結合している制御電極と、前記第１の電圧端子に結合している第２の電流電極と、を有する第２の導電性タイプの第４のトランジスタと、
    前記第１のロー基準メモリセルに結合している第１の電流電極と、前記第１のトランジスタの制御電極に結合している制御電極と、基準アウト信号を供給するための第２の電流電極と、を有する第１の導電性タイプの第５のトランジスタと、
    第６のトランジスタであって、前記第５のトランジスタの第２の電流電極に結合している第１の電流電極と、前記第６のトランジスタの第１の電流電極および前記第４のトランジスタの制御電極に直接接続している制御電極と、前記第１の電圧端子に結合している第２の電流電極と、を有する第２の導電性タイプの第６のトランジスタと、
    を備える検知増幅器。
  2. 前記バイアス電圧を供給するためのバイアス手段をさらに備える請求項１に記載の検知増幅器。
  3. 前記バイアス手段が、
    前記ハイの状態にプログラムされる第２のハイ基準メモリセルと、
    前記ローの状態にプログラムされる第２のロー基準メモリセルと、
    前記第２のハイ基準メモリセルに結合している第１の電流電極と、制御電極と、第２の電流電極と、を有する第１の導電性タイプの第７のトランジスタと、
    基準電圧を受信するための非反転入力と、前記第７のトランジスタの第１の電流電極に結合している反転入力と、前記第７のトランジスタの制御電極に結合している出力と、を有する演算増幅器と、
    第８のトランジスタであって、前記第７のトランジスタの第２の電流電極に結合している第１の電流電極と、前記第８のトランジスタの第１の電流電極に結合している制御電極と、前記第１の電圧端子に結合している第２の電流電極と、を有する第２の導電性タイプの第８のトランジスタと、
    前記第２のロー基準メモリセルおよび前記第７のトランジスタの第１の電流電極に結合している第１の電流電極と、前記演算増幅器の出力に結合している制御電極と、前記第８のトランジスタの第１の電流電極に結合している第２の電流電極と、を有する前記第１の導電性タイプの第９のトランジスタと、
    第１０のトランジスタであって、前記第９のトランジスタの第２の電流電極に結合している第１の電流電極と、前記第１０のトランジスタの第１の電流電極に結合している制御電極と、前記第１の電圧端子に結合している第２の電流電極と、を有する前記第２の導電
    性タイプの第１０のトランジスタと、を備え、
    前記第１、第３、第５、第７、および第９のトランジスタが第１のサイズを有し、前記第２、第４、第６、第８、および第１０のトランジスタが第２のサイズを有する、請求項２に記載の検知増幅器。
  4. 前記バイアス手段が、
    前記ハイの状態にプログラムされる第２のハイ基準メモリセルと、
    前記ローの状態にプログラムされる第２のロー基準メモリセルと、
    前記第２のハイ基準メモリセルに結合している第１の電流電極と、制御電極と、同制御電極に結合している第２の電流電極と、を有する第１の導電性タイプの第７のトランジスタと、
    前記第７のトランジスタの第２の電流電極に結合している第１の電流電極と、制御電極と、前記電圧端子に結合している第２の電流電極とを有する第２の導電性タイプの第８のトランジスタと、
    基準電圧を受信するための反転入力と、前記第７のトランジスタの前記第１の電流電極に結合している非反転入力と、前記第８のトランジスタの前記制御電極に結合している出力と、を有する演算増幅器と、
    前記第２のロー基準メモリセルおよび前記第７のトランジスタの第１の電流電極に結合している第１の電流電極と、前記第７のトランジスタの制御電極に結合している制御電極と、前記第８のトランジスタの第１の電流電極に結合している第２の電流電極と、を有する第１の導電性タイプの第９のトランジスタと、
    前記第９のトランジスタの第２の電流電極に結合している第１の電流電極と、前記演算増幅器の前記出力に結合している制御電極と、前記第１の電圧端子に結合している第２の電流電極と、を有する第２の導電性タイプの第１０のトランジスタと、を備え、
    前記第１、第３、第５、第７、および第９のトランジスタが第１のサイズを有し、前記第２、第４、第６、第８、および第１０のトランジスタが第２のサイズを有する、請求項２に記載の検知増幅器。
  5. 前記第１のトランジスタ、前記第３のトランジスタおよび前記第５のトランジスタの前記第２の電流電極上の電圧を等化するための等化手段と、
    前記第１のトランジスタ、前記第３のトランジスタ、および前記第５のトランジスタの第１の電流電極をプリチャージするための第１のプリチャージ手段と、
    前記第１のトランジスタ、前記第３のトランジスタおよび前記第５のトランジスタの第２の電流電極をプリチャージするための第２のプリチャージ手段と、をさらに備える請求項１に記載の検知増幅器。
  6. 請求項１に記載の前記検知増幅器を備える検知システムにおいて、前記検知システムが利得段階をさらに備え、同利得段段階が、
    前記出力信号を受信するための入力と、出力とを有する第１の入力段階と、
    前記基準アウト信号を受信するため入力と、出力とを有する第２の入力段階と、
    前記出力信号を受信するための第１の入力と、前記第２の入力段階の出力に結合している第２の入力と、出力とを有する第１の出力段階と、
    前記基準アウト信号を受信するための第１の入力と、前記第１の入力段階の出力に結合している第２の入力と、出力とを有する第２の出力段階と、を備える検知システム。
  7. 請求項１に記載の前記検知増幅器を備える検知システムにおいて、同検知システムが利得段階をさらに備え、同利得段階が、
    前記第４のトランジスタの第１の電流電極に結合している入力と、出力と、を有するバイアス段階と、
    前記出力信号を受信するための第１の入力と、前記バイアス段の出力に結合している第
    ２の入力と、出力と、を有する第１の出力段階と、
    前記基準アウト信号を受信するための第１の入力と、前記バイアス段階の出力に結合している第２の入力と、出力と、を有する第２の出力段階と、を備える検知システム。
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