JPH10149692A - 電流センス型データ読出回路及びこれを備えたメモリ - Google Patents
電流センス型データ読出回路及びこれを備えたメモリInfo
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- JPH10149692A JPH10149692A JP30779896A JP30779896A JPH10149692A JP H10149692 A JPH10149692 A JP H10149692A JP 30779896 A JP30779896 A JP 30779896A JP 30779896 A JP30779896 A JP 30779896A JP H10149692 A JPH10149692 A JP H10149692A
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Abstract
(57)【要約】
【課題】誤読出しすることなくビット線電位を比較的低
くする。 【解決手段】電流出力端がビット線ＢＬに接続された定
電流源２０と、電流入力端がビット線ＢＬに接続され制
御入力端の電位ＶＧに応じた電流ＩＣが流れる可変電流
源４０と、参照電位Ｖrefとビット線電位ＶＢとの差を
増幅して出力し該制御入力端に供給する差動アンプ５０
と、差動アンプ５０の出力ＶＧを２値化する２値化回路
とを備えている。
くする。 【解決手段】電流出力端がビット線ＢＬに接続された定
電流源２０と、電流入力端がビット線ＢＬに接続され制
御入力端の電位ＶＧに応じた電流ＩＣが流れる可変電流
源４０と、参照電位Ｖrefとビット線電位ＶＢとの差を
増幅して出力し該制御入力端に供給する差動アンプ５０
と、差動アンプ５０の出力ＶＧを２値化する２値化回路
とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
に用いて好適な電流センス型データ読出回路及びこれを
備えたメモリに関する。
に用いて好適な電流センス型データ読出回路及びこれを
備えたメモリに関する。
【０００２】
【従来の技術】メモリ用センスアンプは、プリチャージ
・ディスチャージ型、差動型及び電流センス型があり、
ビット線電位に基づいて、アドレス指定されたメモリセ
ルの記憶内容‘０’又は‘１’を検出する。プリチャー
ジ・ディスチャージ型は、メモリセルのトランジスタを
完全にオフにさせることが難しいフラッシュメモリには
不適である。また、フラッシュメモリでは記憶容量向上
のために記憶内容を単一ビット線で読み出す構成になっ
ているので、レファランスビット線を必要とする差動型
は、フラッシュメモリに不適である。
・ディスチャージ型、差動型及び電流センス型があり、
ビット線電位に基づいて、アドレス指定されたメモリセ
ルの記憶内容‘０’又は‘１’を検出する。プリチャー
ジ・ディスチャージ型は、メモリセルのトランジスタを
完全にオフにさせることが難しいフラッシュメモリには
不適である。また、フラッシュメモリでは記憶容量向上
のために記憶内容を単一ビット線で読み出す構成になっ
ているので、レファランスビット線を必要とする差動型
は、フラッシュメモリに不適である。
【０００３】これらに対し、電流センス型は、メモリセ
ルに電流を流すのでそのトランジスタが完全にオフにな
らないものに適用され、また、レファランスビット線が
不要であるので、フラッシュメモリに比較的適してい
る。図４は、メモリに適用された従来の電流センス型デ
ータ読出回路を示す。このメモリは、例えばフラッシュ
メモリであり、メモリセル１０では、フローティングゲ
ートＦＧを備えたｎＭＯＳトランジスタのソース、コン
トロールゲートＣＧ及びドレインにそれぞれソース線Ｓ
Ｌ、ワード線ＷＬ及びビット線ＢＬが接続されている。
ビット線ＢＬには、定電流源２０の電流出力端及び２値
化回路３０が接続されている。２値化回路３０は高入力
インピーダンスであり、定電流源２０から流出する電流
ＩＣ0は、ビット線ＢＬ及びメモリセル１０を通ってソ
ース線ＳＬへ流れる。データ読出時には、ワード線ＷＬ
及びソース線ＳＬにそれぞれ例えば５Ｖ及び０Ｖが印加
される。
ルに電流を流すのでそのトランジスタが完全にオフにな
らないものに適用され、また、レファランスビット線が
不要であるので、フラッシュメモリに比較的適してい
る。図４は、メモリに適用された従来の電流センス型デ
ータ読出回路を示す。このメモリは、例えばフラッシュ
メモリであり、メモリセル１０では、フローティングゲ
ートＦＧを備えたｎＭＯＳトランジスタのソース、コン
トロールゲートＣＧ及びドレインにそれぞれソース線Ｓ
Ｌ、ワード線ＷＬ及びビット線ＢＬが接続されている。
ビット線ＢＬには、定電流源２０の電流出力端及び２値
化回路３０が接続されている。２値化回路３０は高入力
インピーダンスであり、定電流源２０から流出する電流
ＩＣ0は、ビット線ＢＬ及びメモリセル１０を通ってソ
ース線ＳＬへ流れる。データ読出時には、ワード線ＷＬ
及びソース線ＳＬにそれぞれ例えば５Ｖ及び０Ｖが印加
される。
【０００４】
【発明が解決しようとする課題】メモリセル１０のフロ
ーティングゲートＦＧの電荷量が０の記憶状態では、メ
モリセル１０の抵抗が比較的小さく、ビット線ＢＬのビ
ット線電位ＶＢはＶＢ＜Ｖrefとなり、２値化回路３０
の出力端に接続されたデータ線ＤＬの電位は０Ｖにな
る。これに対し、メモリセル１０のフローティングゲー
トＦＧに負電荷が蓄積されている記憶状態では、メモリ
セル１０の抵抗が比較的大きく、ＶＢ＞Ｖrefとなって
データ線ＤＬの電位が電位ＶＤＤとなる。この時のビッ
ト線電位ＶＢは、例えば３Ｖと比較的高いので、フロー
ティングゲートＦＧに蓄積された電子が２０メモリセル
がフローティングゲート又は疑似フローティングゲート
に蓄積された電子がトンネル効果により極薄のゲート酸
化膜を通ってビット線へ抜け出るのが防止され、２０オ
ングストローム程度の極めて薄いゲート酸化膜をトンネ
ル効果で通過してビット線ＢＬへ抜け、データ保持特性
が悪化する。これを防止するために定電流ＩＣ0を小さ
くすると、記憶値が‘１’のときと‘０’のときのビッ
ト線電位ＶＢの差が小さくなり、フローティングゲート
ＦＧの蓄積電荷のばらつきにより誤読出しが生ずる。
ーティングゲートＦＧの電荷量が０の記憶状態では、メ
モリセル１０の抵抗が比較的小さく、ビット線ＢＬのビ
ット線電位ＶＢはＶＢ＜Ｖrefとなり、２値化回路３０
の出力端に接続されたデータ線ＤＬの電位は０Ｖにな
る。これに対し、メモリセル１０のフローティングゲー
トＦＧに負電荷が蓄積されている記憶状態では、メモリ
セル１０の抵抗が比較的大きく、ＶＢ＞Ｖrefとなって
データ線ＤＬの電位が電位ＶＤＤとなる。この時のビッ
ト線電位ＶＢは、例えば３Ｖと比較的高いので、フロー
ティングゲートＦＧに蓄積された電子が２０メモリセル
がフローティングゲート又は疑似フローティングゲート
に蓄積された電子がトンネル効果により極薄のゲート酸
化膜を通ってビット線へ抜け出るのが防止され、２０オ
ングストローム程度の極めて薄いゲート酸化膜をトンネ
ル効果で通過してビット線ＢＬへ抜け、データ保持特性
が悪化する。これを防止するために定電流ＩＣ0を小さ
くすると、記憶値が‘１’のときと‘０’のときのビッ
ト線電位ＶＢの差が小さくなり、フローティングゲート
ＦＧの蓄積電荷のばらつきにより誤読出しが生ずる。
【０００５】本発明の目的は、このような問題点に鑑
み、誤読出しすることなくビット線電位を比較的低くす
ることができる電流センス型データ読出回路及びこれを
備えたメモリを提供することにある。
み、誤読出しすることなくビット線電位を比較的低くす
ることができる電流センス型データ読出回路及びこれを
備えたメモリを提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】本発明
の電流センス型データ読出回路では、電流出力端がビッ
ト線に接続された定電流源と、電流入力端が該ビット線
に接続され、制御入力端の電位に応じた電流が流れる可
変電流源と、参照電位と該ビット線の電位との差を増幅
して出力し該制御入力端に供給する増幅回路と、該増幅
回路の出力をデジタル化するデジタル化回路と、を有す
る。
の電流センス型データ読出回路では、電流出力端がビッ
ト線に接続された定電流源と、電流入力端が該ビット線
に接続され、制御入力端の電位に応じた電流が流れる可
変電流源と、参照電位と該ビット線の電位との差を増幅
して出力し該制御入力端に供給する増幅回路と、該増幅
回路の出力をデジタル化するデジタル化回路と、を有す
る。
【０００７】この第１発明によれば、可変電流源の制御
入力端の電位に対する可変電流源に流れる電流のコンダ
クタンスｇを比較的小さくし、このコンダクタンスｇと
増幅回路の増幅率Ａとの積を比較的大きくすることによ
り、増幅回路の出力振幅を大きくしてデジタル化回路の
応答を高速化するとともに誤読み出しを防止することが
でき、さらに、ビット線電位を任意の参照電位に近付け
且つその振幅を比較的小さくすることができるという効
果を奏する。
入力端の電位に対する可変電流源に流れる電流のコンダ
クタンスｇを比較的小さくし、このコンダクタンスｇと
増幅回路の増幅率Ａとの積を比較的大きくすることによ
り、増幅回路の出力振幅を大きくしてデジタル化回路の
応答を高速化するとともに誤読み出しを防止することが
でき、さらに、ビット線電位を任意の参照電位に近付け
且つその振幅を比較的小さくすることができるという効
果を奏する。
【０００８】本発明の第１態様のメモリでは、上記電流
センス型データ読出回路と、上記ビット線に接続され、
データ読出時に記憶値に応じた電流が流れるメモリセル
と、を有する。この第１態様によれば、参照電位を比較
的低い値にすることによりビット線電位が比較的低い値
になるので、ビット線電位が高いことによるメモリセル
の記憶保持状態の悪化が防止されるという効果を奏す
る。
センス型データ読出回路と、上記ビット線に接続され、
データ読出時に記憶値に応じた電流が流れるメモリセル
と、を有する。この第１態様によれば、参照電位を比較
的低い値にすることによりビット線電位が比較的低い値
になるので、ビット線電位が高いことによるメモリセル
の記憶保持状態の悪化が防止されるという効果を奏す
る。
【０００９】本発明の第２態様のメモリでは、上記デジ
タル化回路は２値化回路であり、上記メモリセルはフラ
ッシュメモリセルである。この第２態様によれば、参照
電位を比較的低い値にすることによりビット線電位が比
較的低い値になるので、メモリセルトランジスタのフロ
ーティングゲートに蓄積された電子がトンネル効果によ
り極薄のゲート酸化膜を通ってビット線へ抜け出るのが
防止され、メモリセルの記憶保持状態の悪化が防止され
るという効果を奏する。
タル化回路は２値化回路であり、上記メモリセルはフラ
ッシュメモリセルである。この第２態様によれば、参照
電位を比較的低い値にすることによりビット線電位が比
較的低い値になるので、メモリセルトランジスタのフロ
ーティングゲートに蓄積された電子がトンネル効果によ
り極薄のゲート酸化膜を通ってビット線へ抜け出るのが
防止され、メモリセルの記憶保持状態の悪化が防止され
るという効果を奏する。
【００１０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図１は、電流センス型データ読出回
路の概略構成を示す。図４と同一構成要素には、同一符
号を付してその説明を省略する。ビット線ＢＬには、可
変電流源４０の電流入力端が接続されている。ビット線
ＢＬの電位ＶＢ及び参照電位Ｖrefはそれぞれ差動アン
プ５０の非反転入力端及び反転入力端に供給される。差
動アンプ５０の出力端に接続された配線ＣＬの電位ＶＧ
は、可変電流源４０の制御入力端及び２値化回路３０の
入力端に供給される。可変電流源４０に流れる電流ＩＣ
は、制御電位ＶＧの増加関数になっている。電位ＶＧは
２値化回路３０で２値化され、その２値データがデータ
線ＤＬに取り出される。センスアンプは、差動アンプ５
０と２値化回路３０とで構成されている。
施形態を説明する。図１は、電流センス型データ読出回
路の概略構成を示す。図４と同一構成要素には、同一符
号を付してその説明を省略する。ビット線ＢＬには、可
変電流源４０の電流入力端が接続されている。ビット線
ＢＬの電位ＶＢ及び参照電位Ｖrefはそれぞれ差動アン
プ５０の非反転入力端及び反転入力端に供給される。差
動アンプ５０の出力端に接続された配線ＣＬの電位ＶＧ
は、可変電流源４０の制御入力端及び２値化回路３０の
入力端に供給される。可変電流源４０に流れる電流ＩＣ
は、制御電位ＶＧの増加関数になっている。電位ＶＧは
２値化回路３０で２値化され、その２値データがデータ
線ＤＬに取り出される。センスアンプは、差動アンプ５
０と２値化回路３０とで構成されている。
【００１１】図２は、図１の回路をＭＯＳトランジスタ
で構成した例を示す。図中、２１、２２、２４、２５、
３１、３２、３５、５１、５２及び５４はｐＭＯＳトラ
ンジスタであり、残りの２３、２６１〜２６４、３３、
３４、３６、４１、４２、５３及び５５はｎＭＯＳトラ
ンジスタである。活性化信号＊ＡＣＴは、０Ｖで回路を
動作状態にし電位ＶＤＤ、例えば５Ｖで回路を非動作状
態にするための信号であり、この信号でオン・オフされ
るｐＭＯＳトランジスタ２２、２５、３１及びｎＭＯＳ
トランジスタ３６は、トランジスタスイッチである。
で構成した例を示す。図中、２１、２２、２４、２５、
３１、３２、３５、５１、５２及び５４はｐＭＯＳトラ
ンジスタであり、残りの２３、２６１〜２６４、３３、
３４、３６、４１、４２、５３及び５５はｎＭＯＳトラ
ンジスタである。活性化信号＊ＡＣＴは、０Ｖで回路を
動作状態にし電位ＶＤＤ、例えば５Ｖで回路を非動作状
態にするための信号であり、この信号でオン・オフされ
るｐＭＯＳトランジスタ２２、２５、３１及びｎＭＯＳ
トランジスタ３６は、トランジスタスイッチである。
【００１２】定電流源２０では、ｐＭＯＳトランジスタ
２１とｐＭＯＳトランジスタ２４とでカレントミラー回
路が構成されており、これらトランジスタに流れる電流
は互いに等しい。ｐＭＯＳトランジスタ２１に流れる電
流は、ｎＭＯＳトランジスタ２３のゲートに印加される
定電位Ｖｂｂで定められる。活性化信号＊ＡＣＴが電位
ＶＤＤのときｐＭＯＳトランジスタ２２及び２５がオフ
になって定電流源２０が非動作状態になり、活性化信号
＊ＡＣＴが０ＶのときｐＭＯＳトランジスタ２２及び２
５がオンになって定電流源２０が動作状態になる。
２１とｐＭＯＳトランジスタ２４とでカレントミラー回
路が構成されており、これらトランジスタに流れる電流
は互いに等しい。ｐＭＯＳトランジスタ２１に流れる電
流は、ｎＭＯＳトランジスタ２３のゲートに印加される
定電位Ｖｂｂで定められる。活性化信号＊ＡＣＴが電位
ＶＤＤのときｐＭＯＳトランジスタ２２及び２５がオフ
になって定電流源２０が非動作状態になり、活性化信号
＊ＡＣＴが０ＶのときｐＭＯＳトランジスタ２２及び２
５がオンになって定電流源２０が動作状態になる。
【００１３】負荷ＦＥＴ回路２６は、ｎＭＯＳトランジ
スタ２６１とｎＭＯＳトランジスタ２６２との直列接続
回路に、ｎＭＯＳトランジスタ２６３とｎＭＯＳトラン
ジスタ２６４との直列接続回路が並列に接続されてい
る。ｎＭＯＳトランジスタ２６１及び２６２のゲートは
ｎＭＯＳトランジスタ２６１のドレインに接続され、ｎ
ＭＯＳトランジスタ２６３及び２６４のゲートはそれぞ
れｎＭＯＳトランジスタ２６３及び２６４のドレインに
接続されている。負荷ＦＥＴ２６は、ｎＭＯＳトランジ
スタ２６１とｎＭＯＳトランジスタ２６２との直列接続
のみ、ｎＭＯＳトランジスタ２６３とｎＭＯＳトランジ
スタ２６４との直列接続のみ、又はｎＭＯＳトランジス
タ２６１のみで構成することも可能であるが、チップ占
有面積をできるだけ狭くして、ビット線電位ＶＢの上限
が後述の値になるよう最適な抵抗値を得るためにこのよ
うな構成にしている。
スタ２６１とｎＭＯＳトランジスタ２６２との直列接続
回路に、ｎＭＯＳトランジスタ２６３とｎＭＯＳトラン
ジスタ２６４との直列接続回路が並列に接続されてい
る。ｎＭＯＳトランジスタ２６１及び２６２のゲートは
ｎＭＯＳトランジスタ２６１のドレインに接続され、ｎ
ＭＯＳトランジスタ２６３及び２６４のゲートはそれぞ
れｎＭＯＳトランジスタ２６３及び２６４のドレインに
接続されている。負荷ＦＥＴ２６は、ｎＭＯＳトランジ
スタ２６１とｎＭＯＳトランジスタ２６２との直列接続
のみ、ｎＭＯＳトランジスタ２６３とｎＭＯＳトランジ
スタ２６４との直列接続のみ、又はｎＭＯＳトランジス
タ２６１のみで構成することも可能であるが、チップ占
有面積をできるだけ狭くして、ビット線電位ＶＢの上限
が後述の値になるよう最適な抵抗値を得るためにこのよ
うな構成にしている。
【００１４】可変電流源４０では、ｎＭＯＳトランジス
タ４１とｎＭＯＳトランジスタ４２とが直列接続され、
ｎＭＯＳトランジスタ４１のゲートとｎＭＯＳトランジ
スタ４２のゲートとが短絡されてこれが制御入力端にな
っており、これに配線ＣＬが接続されている。可変電流
源４０もｎＭＯＳトランジスタ４１のみで構成すること
が可能であるが、上記同様の理由により、このような構
成にしている。可変電流源４０に流れる電流ＩＣは、配
線ＣＬの電位ＶＧが上昇すると大きくなり、電位ＶＧが
低下すると小さくなる。
タ４１とｎＭＯＳトランジスタ４２とが直列接続され、
ｎＭＯＳトランジスタ４１のゲートとｎＭＯＳトランジ
スタ４２のゲートとが短絡されてこれが制御入力端にな
っており、これに配線ＣＬが接続されている。可変電流
源４０もｎＭＯＳトランジスタ４１のみで構成すること
が可能であるが、上記同様の理由により、このような構
成にしている。可変電流源４０に流れる電流ＩＣは、配
線ＣＬの電位ＶＧが上昇すると大きくなり、電位ＶＧが
低下すると小さくなる。
【００１５】差動アンプ５０では、ｎＭＯＳトランジス
タ５３とｎＭＯＳトランジスタ５５とでカレントミラー
回路が構成されており、ｎＭＯＳトランジスタ５３のド
レイン電流Ｉ５３とｎＭＯＳトランジスタ５５のドレイ
ン電流Ｉ５５とが互いに等しい。ドレイン電流Ｉ５３
は、ｐＭＯＳトランジスタ５２のドレイン電流Ｉ５２と
ｐＭＯＳトランジスタ５２のドレインに接続された配線
ＣＬに流れる電流Ｉｇとの和に等しい。ｐＭＯＳトラン
ジスタ５２及び５４のゲートにはそれぞれ参照電位Ｖre
f及びビット線ＢＬの電位ＶＢが供給される。電位ＶＢ
が低下すると、電流Ｉｇが減少し、電位ＶＧが低下し、
電流ＩＣが減少する。逆に電位ＶＢが上昇すると、電流
Ｉｇが増加し、電位ＶＧが上昇し、電流ＩＣが増加す
る。
タ５３とｎＭＯＳトランジスタ５５とでカレントミラー
回路が構成されており、ｎＭＯＳトランジスタ５３のド
レイン電流Ｉ５３とｎＭＯＳトランジスタ５５のドレイ
ン電流Ｉ５５とが互いに等しい。ドレイン電流Ｉ５３
は、ｐＭＯＳトランジスタ５２のドレイン電流Ｉ５２と
ｐＭＯＳトランジスタ５２のドレインに接続された配線
ＣＬに流れる電流Ｉｇとの和に等しい。ｐＭＯＳトラン
ジスタ５２及び５４のゲートにはそれぞれ参照電位Ｖre
f及びビット線ＢＬの電位ＶＢが供給される。電位ＶＢ
が低下すると、電流Ｉｇが減少し、電位ＶＧが低下し、
電流ＩＣが減少する。逆に電位ＶＢが上昇すると、電流
Ｉｇが増加し、電位ＶＧが上昇し、電流ＩＣが増加す
る。
【００１６】２値化回路３０では、ｐＭＯＳトランジス
タ３１とｎＭＯＳトランジスタ３６のゲートが互いに短
絡され、ｐＭＯＳトランジスタ３２とｎＭＯＳトランジ
スタ３３〜３５のゲートが互いに短絡されている。活性
化信号＊ＡＣＴが電位ＶＤＤのとき、ｐＭＯＳトランジ
スタ３１がオフ、ｎＭＯＳトランジスタ３６がオンにな
り、２値化回路３０が非動作状態、データ線ＤＬが低レ
ベルになる。活性化信号＊ＡＣＴが０Ｖのとき、ｐＭＯ
Ｓトランジスタ３１がオン、ｎＭＯＳトランジスタ３６
がオフになり、２値化回路３０が動作状態になる。２値
化回路３０のしきい値電圧をＶthとすると、ＶＧ＜Ｖth
のとき、ｐＭＯＳトランジスタ３２及び３５がオン、ｎ
ＭＯＳトランジスタ３３及び３４がオフになり、データ
線ＤＬが高レベルになる。ｐＭＯＳトランジスタ３５
は、この状態に遷移する時の電位ＶＤの立ち上がりを高
速化するためのものである。ＶＧ＞Ｖthのとき、ｐＭＯ
Ｓトランジスタ３２及び３５がオフ、ｎＭＯＳトランジ
スタ３３及び３４がオンになり、データ線ＤＬが低レベ
ルになる。
タ３１とｎＭＯＳトランジスタ３６のゲートが互いに短
絡され、ｐＭＯＳトランジスタ３２とｎＭＯＳトランジ
スタ３３〜３５のゲートが互いに短絡されている。活性
化信号＊ＡＣＴが電位ＶＤＤのとき、ｐＭＯＳトランジ
スタ３１がオフ、ｎＭＯＳトランジスタ３６がオンにな
り、２値化回路３０が非動作状態、データ線ＤＬが低レ
ベルになる。活性化信号＊ＡＣＴが０Ｖのとき、ｐＭＯ
Ｓトランジスタ３１がオン、ｎＭＯＳトランジスタ３６
がオフになり、２値化回路３０が動作状態になる。２値
化回路３０のしきい値電圧をＶthとすると、ＶＧ＜Ｖth
のとき、ｐＭＯＳトランジスタ３２及び３５がオン、ｎ
ＭＯＳトランジスタ３３及び３４がオフになり、データ
線ＤＬが高レベルになる。ｐＭＯＳトランジスタ３５
は、この状態に遷移する時の電位ＶＤの立ち上がりを高
速化するためのものである。ＶＧ＞Ｖthのとき、ｐＭＯ
Ｓトランジスタ３２及び３５がオフ、ｎＭＯＳトランジ
スタ３３及び３４がオンになり、データ線ＤＬが低レベ
ルになる。
【００１７】次に、上記の如く構成された電流センス型
データ読出回路の動作を説明する。メモリセル１０は例
えばフラッシュメモリセルであり、データ読出時には、
ワード線ＷＬ及びソース線ＳＬがそれぞれ例えば５Ｖ及
び０Ｖにされる。後述のように、メモリセル１０の記憶
状態によらずＶＢ＞Ｖrefとなる。ビット線電位ＶＢが
上昇すると、電流ＩＣが増加し、この増加分だけビット
線電流ＩＢが減少して、ビット線電位ＶＢが低下する。
ビット線電位ＶＢの低下により電位ＶＧが低下して電流
ＩＣが減少し、ビット線電流ＩＢが増加してビット線電
位ＶＢが上昇する。したがって、ビット線の電位ＶＢ及
び電流ＩＢがある値に収束し安定する。メモリセル１０
のフローティングゲートＦＧに電荷が存在しなくてメモ
リセル１０の抵抗が比較的小さい場合の方が、フローテ
ィングゲートＦＧに負電荷が存在してメモリセル１０の
抵抗が比較的大きい場合よりもビット線電流ＩＢが大き
いので、両者の場合でビット線電位ＶＢ及びビット線電
流ＩＢの収束値が異なる。
データ読出回路の動作を説明する。メモリセル１０は例
えばフラッシュメモリセルであり、データ読出時には、
ワード線ＷＬ及びソース線ＳＬがそれぞれ例えば５Ｖ及
び０Ｖにされる。後述のように、メモリセル１０の記憶
状態によらずＶＢ＞Ｖrefとなる。ビット線電位ＶＢが
上昇すると、電流ＩＣが増加し、この増加分だけビット
線電流ＩＢが減少して、ビット線電位ＶＢが低下する。
ビット線電位ＶＢの低下により電位ＶＧが低下して電流
ＩＣが減少し、ビット線電流ＩＢが増加してビット線電
位ＶＢが上昇する。したがって、ビット線の電位ＶＢ及
び電流ＩＢがある値に収束し安定する。メモリセル１０
のフローティングゲートＦＧに電荷が存在しなくてメモ
リセル１０の抵抗が比較的小さい場合の方が、フローテ
ィングゲートＦＧに負電荷が存在してメモリセル１０の
抵抗が比較的大きい場合よりもビット線電流ＩＢが大き
いので、両者の場合でビット線電位ＶＢ及びビット線電
流ＩＢの収束値が異なる。
【００１８】次に、近似計算により上記動作を説明す
る。差動アンプ５０の増幅率をＡ、可変電流源４０の制
御電位ＶＧに対する電流ＩＣのコンダクタンスをｇとす
ると、次式が成立する。 ＩＣ0＝ＩＣ＋ＩＢ ・・・（１） ＶＧ＝Ａ（ＶＢ−Ｖref） ・・・（２） ＩＣ＝ｇ・ＶＧ ・・・（３） 式（１）と（３）とから、次式が成立する。
る。差動アンプ５０の増幅率をＡ、可変電流源４０の制
御電位ＶＧに対する電流ＩＣのコンダクタンスをｇとす
ると、次式が成立する。 ＩＣ0＝ＩＣ＋ＩＢ ・・・（１） ＶＧ＝Ａ（ＶＢ−Ｖref） ・・・（２） ＩＣ＝ｇ・ＶＧ ・・・（３） 式（１）と（３）とから、次式が成立する。
【００１９】 ＶＧ＝（ＩＣ0−ＩＢ）／ｇ ・・・（４） 式（２）と（４）とから、次式が成立する。 ＶＢ＝Ｖref＋ＶＧ／Ａ ＝Ｖref＋（ＩＣ0−ＩＢ）／（ｇＡ） ・・・（５） データ読出時において、メモリセル１０のフローティン
グゲートＦＧの電荷が略０（このときの記憶値を‘０’
とする）のときの電流ＩＢ、電位ＶＢ及びＶＧをそれぞ
れＩＢ（０）、ＶＢ（０）及びＶＧ（０）と表し、この
電荷が負の略所定量（このときの記憶値を‘１’とす
る）のときの電流ＩＢ、電位ＶＢ及びＶＧをそれぞれＩ
Ｂ（１）、ＶＢ（１）及びＶＧ（１）と表すと、式
（４）及び（５）から、次式が成立する。
グゲートＦＧの電荷が略０（このときの記憶値を‘０’
とする）のときの電流ＩＢ、電位ＶＢ及びＶＧをそれぞ
れＩＢ（０）、ＶＢ（０）及びＶＧ（０）と表し、この
電荷が負の略所定量（このときの記憶値を‘１’とす
る）のときの電流ＩＢ、電位ＶＢ及びＶＧをそれぞれＩ
Ｂ（１）、ＶＢ（１）及びＶＧ（１）と表すと、式
（４）及び（５）から、次式が成立する。
【００２０】 ＶＧ（０）−ＶＧ（１）＝｛ＩＢ（１）−ＩＢ（０）｝／ｇ （６） ＶＢ（０）−ＶＢ（１）＝｛ＩＢ（１）−ＩＢ（０）｝／（ｇＡ） （７） 式（６）から、コンダクタンスｇを小さくすることによ
り電位ＶＧの振幅を大きくして２値化回路３０の応答を
高速化するとともに誤読み出しを防止することができ
る。
り電位ＶＧの振幅を大きくして２値化回路３０の応答を
高速化するとともに誤読み出しを防止することができ
る。
【００２１】式（７）から、積ｇＡを大きくすることに
よりビット線電位ＶＢの振幅を小さくすることができ
る。式（５）から、記憶状態によらずＶＢ＞Ｖrefとな
り、また、積ｇＡを大きくすることによりビット線電位
ＶＢが参照電位Ｖrefに近付く。このようにし、かつ、
参照電位Ｖrefを低い値にすることにより、フローティ
ングゲートＦＧに蓄積された電子がトンネル効果により
極薄のゲート酸化膜を通ってビット線ＢＬへ抜け出るの
が防止され、メモリセル１０の記憶保持状態の悪化が防
止される。
よりビット線電位ＶＢの振幅を小さくすることができ
る。式（５）から、記憶状態によらずＶＢ＞Ｖrefとな
り、また、積ｇＡを大きくすることによりビット線電位
ＶＢが参照電位Ｖrefに近付く。このようにし、かつ、
参照電位Ｖrefを低い値にすることにより、フローティ
ングゲートＦＧに蓄積された電子がトンネル効果により
極薄のゲート酸化膜を通ってビット線ＢＬへ抜け出るの
が防止され、メモリセル１０の記憶保持状態の悪化が防
止される。
【００２２】図２の回路をシミュレーションして設計パ
ラメータを決定した後、図２の回路を実際に構成し、Ｖ
ＤＤ＝５Ｖ、Ｖref＝Ｖｂｂ＝１．１０Ｖとしたときの
実測値のグラフを図３（Ａ）及び（Ｂ）に示す。このと
き、Ｖth＝２．５Ｖ、ｇ＝２．５×１０-5Ω-1、Ａ＝５
であった。図４（Ａ）はビット線電流に対するビット線
電位（電圧）を示し、図４（Ｂ）はビット線電流に対す
るデータ線ＤＬの電位（電圧）を示す。記憶値‘０’と
‘１’のビット線電流ＩＢは、フローティングゲートＦ
Ｇの蓄積電荷量及びそのばらつきにより異なるが、図３
での典型的な値は３０μＡ及び１０μＡである。
ラメータを決定した後、図２の回路を実際に構成し、Ｖ
ＤＤ＝５Ｖ、Ｖref＝Ｖｂｂ＝１．１０Ｖとしたときの
実測値のグラフを図３（Ａ）及び（Ｂ）に示す。このと
き、Ｖth＝２．５Ｖ、ｇ＝２．５×１０-5Ω-1、Ａ＝５
であった。図４（Ａ）はビット線電流に対するビット線
電位（電圧）を示し、図４（Ｂ）はビット線電流に対す
るデータ線ＤＬの電位（電圧）を示す。記憶値‘０’と
‘１’のビット線電流ＩＢは、フローティングゲートＦ
Ｇの蓄積電荷量及びそのばらつきにより異なるが、図３
での典型的な値は３０μＡ及び１０μＡである。
【００２３】この図から、ビット線電位ＶＢを１．１４
Ｖ以下に制限し且つ記憶値を誤り無く読み出すことがで
きることが分かる。なお、本発明には外にも種々の変形
例が含まれる。例えば、上記と逆に差動アンプ５０の非
反転入力端及び反転入力端にそれぞれ参照電位Ｖref及
びビット線電位ＶＢを供給するようにした場合には、制
御電位ＶＣに対し電流ＩＣが減少関数となる可変電流源
４０を用いればよい。
Ｖ以下に制限し且つ記憶値を誤り無く読み出すことがで
きることが分かる。なお、本発明には外にも種々の変形
例が含まれる。例えば、上記と逆に差動アンプ５０の非
反転入力端及び反転入力端にそれぞれ参照電位Ｖref及
びビット線電位ＶＢを供給するようにした場合には、制
御電位ＶＣに対し電流ＩＣが減少関数となる可変電流源
４０を用いればよい。
【００２４】また、フローティングゲートＦＧへの注入
電子量を３段階以上とし、デジタル化回路として２値化
回路３０の替わりに多値化回路を用いた構成であっても
よい。電流センス型データ読出回路はＢｉＣＭＯＳトラ
ンジスタ又はバイポーラトランジスタを用いて構成した
ものであってもよい。
電子量を３段階以上とし、デジタル化回路として２値化
回路３０の替わりに多値化回路を用いた構成であっても
よい。電流センス型データ読出回路はＢｉＣＭＯＳトラ
ンジスタ又はバイポーラトランジスタを用いて構成した
ものであってもよい。
【００２５】さらに、本発明の電流センス型データ読出
回路は、メモリセル１０としてフローティングゲートＦ
Ｇ又は疑似フローティングゲートＦＧ（例えばフローテ
ィングゲートＦＧの無い通常のＭＯＳトランジスタのゲ
ートにコンデンサを接続したときの該ＭＯＳトランジス
タのゲート）を備えたトランジスタを用いた、フッラシ
ュメモリ以外のメモリに適用しても有効である。
回路は、メモリセル１０としてフローティングゲートＦ
Ｇ又は疑似フローティングゲートＦＧ（例えばフローテ
ィングゲートＦＧの無い通常のＭＯＳトランジスタのゲ
ートにコンデンサを接続したときの該ＭＯＳトランジス
タのゲート）を備えたトランジスタを用いた、フッラシ
ュメモリ以外のメモリに適用しても有効である。
【図１】本発明の一実施形態の電流センス型データ読出
回路を示す概略図である。
回路を示す概略図である。
【図２】図１の回路の構成例を示す図である。
【図３】図２の回路におけるビット線電流に対するビッ
ト線及びデータ線の電位の実測値を示す線図である。
ト線及びデータ線の電位の実測値を示す線図である。
【図４】従来の電流センス型データ読出回路を示す概略
図である。
図である。
１０ メモリセル ２０ 定電流源 ２１、２２、２４、２５、３１、３２、３５、５１、５
２、５４ ｐＭＯＳトランジスタ ２３、２６１〜２６４、３３、３４、３６、４１、４
２、５３、５５ ｎＭＯＳトランジスタ ２６ 負荷ＦＥＴ ３０ ２値化回路 ４０ 可変電流源 ５０ 差動アンプ ３０ ２値化回路 ＢＬ ビット線 ＷＬ ワード線 ＳＬ ソース線 ＦＧ フローティングゲート ＣＧ コントロールゲート ＤＬ データ線 Ｖref 参照電位
２、５４ ｐＭＯＳトランジスタ ２３、２６１〜２６４、３３、３４、３６、４１、４
２、５３、５５ ｎＭＯＳトランジスタ ２６ 負荷ＦＥＴ ３０ ２値化回路 ４０ 可変電流源 ５０ 差動アンプ ３０ ２値化回路 ＢＬ ビット線 ＷＬ ワード線 ＳＬ ソース線 ＦＧ フローティングゲート ＣＧ コントロールゲート ＤＬ データ線 Ｖref 参照電位
Claims (3)
- 【請求項１】 電流出力端がビット線に接続された定電
流源と、 電流入力端が該ビット線に接続され、制御入力端の電位
に応じた電流が流れる可変電流源と、 参照電位と該ビット線の電位との差を増幅して出力し該
制御入力端に供給する増幅回路と、 該増幅回路の出力をデジタル化するデジタル化回路と、 を有することを特徴とする電流センス型データ読出回
路。 - 【請求項２】 請求項１記載の電流センス型データ読出
回路と、 上記ビット線に接続され、データ読出時に記憶値に応じ
た電流が流れるメモリセルと、を有することを特徴とす
るメモリ。 - 【請求項３】 上記デジタル化回路は２値化回路であ
り、 上記メモリセルはフラッシュメモリセルである、 ことを特徴とする請求項２記載のメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30779896A JPH10149692A (ja) | 1996-11-19 | 1996-11-19 | 電流センス型データ読出回路及びこれを備えたメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30779896A JPH10149692A (ja) | 1996-11-19 | 1996-11-19 | 電流センス型データ読出回路及びこれを備えたメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149692A true JPH10149692A (ja) | 1998-06-02 |
Family
ID=17973364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30779896A Withdrawn JPH10149692A (ja) | 1996-11-19 | 1996-11-19 | 電流センス型データ読出回路及びこれを備えたメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128227A (en) * | 1998-03-28 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Sense amplifier circuit in a flash memory device |
-
1996
- 1996-11-19 JP JP30779896A patent/JPH10149692A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128227A (en) * | 1998-03-28 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Sense amplifier circuit in a flash memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |