JP2003536200A - 不揮発性メモリにおける高速感知のための基準セル - Google Patents

不揮発性メモリにおける高速感知のための基準セル

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JP2003536200A JP2002503874A JP2002503874A JP2003536200A JP 2003536200 A JP2003536200 A JP 2003536200A JP 2002503874 A JP2002503874 A JP 2002503874A JP 2002503874 A JP2002503874 A JP 2002503874A JP 2003536200 A JP2003536200 A JP 2003536200A
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Abstract

(57)【要約】 高速センス回路で用いるための基準セル（４７）は、第１のサブ回路（７３）および第２のサブ回路（７１）を含む。第１のサブ回路（７３）は、メインメモリアレイの奇数番号の行内のメモリセルと同様の構造を有する。第２のサブ回路（７１）は、メインメモリアレイの偶数番号の行内のメモリセルと同様の構造を有する。メインメモリアレイ内のターゲットセルが奇数番号の行内にあれば、第１のサブ回路が選択され、ターゲットセルが偶数番号の行内にあれば、第２のサブ回路が選択される。第１および第２のサブ回路の両者ともが基準トランジスタ（８５，７５）を含み、そのコントロールゲート（９９，９１）が２つの部分に分けられている。第１の部分はｐｏｌｙ１層であり、トンネリング酸化物によってチャネル領域から分離される。第２の部分は第１の部分の上の金属またはｐｏｌｙ２層であり、ゲート酸化物によって第１の部分から分離される。バイア（１０１，９５）を用いて第１の部分を第２の部分に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、不揮発性半導体メモリとともに用いるためのセンスアンプに関す
る。より特定的には、この発明は、センスアンプのための基準電圧を確立するの
に用いられる基準メモリセルの構造に関する。
【０００２】
【背景技術】
メモリＩＣ内では、センスアンプを用いてメモリアレイ内のターゲットメモリ
セルからデータを読出す。これらの増幅器は典型的に、シングルエンドセンスア
ンプまたは差動センスアンプとして分類される。シングルエンドセンスアンプは
、メモリセル当り単一ビットを有するメモリで一般的に用いられる。セル当り単
一ビットのメモリの例がＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭである。これ
らのセル当り単一ビットメモリは、データ項目の真の値または補数値のうち１つ
しか各メモリセルに記憶しない。これは、各メモリセルにデータ項目の真および
補数の値の両者を記憶する、ＳＲＡＭなどのセル当り２ビットのメモリとは対照
的である。各メモリセル内にデータ項目の真および補数の値の両者を有すること
は、メモリセルの読出を容易にするとともに高速化する。なぜなら、真および補
数のビットの両者に同時にアクセスして、単にどちらがより高い電圧電位を有す
るかを判断することで、記憶されたデータ項目を識別できるからである。より明
確に述べると、ＳＲＡＭは、差動増幅器を用いて各メモリセルを読出し、メモリ
セル内に記憶された真および補数のデータを表わす電圧不均衡の方向が判断され
るとすぐに、メモリセル内に記憶された論理状態を識別する。セル当り単一ビッ
トのメモリは、記憶されたデータ項目の補数を知ることができないため、それら
のシングルエンドセンス回路は、異なるかつより臨界的に平衡化された方策を必
要とする。
【０００３】 不揮発性メモリの中に差動センスアンプを用いることによって読出速度の大幅
な上昇が与えられるが、メモリセル当りにメモリ記憶装置が２つ必要となるであ
ろう。すなわち、真のデータに対して１つおよび補数データに対してもう１つで
ある。これはメモリ容量を少なくとも５０％減少させる。さらなるビット線、等
化回路、より複雑なプログラムおよび消去回路ならびにメモリセル当り２ビット
のアーキテクチャを実現するのに必要な他の回路を収容する必要性のために、こ
の減少分がはるかに大きくなる可能性が高くなる。したがって、不揮発性メモリ
は一般的にシングルエンドセンスアンプを用いる。
【０００４】 図１を参照して、単一ビットメモリセル１４とともに用いるのに好適なシング
ルエンドセンス回路１２が示される。ターゲット単一ビットメモリセル１４は、
単一のフローティングゲートトランジスタ１６として示される。センス回路１２
は、ターゲットメモリセル１４に結合されたセンス線１８と基準メモリセル２２
に結合された基準線２０との間の電位差を感知することにより、ターゲットメモ
リセル１４内に記憶された論理状態を判断する。センス線１８の電位は、ターゲ
ットメモリセル１４内に記憶されたデータの論理状態、すなわちハイまたはロー
に依存する。典型的に、センス線１８の電位が基準線２０の電位よりも高ければ
、ターゲットメモリセル１４は論理ローの状態を有するものとして読出され、セ
ンス線１８の電位が基準線２０よりも低ければ、ターゲットメモリセル１４は論
理ハイの状態を有するものとして読出される。したがって、基準線２０の電圧電
位をターゲットセル１４の論理ハイおよび論理ローの電圧電位の中間値に維持す
ることが重要である。
【０００５】 一見したところでは、一定電圧発生器を用いて線２０上に基準電圧を発生可能
であるように見えるが、これは好ましくない。センス線１８での電位は、フロー
ティングゲートトランジスタ１６のゲートでの電位だけでなく、メモリのアーキ
テクチャによっても影響される。ターゲットメモリセル１４の容量性負荷は、そ
の物理的構造およびより大きなメモリアレイ内のその場所に依存する。これらの
容量性負荷は次に、ターゲットメモリセル１４の電流供給能力に影響を与え、お
よびそれにより、センス線１８での電位に影響する。
【０００６】 したがって、基準線２０がこれらの容量性負荷を反映して、ターゲットメモリ
セル１６の論理ハイおよび論理ローの電圧をよりしっかりと追従するのを助ける
ための努力がなされる。ターゲットメモリセルでの論理ハイおよび論理ローの電
圧に対するこれらの影響に追従する典型的な方法は、別のメモリセル、すなわち
基準メモリセル２２を用いて基準線２０に対して電圧電位を発生させることであ
る。この考え方は、基準メモリセル２２がターゲットメモリセル１４と同様の構
造を有するため、その振舞いがターゲットセル１４の振舞いと同様であろうとい
うものである。したがって、基準線２０の電位は基準セル２２の電流供給値に依
存する。
【０００７】 技術分野では、シングルエンドセンス回路とともに用いるための基準電圧を発
生するために基準セルを用いるさまざまな方法が公知である。これらの方法のい
くつかが、シーンら（Sheen et al.）に対する米国特許第５，５７２，４７４号
、メドロックら（Medlock et al.）に対する米国特許第５，６０８，６７９号お
よびヨシダ（Yoshida）に対する第５，６４２，３０８号に説明されている。
【０００８】 しかしながら、出願人は、基準線２０上に基準電圧を生成する既存の方法はメ
モリＩＣの寿命にわたって安定していないことを発見している。これは、部分的
には、基準電圧を発生するためにフローティングゲートトランジスタ２６を用い
る基準セル２２による。基準セル２２内でフローティングゲートトランジスタ２
６を用いることは、それがターゲットメモリセル１４のフローティングゲートト
ランジスタ１６により優れた均衡を与えるという理由で有利であるが、フローテ
ィングゲートトランジスタ２６は、基準線２０上に正確な基準電圧を生成するス
テップを複雑にし得るさらなる問題を招く。
【０００９】 基準セル２２のしきい値電圧を変更してはならないため、基準セル２２は、メ
インメモリアレイ中の記憶メモリセル１４の状態を変更するのに用いられるプロ
グラムおよび消去回路から分離される。基準メモリセルは一般的に、それらのフ
ローティングゲート２８上に電荷を有さずに構成され、それらのフローティング
ゲート２８上の電荷レベルが変化することは意図されていない。なぜなら、それ
らはどのプログラムおよび消去回路にも接続されていないからである。所望によ
り、基準セルのチャネル領域の基板ドーピング濃度を調節することにより、基準
セルのしきい値電圧レベルを調節してもよい。
【００１０】 残念ながら、基準セルのフローティングゲート２８の電荷レベルを変化させ得
るいくつかの要因が存在する。フローティングゲートトランジスタには、一般的
に、基準セルのフローティングゲート２８上の電荷の量を変化させて、その結果
、そのしきい値電圧の変化を生じ得る読出ディスターブの問題が起こりやすい。
この結果、セルの基準電流値の変化が生じる可能性があり、次にこれが基準線２
０の電圧値を変化させてしまう。センス回路１２の臨界的な平衡化により、セン
ス線２０の電圧変化は、よくてもセンス回路１２の速度を遅くし、最悪の場合は
、それに誤ったデータを読出させてしまう可能性がある。
【００１１】 さらに、出願人は、フローティングゲート基準セル２２の使用と関連するエラ
ーの別の原因を突き止めた。不揮発性メモリＩＣの製造にはしばしばプラズマの
使用が必要である。プラズマはそれと関連の固有の電荷を有し、これは典型的に
、製造プロセスの間に不揮発性メモリセルのフローティングゲート上の電荷を変
化させてしまう。フローティングゲートの電荷のこの変化を許容するため、メイ
ンメモリアレイは典型的に、製造プロセスの終わりに消去シーケンスを受ける。
しかしながら、基準セル２２はメインメモリのプログラムおよび消去回路から分
離されているため、この消去シーケンスではそれが消去されず、そのフローティ
ングゲートが中性位置にされない。この問題を扱う１つの方法は、製造プロセス
の終わりに、予め定められた期間、メモリＩＣ全体を紫外、すなわちＵＶ光に晒
すことである。ＵＶ光への露出により基準セル２２を消去することができるが、
基準セル２２が完全に消去されるのが確実とはいえない。その結果、センスアン
プ１２はそのような変動を許容しなければならず、これにより必然的にその速度
が遅くなってしまう。
【００１２】 不揮発性メモリの密度が増加し続け、それらの速度要件が高くなり続けるに従
って、速度性能に影響を与えるあらゆる要因がますます重要になる。この発明の
目的は、より高速でありかつよりプロセスに対する感度が低いセンスアンプを提
供することである。
【００１３】 この発明の別の目的は、センスアンプの基準セルのしきい値電圧変化に影響さ
れないが、メインメモリアレイ内のターゲットメモリセルの中の変動を依然とし
て正確に追従するセンスアンプとともに用いるための基準電圧を生成することで
ある。
【００１４】 さらに別の目的は、小型ＥＥＰＲＯＭメモリ構造中のレイアウトによる変動を
補償する基準セルを提供することである。
【００１５】
【発明の概要】
上記目的は、基準セル回路を有するシングルエンドセンスアンプにおいて満た
され、基準セル回路は、その構造はメインメモリアレイの構造をそっくり反映す
るが、フローティングゲート内に蓄積された電荷の正確な測定値に頼って基準電
圧を確立するものではない。センスアンプの基準電圧は、その基準セルが供給す
る電流のレベルに依存する。ここでこの電流レベルは、基準セルのしきい値電圧
、構造的特徴および物理的レイアウトに依存する。基準セルの構造はターゲット
メモリアレイの構造と類似しているため、基準電圧は、ターゲットメモリアレイ
の寿命にわたる変化を追従する。メインメモリアレイ内のターゲットメモリセル
の物理的レイアウトをよりしっかりと追従するため、この基準セル回路は２つの
異なる基準セルレイアウトを含む。第１の基準セルレイアウトは偶数番号の行の
ターゲットメモリセルのレイアウトに対応し、第２の基準セルレイアウトは奇数
番号の行のターゲットメモリセルのレイアウトに対応する。これにより、メイン
メモリアレイ内のターゲットセルのセルレイアウトの変動をよりしっかりと追従
できるようになる。
【００１６】 基準セルのしきい値電圧およびそれによるその電流供給能力は、そのフローテ
ィングゲート上の電荷の量にも依存する。上述のように、フローティングゲート
上の電荷がメモリセルのしきい値電圧を確立し、これが、メモリセルのコントロ
ールゲートに印加された電圧に応答して、それがどれだけの電流を供給するかを
決める。しかしながら、出願人が発見したのは、基準セルのしきい値電圧を確立
するためにフローティングゲートに頼ることが不測のエラーを招く可能性がある
ことである。
【００１７】 メモリＩＣの製造の間に、メモリＩＣにプラズマプロセスステップを受けさせ
ることがしばしば求められる。これはたとえば、プラズマエッチャントステップ
の一部であろう。プラズマは関連の電荷を有し、プラズマステップの間にすべて
のフローティングゲートトランジスタのフローティングゲートが部分的に荷電さ
れる。これはメインアレイに重大な影響を与えるわけではない。なぜなら、それ
はメモリＩＣの初期テストの間に消去シーケンスを一般的に経て、これにより、
それらのそれぞれのフローティングゲートから一切の蓄積された電荷が除去され
るからである。しかしながら、基準セルはこの消去ステップを経ない。実際には
、メモリＩＣの消去回路は基準セルに結合されないことが典型的である。製造後
に、フローティングゲート内にトラップされた電荷を減じるには、メモリＩＣは
典型的に紫外消去ステップを受ける。理想的には、ＵＶ光が各メモリセル内の電
荷を除去し、ＩＣ内のすべてのフローティングゲートを公知の電荷状態にしなけ
ればならない。これは基準セルにとって極めて重要である。というのも、それは
公知のかつ正確に制御された電流を生成しなければならないからである。許容マ
ージンを緩和しなければならないため、予想値からのいかなる変動もセルの感知
を遅くする。しかしながら、このＵＶ光消去ステップの間にすべての基準セルが
完全に消去されるわけではなく、これが、ＩＣの読出マージンが厳しくされかつ
それによりその読出アクセス時間が短縮されるのを妨げることがわかっている。
【００１８】 基準セル中の電荷を公知の低い値で始めることができても、フローティングゲ
ート上の電荷はメモリの寿命にわたって変動しやすい。言い換えると、基準セル
上の電荷は、通常の読出動作の結果として時間とともに変化する。これは、繰返
される読出動作によってフローティングゲート内に蓄積された電荷の量のわずか
な変化を引起す可能性がある、読出ディスターブとして公知のエラーなどのさま
ざまな現象によるものである。基準セルは、メインメモリアレイ内の任意のメモ
リセルが読出されるたびに読出されるため、基準セルは読出ディスターブの問題
をより被りやすい。
【００１９】 この発明は、基準セルのフローティングゲートをフローティングにしないこと
により、上述されたフローティングゲートに関するエラーの原因の両者を扱う。
基準セルのコントロールゲートはセルのフローティングゲートに接続される。こ
れにより、この発明が、フローティングゲート上の電荷の変動から生じる一切の
エラーを排除できるようになる。さらに、これにより、コントロールゲートへの
フローティングゲートの正確な電圧結合のより良好な制御も可能になる。フロー
ティングゲートセルは、それらのコントロールゲートとフローティングゲートと
の間に８５％ないし９０％の結合比を典型的に有するが、この結合比を正確な値
に制御することはできない。さらに、効果的な結合マージンは、フローティング
ゲート上の電荷が変動するに従って、セルの寿命にわたって変化しやすい。１０
０％の正確な結合比を与えることにより、この発明はメモリＩＣの動作マージン
をさらに厳しくし、それによりその速度を上昇させることができる。
【００２０】 フローティングゲート上の電荷の量はそのコントロールゲートからの直接線に
よって制御されるため、それはフローティングゲート上での電荷の漏れまたは電
荷蓄積を被りにくい。したがって、この基準セルは、製造プロセス中のプラズマ
ステップが引起す電荷蓄積の影響を受けない。このことも、基準メモリセルに、
読出ディスターブおよびエージングなどの、他のフローティングゲートに関する
エラーに対する耐性を持たせる。フローティングゲート上の電荷の量は、基準セ
ルのコントロールゲートに結合された、デジタル制御された一定基準電圧源によ
って直接的に調節される。これによりこの発明は、動作マージンをさらに厳しく
し、その結果、より大きな速度を得ることが可能になる。
【００２１】 コントロールゲートがフローティングゲートに結合された基準セルを用いるこ
とにより、この発明が、メインメモリアレイ内のターゲットメモリセルのアーキ
テクチャとしてのレイアウトを追従することに焦点を合わせることが可能になる
。この発明の基準セルは、ターゲットメモリセルの構造、イオン注入プロファイ
ル、レイアウトなどを追従して、フローティングゲート構造の使用に関連するエ
ラーの影響を受けることのない、読出動作のための正確な比較を保証する。
【００２２】 好ましくは、このセンスアンプの基準セル回路は、同じビット線と同じソース
線とを共有するターゲットメモリアレイの隣接する行上の２つのフローティング
ゲートトランジスタを模倣する２つの基準セルからなる。メモリアレイレイアウ
トがターゲットとされたメモリセルの読出に影響を与える可能性があることがわ
かっている。第１の行内にある第１のターゲットメモリセルは、同じ記憶済デー
タ値を有しかつ同じビット線に結合されるが隣接する行にある第２のターゲット
メモリセルとは異なる電圧をそのビット線上に発生し得る。これは、セルに異な
る容量性負荷レベルを「見させる」、２つのセルの物理的レイアウトの向きに一
部よる。これを補償するため、この発明の２つの基準フローティングゲートトラ
ンジスタのレイアウトは、奇数番号の行の中の隣接するターゲットメモリセルに
結合された偶数番号の行上のターゲットメモリセルのメモリレイアウトに対応す
る態様で構成される。この発明のデジタル制御された一定基準電圧源は、アドレ
ス指定されているのが偶数番号の行であるのかまたは奇数番号の行であるのかを
判断して、適切にターゲットとされた偶数または奇数番号の行に対応するレイア
ウトを有する基準フローティングゲートトランジスタのみを活性化することがで
きる。これにより、この発明が、メインメモリアレイ内の電圧の変動によりしっ
かりと一致し、それにより動作マージンをさらに厳しくしてより高い速度を達成
することが可能になる。
【００２３】
【この発明を実行するための最良モード】
図２を参照して、この発明に従う部分的なフラッシュメモリ１１のサンプル図
が示される。サンプル図は、部分的ｙデコーダ１５を介してシングルエンドセン
ス回路１７に結合されたメインメモリアレイ１３を示す。メモリアレイ１３は、
ｎ個の行およびｍ個の列に配置された複数のメモリセルＣ００ないしＣｎｍから
なる。Ｘアドレスにより、対応するワード線Ｘ０からＸｎを選択、すなわちアク
チュエートすることによって、メモリセルの各行が個別にアドレス指定されるよ
うになる。同様に、メモリセルの各列を、対応するビット線Ｂ０からＢｍを選択
するＹアドレスによって一意に識別し得る。個別のメモリセルは、それが選択さ
れたワード線および選択されたビット線の交点にある場合に選択される。たとえ
ば、読出動作のためにメモリセルＣｎ１を選択することが望ましい場合、行ｎに
対応するワード線Ｘｎおよび列１に対応するビット線Ｂ１が選択される。行ｎを
選択するためには、たとえば５Ｖの読出電圧がワード線Ｘｎに印加され、一方、
他のすべてのワード線は０Ｖを受ける。ワード線Ｘｎに印加される読出電圧は、
ワード線Ｘｎが規定する行内のすべてのメモリセル、すなわちメモリセルＣｎ０
からＣｎｍに印加される。選択された行内のメモリセルＣｎ０からＣｎｍのいず
れも、そのドレインを接地に結合することにより、印加された読出電圧に応答し
てもよく、これは結果的に、その対応するビット線Ｂ０からＢｍを接地に結合す
る。その結果、読出動作の間に多数のビット線Ｂ０からＢｍが接地に結合される
であろう。
【００２４】 シングルエンドセンス回路１７は、ターゲットセルの対応するビット線が読出
動作の間に接地に結合されているかどうかを判断することにより、選択されたメ
モリセル内に記憶されたデータの論理レベルを判断する。典型的には、接地に結
合されたビット線は論理１を示し、接地から分離されたビット線は論理０を示す
。したがって、メモリセルＣｎ１を読出すには、フラッシュメモリ１１は、Ｃｎ
１の対応するビット線Ｂ１が接地に結合されているかどうかを判断しなければな
らない。これを行なうためには、フラッシュメモリは他のすべてのビット線の状
態を無視しなければならない。部分的ｙデコーダ１５は、ターゲットメモリセル
Ｃｎ１に対応するビット線、この場合はビット線Ｂ１、をすべての他のビット線
から分離するとともに、それを、シングルエンドセンス回路１７への入力である
中間ノード１９に結合する。Ｙ選択線Ｙ０からＹｍはＹデコードトランジスタＴ
ｙ０からＴｙｍのうち１つを活性化する。Ｙ選択線Ｙ１のみをアクチュエートす
ることにより、対応するビット線、すなわちＢ１のみが中間ノード１９に結合さ
れる。
【００２５】 メモリセルＣ００からＣｎｍは、そのしきい値電圧がその対応するワード線Ｘ
０からＸｎに印加された読出電圧よりも低ければ、その対応するビット線Ｂ０か
らＢｍを接地に結合する。それ以外では、メモリセルＣ００からＣｎｍはオフの
ままであり、その対応するビット線は接地から分離されたままである。こうして
、メモリセルのしきい値電圧を調節することによって論理ハイおよびローのデー
タをメモリセルに記憶する。これは、メモリセル内の不揮発性フローティングゲ
ートトランジスタのフローティングゲートに電荷を加えるかまたはそれから電荷
を除去することによって行なわれる。論理ハイ、すなわち論理１を記憶するには
、電荷がフローティングゲート２１から除去され、これにより、そのしきい値電
圧が読出電圧よりも下に下がる。これに対して、論理ロー、すなわち論理０を記
憶するには、電荷がフローティングゲート２１に加えられ、これが、そのしきい
値電圧を読出電圧よりも上に上昇させる。
【００２６】 シングルエンドセンス回路１７は、２つの入力、すなわちセンス線２５および
基準線２７を有するセンスアンプ２３と技術分野で典型的に称される差動増幅器
を含む。センス線２５は、プルアップ抵抗３３として表わされるプルアップデバ
イスに結合される。また、センス線２５は、パスＮＭＯＳデバイス３１を介して
中間ノード１９にも結合される。中間ノード１９はプルアップＮＭＯＳデバイス
３５を介してＶＣＣにさらに結合される。中間ノード１９がどのビット線Ｂ０な
いしＢｍにも結合されなければ、それは、プルアップＮＭＯＳデバイス３５およ
びプルアップ抵抗３３を介して予め定められた基準高電圧に向けてプルアップさ
れる。
【００２７】 バイアス電圧発生器３７は中間ノード１９の実際の基準高電圧を決定する。Ｎ
ＭＯＳトランジスタのソース電極は、そのコントロールゲートに印加された電位
よりも低い１つのしきい値電圧よりも高く立上がることはできない。バイアス電
圧発生器３７の出力がＮＭＯＳデバイス３１および３５の両者のコントロールゲ
ートに結合され、それらのそれぞれのソース電極が中間ノード１９に結合される
ため、中間ノード１９が到達可能な最も高い電位は、高くても、バイアス電圧発
生器３７の出力よりも下の１つのしきい値電圧である。
【００２８】 部分的ｙデコーダ１５がビット線Ｂ０からＢｍを中間ノード１９に結合すると
きは常に、ビット線のより高い容量値により、中間ノード１９での電圧が瞬間的
にプルダウンされる。プルアップＮＭＯＳデバイス３５およびプルアップ抵抗３
３はこのとき、中間ノード１９の電圧の上昇を開始する。中間ノード１９の最終
電圧値は、ターゲットメモリセル内に記憶されたデータに依存する。ターゲット
メモリセルが論理０を有し、したがって、印加された読出電圧に応答してオフの
ままであれば、対応するビット線が接地から分離され、中間ノード１９は前述の
予め定められた電圧に立上がる。他方では、ターゲットとされたメモリセルが論
理１を有し、したがって、印加された読出電圧に応答してターンオンすれば、対
応するビット線がメモリトランジスタを介して接地に結合され、中間ノード１９
の電位がより低い電位に達する。センス線２５はＮＭＯＳデバイス３１を介して
中間ノード１９に結合されるため、その電位Ｖsenseは、中間ノード１９の電位
を追従する。
【００２９】 図３を参照して、論理０および論理１の読出に対応するサンプルＶsense電圧
が示される。初めに、選択されたビット線に中間ノード１９がまず結合されると
、Ｖsenseはローに引かれる。ターゲットとされたメモリトランジスタが論理１
を有すれば、Ｖsenseは最大論理ロー電位ＶＬＬMAXに立上がるが、基準電圧Ｖre f よりも下に留まる。ターゲットとされたメモリトランジスタが論理０を有すれ
ば、Ｖsenseは、基準電圧Ｖrefよりも上の最大論理ハイ電圧ＶＬＨMAXに立上が
る。このように、センスアンプ２３はターゲットとされたメモリトランジスタの
中身を決定することができる。
【００３０】 留意すべきなのは、Ｖrefが最大エラーマージンＶrefＭで規定されることであ
る。上述のように、センスアンプ２３に印加される基準電圧Ｖrefはさまざまな
理由のために変動しやすい。したがって、Ｖrefの値を絶対的なものとしてはな
らず、その代わりにエラーマージンＶrefＭで規定しなければならない。この結
果、センスアンプ２３は、Ｖsenseに十分な時間が与えられてＶrefのエラーマー
ジンよりも上に立上がるまで、論理０の信号を識別しないであろう。センスアン
プ２３がターゲットとされたメモリトランジスタの論理状態を判断するのに必要
な時間は、図３でｔsenseと表記されている。
【００３１】 見られるように、ｔsenseは３つの成分ｔLL、ｔmarginおよびｔAMPの和である
。ｔLL時間は、論理ローの信号がその最高電位ＶＬＬMAXに到達するのに必要な
最大時間である。この後、センスアンプ２３は、論理ハイの信号がＶrefのエラ
ーマージンＶrefＭよりも上に立上がるのにかかるであろう時間ｔmarginを待た
なければならない。最後に、ｔAMPは、センスアンプ２３がＶrefに対するＶsens e の電圧値についての決定を行なうのに必要な時間である。時間ｔLLおよびｔAMP は固定されるが、ｔmarginは、ＶrefのエラーマージンＶrefＭを減じることによ
り、減少され得る。
【００３２】 図４を参照して、減じられたエラーマージンＶrefＭからもたらされるより短
いセンス時間ｔsenseの例が示される。図３の要素と同様の図４のすべての要素
は同じ参照番号で識別され、上述されている。この例では、基準電圧Ｖrefのエ
ラーマージンＶrefＭは約１５％減少して、図４で新たなＶrefＭ′を形成する。
Ｖsenseの立上がり時間の対数的性質により、基準電圧Ｖrefのエラーマージンの
この１５％の減少の結果、論理ハイのＶsense信号がＶＬＬMaxからエラーマージ
ンＶrefＭ′よりも上に立上がるのにセンスアンプが待たなければならない時間
であるｔmarginがほぼ７０％減少する。この例では、ＶrefＭの１５％の減少は
、センスアンプ２３がＶsenseをＶrefと比較するのに必要なｔsense時間全体の
２０％の減少ももたらした。このように、Ｖrefのエラーマージンのわずかな向
上すら、速度のかなりの上昇をもたらすことができる。
【００３３】 図２を参照して、Ｖrefは基準線２７の電位である。上述のように、Ｖrefがメ
インメモリアレイ１３の中の変動を追従することが重要である。したがって、メ
モリアレイ１３の読出経路中の回路要素の大部分が基準電圧を生成するための経
路に再現される。基準線２７は、第２のプルアップ抵抗４３に結合されかつ、第
２のＮＭＯＳパストランジスタ４１を介して第２の中間ノード３９に結合されて
示される。第２の中間ノード３９は、第２のプルアップＮＭＯＳデバイス４５を
介してＶｃｃに結合される。基準メモリセル４７は、選択トランジスタ４９を介
して第２の中間ノード３９に結合される。この構造は、ｙデコーダ１５を介して
メインメモリアレイ１３をアドレス指定するのに用いられる構造をそっくり反映
する。主な相違は、基準メモリセル４７の構造がメインメモリアレイ１３中のメ
モリセルＣ００からＣｎｍのどの構造とも同じではないということである。
【００３４】 基準セル４７はメモリトランジスタを含まない。むしろ、それは、メインメモ
リアレイ１３中のメモリセルＣ００からＣｎｍ内のメモリトランジスタと同様の
構造を有する基準トランジスタ５１を含むが、基準トランジスタ５１はフローテ
ィングゲートを有しない。基準トランジスタ５１のコントロールゲートは２つの
部分に分けられ、第１の部分５５は制御線５７と直接接触し、第２の部分５３は
基準トランジスタ５１のチャネルと第１の部分５５との間に介在される。コント
ロールゲートのこの第２の部分５３は、絶縁酸化物により、第１の部分５５およ
びトランジスタチャネルから分離される。第１の部分５５の寸法は好ましくはメ
モリセルＣ００からＣｎｍのコントロールゲートの寸法と同じであり、第２の部
分５３の寸法は好ましくはメモリセルＣ００からＣｎｍのフローティングゲート
２１と同じである。また、第１の部分５５から第２の部分５３を分離する酸化物
は好ましくは、メモリセルＣ００からＣｎｍ内のコントロールゲートからフロー
ティングゲート２１を分離するゲート間酸化物と同じである。最後に、基準トラ
ンジスタ５１のチャネル領域からコントロールゲートの第２の部分５３を分離す
る酸化物の寸法は好ましくは、メモリセルＣ００からＣｎｍのフローティングゲ
ート２１をそれらのそれぞれのチャネル領域から分離するトンネリング酸化物と
同じである。構造的には、基準トランジスタ５１はメモリセルＣ００からＣｎｍ
のどの中のフローティングゲートトランジスタのようにも見え、同様の寸法を有
するが、基準トランジスタ５１は、そのコントロールゲートの第１の部分５３を
そのコントロールゲートの第２の部分５５に接続する結合アーム５９をさらに有
する。
【００３５】 このように、メモリセルＣ００からＣｎｍ中のフローティングゲートを表わす
、コントロールゲートの第２の部分５３はフローティングにされない。したがっ
て、基準セル４７は、そのコントロールゲートの第２の部分５３上の電荷の変化
から生じる電圧しきい値の変動の影響を受けにくい。この理由は、基準トランジ
スタのコントロールゲートの介在部分５３に電荷を蓄積することができず、した
がってそのしきい値電圧をこの態様で変化させることができないからである。直
接的な結果として、この発明は、その製造プロセスの間にプラズマの使用から生
じる基準電圧Ｖrefの変動の影響を受けにくい。ここでも、これは、コントロー
ルゲートの第１の部分５５が直接的に制御する第２の介在部分５３の電位による
。さらに、この発明は、上述のように、先行技術の基準セルのコントロールゲー
トとフローティングゲートとの間の結合比に対する絶対的な制御を有しないとい
う問題を克服する。この場合、第２の介在部分５３は、接続アーム５９を介して
コントロールゲートの第１の部分５５に対して１００％の結合比を有する。これ
らのエラーの原因が排除されると、Ｖrefのエラーマージンを減じることができ
、その結果、より速い読出速度がもたらされる。
【００３６】 図２では、メインメモリアレイ１３は、ＥＰＲＯＭおよびフラッシュＥＰＲＯ
Ｍメモリに典型的な構造を有して示されるが、メモリアレイ１３の構造をＥＥＰ
ＲＯＭの構造と置換えることができる。図５は、たとえば、ＥＥＰＲＯＭメモリ
アレイ構成を有するメモリアレイ１３を示す。理解されるように、図５のメモリ
アレイ１３は典型的に、図２のメモリアレイ１３の代わりである。したがって、
図２のメモリアレイ１３の要素と同様の、図５のメモリアレイ１３中のすべての
要素に同じ参照番号が与えられ、上述されている。この場合、各々のセルＣ００
からＣｎｍは、フローティングゲートメモリトランジスタ６３と直列の選択トラ
ンジスタ６１からなる。各ワード線ＸＯからＸｎは、対応する行内の各メモリセ
ルＣ００からＣｎｍの選択トランジスタ６１とフローティングゲートトランジス
タ６３との両者のコントロールゲートに結合される。各行は別個の接地ソース線
Ｓ０からＳｎを有し、各行内のすべてのフローティングゲートトランジスタ６３
のソース電極がそれらの対応するソース線に結合される。
【００３７】 この発明に従う基準セルは、フローティングゲートがコントロールゲートに短
絡されることを除いて、図５のメモリアレイ１３内のメモリセルＣ００からＣｎ
ｍのうちのいずれのアーキテクチャとも一致するであろう。実際に、図２の基準
セル４７は２トランジスタ基準セルと置換えられる。２トランジスタ基準セルは
図５の基準セルＣ００からＣｎｍの構造に従い、メインメモリアレイ１３のフロ
ーティングゲートトランジスタ６３と直列の選択トランジスタ６１と同様の、２
ゲートトランジスタと直列の選択トランジスタを有する。主な相違は、基準セル
の中で、フローティングゲートが、図２の基準トランジスタ５１と同様の態様で
フローティングゲートをそのそれぞれのコントロールゲートに接続する結合アー
ムを有することである。図５のアーキテクチャは図２のアーキテクチャに容易に
一体化されるが、それはＩＣ中にはるかに多くの空間を必要とするため、最も好
都合であるわけではない。
【００３８】 ＥＥＰＲＯＭメモリに好適なより小型のメモリアレイアーキテクチャが図６に
示される。図５の要素と同様の図６のすべての要素に同じ参照番号が与えられ、
上述されている。図６の構造は、ワード線Ｘ０、Ｘ１の対当りに１つしかソース
線Ｓ０を必要としない。さらに、隣接する行の中のメモリセルは共通のビット線
へのドレイン接続を共有する。これはメモリセル当りに必要なコンタクトの数を
減じ、それによりメモリアレイ１３全体のサイズを減じる。
【００３９】 しかしながら、この小型構造は、センス回路１７内で用いられる基準メモリセ
ルの使用を複雑にする。上述のように、基準セルはメインメモリアレイ１３内の
メモリセルの一般的構造と一致することが望ましい。基準セルは、図５の構造で
求められたように、フローティングゲートメモリトランジスタと直列の選択トラ
ンジスタを依然として必要とするが、出願人は、そのような構造が構成要素の最
良の釣合いを与えるのではなく、基準電圧Ｖrefのエラーマージンの最大の低減
をもたらすのではないことを見出した。
【００４０】 メモリアレイのレイアウトは、その容量分布およびしたがってその振舞いに大
きく影響を与え得る。図６のアレイ構造１３を用いるメモリ中の基準セル内で２
トランジスタメモリセルを単に用いることで、基準電圧Ｖrefがメインアレイ１
３の変化を正確に追従することが保証されるわけではない。
【００４１】 図７を参照して、この発明の第２の実施例に従いかつ図６のメモリアレイレイ
アウトに好適な基準セル４７が示される。基準セル４７は第１および第２のサブ
コンポーネント７３および７１を含み、各読出動作の間、そのうちの一方だけが
アクティブである。第１のサブコンポーネント７３は、第１の基準トランジスタ
８５と直列の、ＮＭＯＳスイッチトランジスタとして実現される第１の選択デバ
イス８７からなる。第１の選択デバイス８７と第１の基準トランジスタ８５とは
、出力リード線ｒｅｆｉｎ４８と接地との間に直列接続される。第２のサブコン
ポーネント７１は、第２の基準トランジスタ７５と直列の、ＮＭＯＳスイッチト
ランジスタとして実現される第２の選択デバイス７７からなる。第２の選択デバ
イス７７と第２の基準トランジスタ８５とは、出力リード線４８と接地との間に
直列接続される。
【００４２】 制御線ｙｍｓｂは、第１および第２のサブコンポーネント７１および７３のう
ち１つを選択的に活性化する。制御信号ｙｍｓｂはインバータ７９を介して第２
の選択デバイス７７のコントロールゲートに結合され、ｙｍｓｂは第１の選択デ
バイス８７のコントロールゲートに直接に結合される。制御信号ｙｍｓｂが論理
ハイを有すれば、第１のサブ回路７３が活性化され、制御信号ｙｍｓｂが論理ロ
ーを有すれば、第２の選択サブ回路７１が選択される。制御信号ｙｍｓｂの論理
状態は、メインメモリアレイ１３内で選択されているのが偶数番号の行であるか
または奇数番号の行であるかに直接的に関する。
【００４３】 Ｘデコード回路８１は、メインメモリ１３内でアドレス指定されている行のア
ドレスを搬送するＸアドレスバス８３を受ける。Ｘデコーダ回路８１は、メイン
メモリアレイ１３内のメモリセルの行を選択するのに用いられるメインＸアドレ
スデコーダであってもよく、または、第１および第２のサブ回路７１および７３
のうち１つを選択するのに特に用いられる第２のＸアドレスデコーダであっても
よい。これに代えて、信号ｙｍｓｂはｘアドレスの最下位ビットを切離してもよ
い。なぜなら、このビット上の０は偶数番号の行を示し、１は奇数番号の行を示
すからである。この場合、Ｘアドレス自体が基準セル４７を制御する。
【００４４】 Ｘデコーダ８１がメインＸアドレスデコーダの一部ならば、Ｘデコード回路８
１はＸデコーダと直列のＸプレデコーダを含み、それらはともにメインメモリア
レイ１３内の単一のワード線を選択する。この場合、Ｘデコード回路８１はまた
、制御線ｙｍｓｂ上に信号を発する。この現在好ましい実施例では、Ｘアドレス
バス８３が偶数番号の行を示すと、制御線ｙｍｓｂ上に論理ローが置かれ、第２
のサブ回路７１が選択される。これに対して、Ｘアドレスバス８３が奇数番号の
行を示すと、制御線ｙｍｓｂ上に論理ハイが置かれ、第１のサブ回路７３が選択
される。Ｘデコード回路８１は、そのＸプレデコーダの状態の後およびそのＸデ
コーダの前にアドレス指定されているのが奇数番号の行なのかまたは偶数番号の
行なのかを典型的に知るので、選択されたワード線の正確なアドレスが完全にデ
コードされる前に信号ｙｍｓｂを発し得る。これにより、基準セル４７内の適切
なサブコンポーネントを、ターゲットメモリセルの読出を開始する前に既に選択
することが可能になる。
【００４５】 このように、この基準セル４７は、メインメモリアレイ内の、ターゲットとさ
れたメモリセルのレイアウトの変化をより正確に追従することができる。上述の
ように、図６のように小型のアーキテクチャに配置された２トランジスタメモリ
セルの読出電位は、選択されるのが偶数番号の行なのかまたは奇数番号の行なの
かに依存して、同様に変動する。読出電位のこの変動をよりしっかりとフォロー
し、それにより基準電圧Ｖrefのエラーマージンを減じるためには、第１のサブ
コンポーネント７３は奇数番号の行内のターゲットメモリセルのレイアウトに一
致し、第２のサブコンポーネント７１は偶数番号の行内のターゲットとされたメ
モリセルのレイアウトに一致する。さらに、基準トランジスタ７５および８５の
コントロールゲートおよびフローティングゲートは、図２に示されたのと同様の
態様でそれぞれの結合アーム９５および１０１で共に短絡される。基準トランジ
スタ７５および８５のコントロールゲート９１および９９にそれぞれ与えられた
正確な値が制御線Ｖrefsaによって与えられる。
【００４６】 図８を参照して、図７の基準セルのレイアウト表示が示される。前述のように
、基準セル４７は、第１の選択デバイス８７のコントロールゲート７２およびイ
ンバータ７９に結合される制御線ｙｓｍｂに応答する。インバータ７９の出力は
第２の選択デバイス７７のコントロールゲート１０４に接続される。制御線ｙｍ
ｓｂは、各読出動作の間に第１ ７３および第２ ７１のサブコンポーネントの
うちどちらを活性化するかを選択する。第１のサブコンポーネント７３は第１の
選択デバイス８７および第１の基準トランジスタ８５を含む。第１の選択デバイ
ス８７は、チャネル領域にわたりポリシリコンコントロールゲート７２で分離さ
れた、ドレイン領域８０およびソース領域８２によって規定される。第１の選択
デバイス８７のソース領域８２は、第１の基準トランジスタ８５のドレインとし
て機能する。第１の基準トランジスタ８５のソース１００は、バイア１０２によ
ってルーティング金属線７６および接地に結合される。ドレイン８２とソース１
００との間のチャネル領域は、第２のポリシリコン層ｐｏｌｙ−２形成ゲート９
９下の第１のポリシリコン層ｐｏｌｙ−１形成ゲート９７を被せられる。上述の
ように、ｐｏｌｙ−１ゲート９７およびｐｏｌｙ−２ゲート９９は結合アーム１
０１によって共に結合される。この例では、結合アーム１０１は、第１のｐｏｌ
ｙ層９７を第２のｐｏｌｙ層９９に結合するバイアとして実現される。
【００４７】 同様に、第２のサブコンポーネント７１は第２の選択デバイス７７および第２
の基準トランジスタ７５を含む。第２の選択デバイス７７は、チャネル領域にわ
たってポリシリコンコントロールゲート１０４で分離される、ドレイン領域８０
およびソース領域７８によって規定される。このように、領域８０は第１および
第２の両選択デバイス７７および８７のドレイン領域を形成する。第２の選択デ
バイス７７のソース領域７８は、第２の基準トランジスタ７５のドレインとして
機能する。第２の基準トランジスタ７５のソース１０６は、第２のバイア１０８
によってルーティング金属線７６および接地に結合される。したがって、第１お
よび第２の両基準デバイス７５および８５のソース領域は、金属ルーティング線
７６によって共に結合される。ドレイン７８とソース１０６との間のチャネル領
域はｐｏｌｙ−２ゲート９１下のｐｏｌｙ−１ゲート９５を被せられる。前述の
ように、ｐｏｌｙ−１ゲート９５とｐｏｌｙ−２ゲート９１とは、バイアとして
実現される結合アーム９５によって共に結合される。結合アーム９５および１０
１は金属ルーティング線７４によって共に接続され、またそれらは基準電圧線Ｖrefsa にも結合される。出力基準線ｒｅｆｉｎはバイア４８で取出され、これは
部分的ビット線８８だけでなくドレイン領域８０も結合する。部分的ビット線８
８と隣接して２つのさらなる部分的ビット線９２および９４が置かれる。これは
、メインメモリアレイ内で互いに隣接する多数のターゲットメモリセルを有する
ことと関連する容量をシミュレートするのを助ける。
【００４８】 図９を参照して、制御線Ｖrefsaの電圧値は基準電圧生成回路１１１によって
制御される。これは、Ｖｃｃと接地との間で直列のプルアップ分岐およびプルダ
ウン分岐からなる。プルアップ分岐は２つのＰＭＯＳトランジスタ１１３および
１１５を含み、プルダウン分岐は少なくとも１つのＮＭＯＳトランジスタ１１７
を含む。ＰＭＯＳトランジスタ１１３および１１５のコントロールゲートは接地
に接続され、ＮＭＯＳトランジスタ１１７のコントロールゲートはダイオード構
成中のそのドレインに接続される。これは、Ｖｃｃから接地へトランジスタ１１
３、１１５および１１７を通して電流を生成する。Ｖrefsaの値はプルダウン分
岐にわたる電圧降下に依存し、これは、トランジスタ１１３、１１５および１１
７を通る電流に依存する。所望により、ＮＭＯＳトランジスタ１１７は、メタル
オプションで製造段階で接続可能な多数のオプションのＮＭＯＳトランジスタと
、多数の予め規定されたＮＭＯＳトランジスタとの組合せであってもよい。これ
により、プルダウン分岐を通る電流およびそれによりＶrefsaに対する電圧が、
発生の間に特定の値に結線（hardwired）されるようになる。
【００４９】 この実施例では、プルダウン分岐は、複合プルダウン分岐にデジタルに挿入さ
れるかまたはそれから除去され得る、さらなるオプションのＮＭＯＳトランジス
タを含む。ＮＭＯＳトランジスタｎ１からｎ３の各々はダイオード接続され、そ
れぞれの制御スイッチトランジスタＣ１からＣ３によって選択的に接地に結合さ
れる。制御スイッチトランジスタＣ１からＣ３の各々は電圧制御線ＶＣ１からＶ
Ｃ３に応答する。制御線ＶＣ１からＶＣ３の適切な活性化により、さらなるＮＭ
ＯＳトランジスタｎ１からｎ３のいずれをプルダウン分岐に挿入してもよく、Ｖrefsa の値がそれに従って調節され得る。これにより、発生の後ですらＶrefsaの
繰返しの調節が可能になる。このように、Ｖrefsaの値をメモリＩＣの寿命にわ
たって調節して、メモリアレイおよび基準セルに対するエージングの影響を補償
し得る。ＶＣ１からＶＣ３の値は、メインメモリアレイの予め規定された区域内
に記憶され得る。
【００５０】 図１０を参照して、この発明に従いかつ図２のセンス回路１７を置換えるのに
好適なセンス回路１２１の第２の実施例が示される。簡潔さのために、関心のあ
る新たな要素のみが示される。図面からは、ｙ選択回路、センスアンプイネーブ
ル回路、出力ドライバおよび既に上述されたまたは当業者の範囲内にあると考え
られる他の回路要素は省略される。図１０では、メインメモリアレイの一部であ
ると理解されるターゲットメモリセル１２３が読出のためにセンス回路１２１に
適用される。以前の図２の場合のように、ターゲットメモリセル１２３は、その
対応するワード線１２５での読出電圧の印加によって選択される。ターゲットメ
モリセル１２３の電流供給の大きさは、制御電位Ｖrefsaに応答する、基準セル
１３１からの基準電流と比較される。ターゲットメモリセル１２３および基準セ
ル１３１の構成は、図２から図９を参照して上述された構成のいずれのものであ
ってもよい。同様に、制御電位線Ｖrefsaの大きさを、図９を参照して示された
のと同様の態様で生成してもよい。
【００５１】 図１０では、ターゲットメモリセル１２３の読出電流の大きさは、第１の相互
コンダクタンス増幅器１３７を用いてＶsense線１３５上の電圧表示に変換され
る。同様に、基準セル１３１からの基準電流は、第２の相互コンダクタンス増幅
器１４１によりＶref線１３９上の表示電圧値に変換される。Ｖsense線１３５お
よびＶref線１３９の表示電圧電位は次に、差動増幅器１４３によって比較され
、その結果がセンスアンプ出力線ｓａ＿ｏｕｔ１４５上に置かれる。線１４５上
のｓａ＿ｏｕｔ出力は典型的に増幅されかつラッチされることを理解されたい。
【００５２】 第１の相互コンダクタンス増幅器１３７は、共通の調整電圧増幅器１５０を共
有する２つの調整カスコード増幅器の複合物である。共通の調整電圧増幅器１５
０は、Ｖｃｃと接地との間に直列結合された補償トランジスタ１５３と可変電流
源１５１とからなる。調整増幅器５０ならびにトランジスタ１６５および１６３
が第１の調整カスコード増幅器を構成し、調整増幅器５０およびトランジスタ１
５５が第２の調整カスコード増幅器を構成する。第１および第２の調整カスコー
ド増幅器が共に、第１の複合相互コンダクタンス増幅器１３７を形成する。
【００５３】 ターゲットメモリセル１２５が生成する電流は、電流の増幅された電圧表示を
ともに生成する第１および第２の調整カスコード増幅器の両者を通って流れる。
カスコード回路が用いられるのは、それらが典型的に、高い出力インピーダンス
および大幅に低いフィードバック容量を与え、その結果、ＤＣ利得がより大きな
増幅器をもたらすからである。単純な未調整カスコードの代わりに調整カスコー
ドを用いることにより、さらに高い出力インピーダンスおよびより大きな出力電
圧揺れを達成することができる。これにより、ターゲットメモリセル１２３から
の読出電流のより高い増幅が可能になり、基準セル１３１からの基準電流により
、差動増幅器１４３が２つの電圧電位を区別するのがより容易になる。
【００５４】 さらに、高度に集積化されたメモリでは、より低い電圧においてすら顕著なチ
ャネル長変調および搬送波増倍を呈することが可能な最小サイズのトランジスタ
を用いることがしばしば必要である。これは、その最小サイズトランジスタが高
電圧トランジスタと非常に近接していることが多い不揮発性メモリにおいては特
に関心事である。チャネル長変調はトランジスタの振舞いを変え、センスアンプ
の臨界的な平衡を覆すことがある。調整カスコード回路は、最小サイズトランジ
スタを備える場合ですら、小さな回路面積、良好な周波数応答、高いＤＣ利得を
達成可能であり、チャネル変調のエラーを緩和できることがわかっている。
【００５５】 第１の相互コンダクタンス増幅器１３７内の第１の調整カスコード増幅器は、
第１の出力ＮＭＯＳトランジスタ１６３、調整電圧増幅器１５０、一定電流源１
５７およびメモリセル１２３自体を含む。留意すべきなのは、典型的なカスコー
ドアーキテクチャに対して、調整電圧増幅器１５０の電流源１５１は一定電流源
ではなく、むしろそれは第１の調整カスコード内のＮＭＯＳトランジスタ１６３
のソース電極によって制御されることである。本質的に、第１の調整カスコード
は自己調整カスコードである。
【００５６】 動作においては、ターゲットメモリトランジスタ１２３はワード線１２５上の
読出電圧を、第１の出力ＮＭＯＳトランジスタ１６３のドレイン−ソース経路を
通って一部Ｖsense線１３５に流れるドレイン電流に変換し、これが差動増幅器
１４３に印加される。一定電流源１５７は、ＮＭＯＳダイオード接続されたトラ
ンジスタ１６５を通して出力ＮＭＯＳトランジスタ１６３のドレインに供給する
。高い出力抵抗を得るため、すなわちターゲットメモリセル１２３のチャネル長
変調を抑制するためには、それぞれのドレイン−ソース電圧を安定して保たなけ
ればならない。これは、調整電圧増幅器１５０（従属電流源１５１およびトラン
ジスタ１５３）と、電圧フォロアとしての第１の出力ＮＭＯＳトランジスタ１６
３とからなるフィードバックループによって達成される。したがって、ターゲッ
トメモリセル１２３のドレイン−ソース電圧は固定値に調整される。
【００５７】 第１の出力トランジスタ１６３のソース、すなわちターゲットメモリセル１２
３のドレインでの電位をさらに安定させるため、トランジスタ１６３のソースは
、可変電流源１５１を制御するように結合される。好ましくは、可変電流源１５
１の電流の大きさは、第１の出力トランジスタ１６３のソースでの電位に反比例
するようにされる。これは、たとえば、可変電流源１５１をＰＭＯＳトランジス
タとして実現することにより行なうことができる。このように、出力トランジス
タ１６３のソースでの電位が立下がると、可変電流源１５１の電流の大きさが増
大し、出力トランジスタ１６３のコントロールゲートでの電位を立上がらせる。
これは次に、より硬いトランジスタ（harder transistor）１６３をターンオン
し、そのソースでの電位を上昇させて電位を戻させる。同様に、出力トランジス
タ１６３のソースでの電位が立上がると、可変電流源１５１の大きさが減じられ
、出力トランジスタ１６３のコントロールゲートでの電位を低下させかつ、供給
する電流を少なくしてそのソースでの電位を下降させる。
【００５８】 このように、この自己調整カスコード増幅器は、２つのメカニズムを用いてノ
ード１５２での電圧変動を最小化する。まずそれは、調整トランジスタ１５３と
出力トランジスタ１６３との間のフィードバックメカニズムを用い、第２に、可
変電流源１５１と出力トランジスタ１６３との間のフィードバックメカニズムを
用いる。これは第１の出力トランジスタ１６３のドレインでの電位を安定させる
のを助けるが、ターゲットメモリセル１２３を通る電流は、依然として出力トラ
ンジスタ１６３のドレインでの表示電位に変換される。なぜなら、第１の出力ト
ランジスタ１６３のソース−ドレイン電位は依然として変動することを許される
からである。
【００５９】 第２の調整カスコードは、上述の第１の調整カスコードと同様の態様で機能す
る。これは、第２の出力ＮＭＯＳトランジスタ１５５、調整電圧増幅器１５０、
一定電流源１５７およびターゲットメモリセル１２３それ自体を含む。動作にお
いては、ターゲットメモリトランジスタ１２３は、ワード線１２５上の読出電圧
を、第２の出力ＮＭＯＳトランジスタ１５５のドレイン−ソース経路を通って中
間出力ノード１５９へ一部流れるドレイン電流に変換する。一定電流源１５７は
中間出力ノード１５９に供給し、中間出力ノード１５９の電圧電位は、ＮＭＯＳ
トランジスタ１５５を通る電流の量によって確立される。高い出力抵抗を得るた
め、すなわちターゲットメモリセル１２３のチャネル長変調を抑制するには、そ
れぞれのドレイン−ソース電圧を安定して保つ。これは、電圧フォロアとしての
第２の出力ＮＭＯＳトランジスタ１５５および調整電圧増幅器１５０からなるフ
ィードバックループによって達成される。したがって、ターゲットメモリセル１
２３のドレイン−ソース電圧は、同じ固定値に調整される。
【００６０】 相互コンダクタンス増幅器１３７の出力は、ダイオード接続されたトランジス
タ１６１を介して第２の出力ＮＭＯＳトランジスタ１５５のドレインに結合され
る、第１の出力ＮＭＯＳトランジスタ１６３のドレインでとられる。したがって
、Ｖsense線１３５の電位は第１および第２の調整カスコード増幅器の両者の直
接制御下にあり、それらのそれぞれの出力はダイオードを介して共に結合される
。これにより、Ｖsense線１３５の電位がより迅速に安定値に到達し、それによ
りセンス回路１２１の読出速度を向上させることが可能になる。
【００６１】 基準セル１３１の電流は、第２の複合相互コンダクタンス増幅器１４１を用い
てＶref線１３９で表示電圧電位に変換される。センス回路１２１をより十分に
平衡化するには、第２の複合相互コンダクタンス増幅器は、上述のように、第１
の複合相互コンダクタンス増幅器１３７と同じ構造を有しかつ、同様の態様で機
能する。さらに、前記第１ １３７および第２ １４１の複合相互コンダクタン
ス増幅器の両者は同じ一定電流源１４７によって供給される。
【００６２】 Ｖsense線１３５およびＶref線１３９の電位が差動増幅器１４３に印加される
。差動増幅器１４３は、直列接続されたＮＭＯＳトランジスタ１７３およびＰＭ
ＯＳトランジスタ１７１からなる第１の分岐を含みかつ、直列接続されたＮＭＯ
Ｓトランジスタ１７７およびＰＭＯＳトランジスタ１７５からなる第２の分岐を
含む。第１および第２の分岐はＶｃｃと電流ドレイン１７９との間に並列接続さ
れる。ＰＭＯＳトランジスタ１７１のドレインは、ＰＭＯＳトランジスタ１７１
および１７５のコントロールゲートに接続される。Ｖsense線１３５はＮＭＯＳ
トランジスタ１７３のコントロールゲートに結合され、Ｖref線１３９はＮＭＯ
Ｓトランジスタ１７７のコントロールゲートに結合される。ＰＭＯＳトランジス
タ１７７のドレインは差動増幅器１４３の線１４５上の出力ｓａ＿ｏｕｔである
。
【図面の簡単な説明】
【図１】 シングルエンドセンスアンプおよび基準セルの先行技術の図であ
る。
【図２】 この発明の第１の実施例に従う感知機構を用いるフラッシュメモ
リ構造の図である。
【図３】 センス線および基準線上の電圧電位のプロットの図である。
【図４】 図３で示されたものよりも厳しい許容レベルを有する、センス線
および基準線上の電圧電位のプロットの図である。
【図５】 この発明に従うＥＥＰＲＯＭメインメモリアレイの第１のサンプ
ルレイアウト図である。
【図６】 この発明に従うＥＥＰＲＯＭメインメモリアレイの第２のサンプ
ルレイアウト図である。
【図７】 この発明の第２の実施例に従う基準セルの図である。
【図８】 この発明に従う基準に対する制御電圧発生器の図である。
【図９】 この発明の第２の実施例に従う基準セルのレイアウト図である。
【図１０】 この発明に従うセンスアンプの詳細図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＣ，ＥＥ，ＥＳ，ＦＩ，ＧＢ， ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，Ｉ Ｎ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ペイン，ジェイムス・イー アメリカ合衆国、95005 カリフォルニア 州、ボルダー・クリーク、クロウズ・ネス ト・ドライブ、214 (72)発明者 パサック，ジャグディッシュ アメリカ合衆国、94022 カリフォルニア 州、ロス・アルトス・ヒルズ、ロブレダ・ ロード、12998 Ｆターム(参考） 5B025 AA01 AD05 AE08 5F083 EP02 EP22 EP33 ER21 ER22 ER25 GA01 LA03 LA04 LA10 5F101 BA01 BB02 BD22 BE01 BE02 BE07 BE08

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 センスアンプと共に用いるための基準電圧発生器であって、 前記センスアンプに結合された基準電圧出力ノードと、 制御された電圧電位を受けるための電圧入力ノードと、 第１のドレイン領域、第１のソース領域、第１のコントロールゲート、第１の
    ポリシリコンゲート、第１のチャネル領域、第１のトンネリング酸化物および第
    １のゲート酸化物を有する第１のＭＯＳ基準セルとを含み、前記第１のドレイン
    領域および前記第１のソース領域は、前記第１のチャネル領域の対向する側上に
    あり、前記第１のポリシリコンゲートは前記第１のトンネリング酸化物によって
    前記第１のチャネル領域から分離され、前記第１のゲート酸化物は前記第１のコ
    ントロールゲートと前記第１のポリシリコンゲートとの間に介在され、前記第１
    のドレイン領域は前記基準電圧出力ノードに結合され、前記第１のソース領域は
    第１の基準電流レールに結合され、前記電圧入力ノードは前記第１のコントロー
    ルゲートと前記第１のポリシリコンゲートとの両者に結合され、前記制御された
    電圧電位は前記第１のＭＯＳ基準セルをアクチュエートする働きをし、さらに 前記第１のコントロールゲートを前記第１のポリシリコンゲートに接続するバ
    イアを含む、基準電圧発生器。
  2. 【請求項２】 第１の選択スイッチをさらに有し、前記第１の選択スイッチ
    は、前記基準電圧出力ノードから前記第１のドレイン領域を選択的に分離しかつ
    前記第１のドレイン領域を前記基準電圧出力ノードに選択的に結合する、請求項
    １に記載の基準電圧発生器。
  3. 【請求項３】 前記第１の選択スイッチはＭＯＳトランジスタである、請求
    項２に記載の基準電圧発生器。
  4. 【請求項４】 前記センスアンプは各読出動作の間にターゲットデータメモ
    リセルに結合され、前記ターゲットデータメモリセルはデータメモリセルの行お
    よび列のメモリアレイの一部であり、前記センスアンプは、前記ターゲットデー
    タメモリセルからの第１の電流測定値を前記基準電圧出力ノードからの第２の電
    流測定値と比較し、前記第１の電流測定値が前記第２の電流測定値よりも大きい
    のに応答して第１の出力論理状態を与え、前記第１の電流測定値が第２の電流測
    定値よりも小さいのに応答して第２の出力論理状態を与える働きをし、 前記第１の選択スイッチは、前記ターゲットデータメモリセルが前記メモリア
    レイの偶数番号の行内にあるのに応答して前記基準電圧出力ノードから前記第１
    のＭＯＳ基準セルを分離する働きをさらにしかつ、前記ターゲットデータメモリ
    セルが前記メモリアレイの奇数番号の行内にあるのに応答して前記第１の基準セ
    ルを前記基準電圧出力ノードに結合する働きをする、請求項２に記載の基準電圧
    発生器。
  5. 【請求項５】 前記基準電圧発生器は、第２のドレイン領域、第２のソース
    領域、第２のコントロールゲート、第２のポリシリコンゲート、第２のチャネル
    領域、第２のトンネリング酸化物および第２のゲート酸化物を有する第２のＭＯ
    Ｓ基準セルをさらに含み、前記第２のドレイン領域および前記第２のソース領域
    は前記第２のチャネル領域の対向する側上にあり、前記第２のポリシリコンゲー
    トは前記第２のトンネリング酸化物によって前記第２のチャネル領域から分離さ
    れ、前記第２のゲート酸化物は前記第２のコントロールゲートと前記第２のポリ
    シリコンゲートとの間に介在され、前記第２のドレイン領域は前記基準電圧出力
    ノードに選択的に結合され、前記第２のソース領域は前記基準電力レールに結合
    され、前記電圧入力ノードは前記第２のコントロールゲートと前記第２のポリシ
    リコンゲートとの両者に接続され、前記制御された電圧電位は前記第２のＭＯＳ
    基準セルをアクチュエートする働きをし、 前記第２のＭＯＳ基準セルは、前記第１の選択トランジスタが前記出力ノード
    から前記第１のＭＯＳ基準セルを分離しているときに前記出力ノードに結合され
    る、請求項４に記載の基準電圧発生器。
  6. 【請求項６】 前記第１および第２のチャネル領域は単一の基板上に同一線
    上の態様に形成される、請求項５に記載の基準電圧発生器。
  7. 【請求項７】 第２の選択スイッチ、インバータおよびセル選択制御入力線
    をさらに含み、 前記第２の選択スイッチは、前記第２のドレイン領域と前記基準電圧出力ノー
    ドとの間に結合され、 前記インバータはインバータ入力およびインバータ出力を有し、前記セル選択
    制御線は、前記第１のスイッチの制御入力および前記インバータ入力に結合され
    、前記インバータ出力は前記第２のスイッチの制御入力に結合され、前記選択制
    御入力線は、１度に前記第１および第２のスイッチのうち１つだけを閉じるよう
    に働き、請求項５に記載の基準電圧発生器。
  8. 【請求項８】 前記第１および第２の選択スイッチはＭＯＳトランジスタで
    あり、前記選択制御入力線は前記第１の選択スイッチのコントロールゲートに直
    接に結合され、前記インバータ出力は前記第２の選択スイッチのコントロールゲ
    ートに結合される、請求項７に記載の基準電圧発生器。
  9. 【請求項９】 前記ターゲットデータメモリセルがいつ前記メモリアレイ内
    の奇数番号の行内にあるかを判断しかつ、前記ターゲットメモリセルがいつ前記
    メモリアレイ内の偶数番号の行内にあるかを判断するための行検出回路をさらに
    有し、前記第１の選択スイッチは前記行検出回路に応答する、請求項４に記載の
    基準電圧発生器。
  10. 【請求項１０】 前記行検出回路は、前記メモリアレイ内のデータメモリセ
    ルの行を選択するように結合されたｘデコーダである、請求項９に記載の基準電
    圧発生器。
  11. 【請求項１１】 前記行検出回路は、前記基準電圧発生器がｘアドレスバス
    の直接制御下にあるように前記メモリアレイ内の行を選択する働きをするｘアド
    レスバスの最下位ビットである、請求項９に記載の基準電圧発生器。
  12. 【請求項１２】 第１の行デコーダおよび第２の行デコーダをさらに有し、
    前記第１の行デコーダは、行アドレスバスを受けかつ前記メモリアレイ内の対応
    する単一の行を選択するためのｘデコーダであり、前記第２の行デコーダは、前
    記行アドレスバス内の行アドレス線を観察するための部分デコーダであり、前記
    行アドレス線は、前記対応する単一の行がいつ偶数番号の行であり、それがいつ
    前記メモリアレイ内の奇数番号の行であるかを判断する働きをし、前記行検出回
    路は前記第２の行デコーダである、請求項９に記載の基準電圧発生器。
  13. 【請求項１３】 前記電圧入力ノードは、少なくとも１つのプルアップ経路
    およびプルダウン経路を含む電圧制御回路から前記制御された電圧電位を受ける
    ように結合され、 前記プルアップ経路は、前記電圧入力ノードを第２の基準電力レールに結合す
    る常にオンのプルアップデバイスを含み、 前記プルダウン経路は、少なくとも第１および第２のプルダウン回路を並列に
    含み、前記第１のプルダウン回路は、前記電圧入力ノードを前記第１の基準電力
    レールに結合する常にオンのプルダウンデバイスを有し、前記第２のプルダウン
    回路は、前記制御入力ノードと前記第１の基準電力レールとの間に直列に少なく
    とも１つの抵抗素子および少なくとも１つのスイッチを含み、前記スイッチは、
    第１のスイッチ制御線に応答して前記抵抗素子を前記第１の基準電力レールに選
    択的に結合する、請求項１に記載の基準電圧発生器。
  14. 【請求項１４】 前記第２のプルダウン回路は抵抗素子およびスイッチの複
    数の対を含み、前記対の各々内の各抵抗素子およびスイッチは、前記電圧入力ノ
    ードと前記第１の基準電力レールとの間に直列接続され、前記対の各々内の各ス
    イッチは、それぞれのスイッチ制御線によって制御されて、前記対を前記第２の
    プルダウン経路に選択的に挿入しおよびそれから選択的に除去する、請求項１３
    に記載の基準電圧発生器。
  15. 【請求項１５】 前記それぞれのスイッチ制御線はユーザの直接制御下にあ
    り、前記電圧入力ノードの電圧電位をマニュアルでセットする、請求項１３に記
    載の基準電圧発生器。
  16. 【請求項１６】 前記第１のスイッチ制御線の論理状態は不揮発性メモリセ
    ルに記憶される、請求項１３に記載の基準電圧発生器。
  17. 【請求項１７】 前記不揮発性メモリセルは前記メモリアレイの一部である
    、請求項１６に記載の基準電圧発生器。
  18. 【請求項１８】 前記センスアンプは相互コンダクタンス増幅器回路および
    差動増幅器を含み、 前記相互コンダクタンス増幅器回路は、第１の中間ノード、第２の中間ノード
    、増幅された出力ノード、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトラン
    ジスタ、第３のＮＭＯＳトランジスタ、ダイオード、可変電流源および一定電流
    源を含み、 前記第１の中間ノードは前記基準出力ノードに結合され、前記一定電流源は基
    準高電力レールと前記第２の中間ノードとの間に結合され、前記第１のＮＭＯＳ
    トランジスタのドレインは前記第２の中間ノードに結合され、前記第１のＮＭＯ
    Ｓトランジスタのソースは前記第１の中間ノードに結合され、前記可変電流源は
    前記基準高電力レールと前記第１のＮＭＯＳトランジスタのコントロールゲート
    との間に結合され、前記第２のＮＭＯＳトランジスタは、前記第１のＮＭＯＳト
    ランジスタのコントロールゲートに結合されたドレインと、基準接地に結合され
    たソースと、前記第１の中間ノードに結合されたコントロールゲートとを有し、
    前記ダイオードは、前記第２の中間ノードと前記増幅された出力ノードとの間に
    結合され、前記第３のＮＭＯＳトランジスタは、前記増幅された出力ノードに結
    合されたドレインと、前記第１の中間ノードに結合されたソースと、前記第１の
    ＮＭＯＳトランジスタのコントロールゲートに結合されたコントロールゲートと
    を有し、前記第３のＮＭＯＳトランジスタのソースは前記可変電流源の電流の大
    きさを制御するように結合され、前記増幅された出力ノードは、前記差動増幅器
    の入力に結合される、請求項１に記載の基準電圧発生器。
  19. 【請求項１９】 前記可変電流源はＰＭＯＳトランジスタである、請求項１
    ８に記載の基準電圧発生器。
  20. 【請求項２０】 前記ダイオードは、ダイオード接続されたＮＭＯＳトラン
    ジスタである、請求項１８に記載の基準電圧発生器。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922820B1 (en) * 2000-10-12 2005-07-26 Cypress Semiconductor Corp. Circuit for generating silicon ID for PLDS
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US6587378B2 (en) * 2000-12-13 2003-07-01 Texas Instruments Incorporated Apparatus and method for refreshing a flash memory unit
US6697283B2 (en) * 2001-01-03 2004-02-24 Micron Technology, Inc. Temperature and voltage compensated reference current generator
US6940772B1 (en) * 2002-03-18 2005-09-06 T-Ram, Inc Reference cells for TCCT based memory cells
US6799256B2 (en) * 2002-04-12 2004-09-28 Advanced Micro Devices, Inc. System and method for multi-bit flash reads using dual dynamic references
US6687162B1 (en) * 2002-04-19 2004-02-03 Winbond Electronics Corporation Dual reference cell for split-gate nonvolatile semiconductor memory
US6768677B2 (en) * 2002-11-22 2004-07-27 Advanced Micro Devices, Inc. Cascode amplifier circuit for producing a fast, stable and accurate bit line voltage
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
JP4286085B2 (ja) * 2003-07-28 2009-06-24 Ｏｋｉセミコンダクタ株式会社 増幅器及びそれを用いた半導体記憶装置
US6970037B2 (en) * 2003-09-05 2005-11-29 Catalyst Semiconductor, Inc. Programmable analog bias circuits using floating gate CMOS technology
CN1914690A (zh) * 2004-01-28 2007-02-14 皇家飞利浦电子股份有限公司 具有rom矩阵的集成电路器件
US7149123B2 (en) * 2004-04-06 2006-12-12 Catalyst Semiconductor, Inc. Non-volatile CMOS reference circuit
US6967871B1 (en) 2004-05-19 2005-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Reference sensing circuit
US7142456B2 (en) * 2004-10-08 2006-11-28 Lexmark International Distributed programmed memory cells used as memory reference currents
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ
US7312641B2 (en) * 2004-12-28 2007-12-25 Spansion Llc Sense amplifiers with high voltage swing
ITMI20051075A1 (it) * 2005-06-10 2006-12-11 Atmel Corp "sistema e metodo per eguagliare la resistenza in una memoria non volatile"
JP2007087441A (ja) * 2005-09-20 2007-04-05 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7558907B2 (en) * 2006-10-13 2009-07-07 Spansion Llc Virtual memory card controller
KR100837282B1 (ko) * 2007-06-14 2008-06-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템,그것의 프로그램 방법 및 읽기 방법
JP5596296B2 (ja) * 2008-03-17 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US7813201B2 (en) * 2008-07-08 2010-10-12 Atmel Corporation Differential sense amplifier
US7796437B2 (en) * 2008-09-23 2010-09-14 Sandisk 3D Llc Voltage regulator with reduced sensitivity of output voltage to change in load current
US8374026B2 (en) * 2009-01-30 2013-02-12 Sandisk Il Ltd. System and method of reading data using a reliability measure
US7995387B2 (en) * 2009-01-30 2011-08-09 Sandisk Il Ltd. System and method to read data subject to a disturb condition
US8176284B2 (en) 2009-08-11 2012-05-08 Texas Memory Systems, Inc. FLASH-based memory system with variable length page stripes including data protection information
US7818525B1 (en) * 2009-08-12 2010-10-19 Texas Memory Systems, Inc. Efficient reduction of read disturb errors in NAND FLASH memory
US8189379B2 (en) 2009-08-12 2012-05-29 Texas Memory Systems, Inc. Reduction of read disturb errors in NAND FLASH memory
KR101094904B1 (ko) * 2009-09-30 2011-12-15 주식회사 하이닉스반도체 기준전압 생성 회로 및 방법, 이를 이용한 상변화 메모리 장치 및 리드 방법
CN102110475B (zh) * 2011-01-27 2013-09-04 深圳市国微电子有限公司 一种存储器的读出电路及其从存储器中读出数据的方法
CN103377687B (zh) * 2012-04-27 2017-04-05 上海复旦微电子集团股份有限公司 读出放大电路及存储器
CN103377708B (zh) * 2012-04-27 2016-08-03 上海复旦微电子集团股份有限公司 用于非易失性存储器的读出放大电路及存储器
CN104464803B (zh) * 2013-09-18 2018-07-20 北京兆易创新科技股份有限公司 一种读电压的产生装置、闪存存储系统
US9786348B1 (en) * 2016-04-11 2017-10-10 Micron Technology, Inc. Dynamic adjustment of memory cell digit line capacitance
KR102319710B1 (ko) * 2016-11-21 2021-10-29 매그나칩 반도체 유한회사 센스 앰프 구동 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089612B (en) * 1980-12-12 1984-08-30 Tokyo Shibaura Electric Co Nonvolatile semiconductor memory device
IT1228822B (it) * 1989-03-23 1991-07-04 Sgs Thomson Microelectronics Cella di riferimento per la lettura di dispositivi di memoria eeprom.
EP0424172B1 (en) 1989-10-20 1995-01-18 Fujitsu Limited Nonvolatile semiconductor memory apparatus
JP2853217B2 (ja) * 1989-11-21 1999-02-03 日本電気株式会社 半導体メモリ
US5608676A (en) 1993-08-31 1997-03-04 Crystal Semiconductor Corporation Current limited current reference for non-volatile memory sensing
ATE218003T1 (de) * 1995-02-10 2002-06-15 Micron Technology Inc Schneller leseverstärker für einen flash-speicher
JP3132637B2 (ja) * 1995-06-29 2001-02-05 日本電気株式会社 不揮発性半導体記憶装置
US5572474A (en) 1995-07-18 1996-11-05 Cypress Semiconductor Corporation Pseudo-differential sense amplifier
US5790453A (en) 1996-10-24 1998-08-04 Micron Quantum Devices, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
JP3039458B2 (ja) * 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
US5859796A (en) * 1997-12-16 1999-01-12 Advanced Micro Devices, Inc. Programming of memory cells using connected floating gate analog reference cell
JP3237610B2 (ja) * 1998-05-19 2001-12-10 日本電気株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
EP1297535A1 (en) 2003-04-02
MY134250A (en) 2007-11-30
CN1200433C (zh) 2005-05-04
TW512353B (en) 2002-12-01
DE60132088T2 (de) 2008-12-11
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