CN104464803B - 一种读电压的产生装置、闪存存储系统 - Google Patents

Abstract

本发明公开了一种读电压的产生装置、闪存存储系统，其中，所述读电压的产生装置包括：带隙基准产生电路，用于输出作为基准电压输入到电荷泵的第一输入端的带隙基准电压；电荷泵，用于产生读电压；模拟基准产生电路，用于在所述带隙基准电压建立完成前，输出作为基准电压输入到所述电荷泵的第一输入端的模拟基准电压；所述带隙基准产生电路的输出端经第一电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输出端经第二电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输入端分别与所述第一电平开关经反相器连接和与所述第二电平开关连接。本发明能够有效地减少读电压的建立时间，加快读指令的响应。

Description

一种读电压的产生装置、闪存存储系统

技术领域

本发明涉及存储技术领域，具体涉及存储器的读取技术领域，尤其涉及一种读电压的产生装置、闪存存储系统。

背景技术

闪存（Flash Memory）是一种非易失性或非挥发性（简单地说就是在断电情况下仍能保持所存储的数据）的半导体存储芯片。它具有体积小、功耗低、不易受物理破坏的优点，是移动数码产品的理想存储介质。

闪存作为一种存储器，通常会存储大量的数据。当操作者需要对其中的数据进行读取时，会发出读指令。从读指令的发出到数据读出需要一段时间。在进行数据读取时，需要先建立好读电压。图1示出了现有技术的读电压的产生装置的电路图；图2示出了图1中的读电压的产生装置的各输入电压信号与输出电压的时序图。根据图1和图2所示，当读指令发出后，片选信号CSB开始下拉，带隙基准产生电路101先开启，其输入电压信号EN1为高电平；当带隙基准产生电路101输出的作为基准电压V_REF输入到电荷泵102的第一输入端的带隙基准电压V_BG建立完成后，同时电荷泵102开启，在其第二输入端输入高电平的电压信号EN2，与此同时，读电压V_READ开始建立；当读电压V_READ建立完成后，根据需要读出数据。

如上所述可以看出，对于现有技术的读电压的产生装置，从读指令的发出到数据读出的时间近似为作为基准电压V_REF的带隙基准电压V_BG的建立时间和读电压V_READ的建立时间之和，且带隙基准电压V_BG的建立时间是固定的，一般需要100ns以上。当进行数据读取时，这种需先后依次建立基准电压V_REF、读电压V_READ的方式，使得读电压V_READ的建立时间较长，减慢了读指令的响应。

发明内容

有鉴于此，本发明实施例提供一种读电压的产生装置、闪存存储系统，解决了读电压的建立时间较长、读指令的响应慢的技术问题。

一方面，本发明实施例提供了一种读电压的产生装置，所述产生装置包括：带隙基准产生电路、电荷泵、模拟基准产生电路、反相器、第一电平开关和第二电平开关，

其中，所述带隙基准产生电路，用于输出作为基准电压输入到所述电荷泵的第一输入端的带隙基准电压；

所述电荷泵，用于产生读电压；

所述模拟基准产生电路，用于在所述带隙基准电压建立完成前，输出作为基准电压输入到所述电荷泵的第一输入端的模拟基准电压；

所述带隙基准产生电路的输出端经所述第一电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输出端经所述第二电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输入端分别与所述第一电平开关经所述反相器连接和与所述第二电平开关连接。

进一步地，所述模拟基准产生电路包括：第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第一NMOS管，第二NMOS管，第一电阻，第二电阻；

所述第一PMOS管的源极接电源，所述第一PMOS管的栅极与所述模拟基准产生电路的输入端连接，所述第一PMOS管的漏极与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源，所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的漏极与栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极与所述第一电阻的一端连接，所述第一电阻的另一端接地，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三PMOS管的漏极与栅极连接，所述第三PMOS管的源极接电源，所述第三PMOS管的栅极与所述第四PMOS管的栅极连接，所述第四PMOS管的源极接电源，所述第四PMOS管的漏极与所述第二电阻的一端和所述模拟基准产生电路的输出端连接，所述第二电阻的另一端接地。

进一步地，所述第二PMOS管、第三PMOS管和第四PMOS管的宽长比相等，且制作工艺相同；所述第二NMOS管的宽长比是第一NMOS管的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

进一步地，所述模拟基准产生电路的输入电压信号控制所述第一电平开关和所述第二电平开关，具体为：

当所述模拟基准产生电路的输入电压信号为高电平时，所述第一电平开关断开，并且所述第二电平开关闭合；

当所述模拟基准产生电路的输入电压信号为低电平时，所述第一电平开关闭合，并且所述第二电平开关断开。

进一步地，所述带隙基准产生电路输出的带隙基准电压建立完成前，所述第一电平开关断开，并且所述第二电平开关闭合，所述模拟基准产生电路输出的模拟基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述带隙基准产生电路输出的带隙基准电压建立完成后，所述第一电平开关闭合，并且所述第二电平开关断开，所述带隙基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述电荷泵的第二输入端在所述第一输入端输入基准电压时输入电压信号，同时所述电荷泵开始建立所述读电压。

另一方面，本发明实施例还提供了一种闪存存储系统，所述闪存存储系统包括：闪存存储器和用于为所述闪存存储器提供读电压的读电压的产生装置，其中，所述读电压的产生装置包括：带隙基准产生电路、电荷泵、模拟基准产生电路、反相器、第一电平开关和第二电平开关，

其中，所述带隙基准产生电路，用于输出作为基准电压输入到所述电荷泵的第一输入端的带隙基准电压；

所述电荷泵，用于产生读电压；

所述模拟基准产生电路，用于在所述带隙基准电压建立完成前，输出作为基准电压输入到所述电荷泵的第一输入端的模拟基准电压；

所述带隙基准产生电路的输出端经所述第一电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输出端经所述第二电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输入端分别与所述第一电平开关经所述反相器连接和与所述第二电平开关连接。

进一步地，所述模拟基准产生电路包括：第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第一NMOS管，第二NMOS管，第一电阻，第二电阻；

所述第一PMOS管的源极接电源，所述第一PMOS管的栅极与所述模拟基准产生电路的输入端连接，所述第一PMOS管的漏极与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源，所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的漏极与栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极与所述第一电阻的一端连接，所述第一电阻的另一端接地，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三PMOS管的漏极与栅极连接，所述第三PMOS管的源极接电源，所述第三PMOS管的栅极与所述第四PMOS管的栅极连接，所述第四PMOS管的源极接电源，所述第四PMOS管的漏极与所述第二电阻的一端和所述模拟基准产生电路的输出端连接，所述第二电阻的另一端接地。

进一步地，所述第二PMOS管、第三PMOS管和第四PMOS管的宽长比相等，且制作工艺相同；所述第二NMOS管的宽长比是第一NMOS管的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

进一步地，所述模拟基准产生电路的输入电压信号控制所述第一电平开关和所述第二电平开关，具体为：

当所述模拟基准产生电路的输入电压信号为高电平时，所述第一电平开关断开，并且所述第二电平开关闭合；

当所述模拟基准产生电路的输入电压信号为低电平时，所述第一电平开关闭合，并且所述第二电平开关断开。

进一步地，所述带隙基准产生电路输出的带隙基准电压建立完成前，所述第一电平开关断开，并且所述第二电平开关闭合，所述模拟基准产生电路输出的模拟基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述带隙基准产生电路输出的带隙基准电压建立完成后，所述第一电平开关闭合，并且所述第二电平开关断开，所述带隙基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述电荷泵的第二输入端在所述第一输入端输入基准电压时输入电压信号，同时所述电荷泵开始建立所述读电压。

本发明实施例提出的读电压的产生装置、闪存存储系统，通过在现有技术的读电压的产生装置基础上增加一个能够产生建立时间短但精度不高的模拟基准电压的模拟基准产生电路，并经过该模拟基准产生电路的输入电压信号控制电平开关来实现在带隙基准产生电路输出的带隙基准电压建立完成前，为电荷泵提供基准电压，使得读电压能够与带隙基准电压几乎同时建立，避免了在带隙基准电压建立完成后再建立读电压，从而减少了读电压的建立时间，加快了读指令的响应。

附图说明

图1是根据现有技术的读电压的产生装置的电路图；

图2是图1中的读电压的产生装置的各输入电压信号与输出电压的时序图；

图3是根据本发明第一实施例的读电压的产生装置的电路图；

图4是根据本发明第一实施例的一种优选的实施方式的电路图；

图5是图3中的读电压的产生装置的各输入电压信号与输出电压的时序图；

图6是根据本发明第二实施例的闪存存储系统的结构框图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

在图3-5中示出了本发明的第一实施例。

图3是根据本发明第一实施例的读电压的产生装置的电路图。如图3所示，所述产生装置包括：带隙基准产生电路301、电荷泵302、模拟基准产生电路303、反相器304、第一电平开关305和第二电平开关306，其中，所述带隙基准产生电路301，用于输出作为基准电压V_REF输入到所述电荷泵302的第一输入端的带隙基准电压V_BG；所述电荷泵302，用于产生读电压V_READ；所述模拟基准产生电路303，用于在所述带隙基准电压V_BG建立完成前，输出作为基准电压V_REF输入到所述电荷泵302的第一输入端的模拟基准电压V_SBG；所述带隙基准产生电路301的输出端经所述第一电平开关305与所述电荷泵302第一输入端连接，所述模拟基准产生电路303的输出端经所述第二电平开关306与所述电荷泵302第一输入端连接，所述模拟基准产生电路303的输入端分别与所述第一电平开关305经所述反相器304连接和与所述第二电平开关306连接。

在本实例的一种优选的实施方式中，如图4所示，所述模拟基准产生电路303包括：第一PMOS管P1，第二PMOS管P2，第三PMOS管P3，第四PMOS管P4，第一NMOS管N1，第二NMOS管N2，第一电阻R1，第二电阻R2；所述第一PMOS管P1的源极接电源V_DD，所述第一PMOS管P1的栅极与所述模拟基准产生电路303的输入端连接，所述第一PMOS管P1的漏极与所述第二PMOS管P2的栅极连接，所述第二PMOS管P2的源极接电源V_DD，所述第二PMOS管P2的栅极与所述第三PMOS管P3的栅极连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的漏极连接，所述第一NMOS管N1的漏极与栅极连接，所述第一NMOS管N1的源极接地，所述第一NMOS管N1的栅极与所述第二NMOS管N2的栅极连接，所述第二NMOS管N2的源极与所述第一电阻R1的一端连接，所述第一电阻R1的另一端接地，所述第二NMOS管N2的漏极与所述第三PMOS管P3的漏极连接，所述第三PMOS管P3的漏极与栅极连接，所述第三PMOS管P3的源极接电源V_DD，所述第三PMOS管P3的栅极与所述第四PMOS管P4的栅极连接，所述第四PMOS管P4的源极接电源V_DD，所述第四PMOS管P4的漏极与所述第二电阻R2的一端和所述模拟基准产生电路303的输出端连接，所述第二电阻R2的另一端接地。

所述第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的宽长比相等，且制作工艺相同；所述第二NMOS管N2的宽长比是第一NMOS管N1的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

下面结合图4，对模拟基准产生电路303产生模拟基准电压V_SBG的具体原理做进一步的介绍。

对于N型金属氧化物半导体场效应管（Metal Oxide Semiconductor FieldEffect Transistor，简称MOSFET），工作在饱和区时漏极电流I_DS与栅源电压V_GS的关系为：

其中，W/L为场效应管的宽长比；μ_n代表电子迁移率，与温度和制作工艺有关；C_ox代表单位面积的栅氧化层电容，与制作工艺有关；V_TH为场效应管的阈值电压，也称为开启电压，即场效应管开始形成沟道时的栅源电压。

从图4可知，模拟基准电压V_SBG可由下列表达式求出：

v_SBG=I₃R₂ （2）

其中，I₃是第四PMOS管P4的漏极电流，也是流经第二电阻R2的电流；R₂是第二电阻R2的电阻值。由此可见，要求出模拟基准电压V_SBG，需要先求出第四PMOS管P4的漏极电流I₃。

从图4可以看出，第四PMOS管P4与第三PMOS管P3组成电流镜，又第四PMOS管P4与第三PMOS管P3的宽长比相等，且制作工艺相同，经电流镜的复制作用，得到第四PMOS管P4的漏极电流I₃等于第三PMOS管P3的漏极电流。由于第三PMOS管P3的漏极与第二NMOS管N2的漏极连接，因此，第三PMOS管P3的漏极电流与第二NMOS管N2的漏极电流I₂相等，于是可以得到I₃=I₂。由第二PMOS管P2和第三PMOS管P3组成电流镜，同理可得，第三PMOS管P3的漏极电流与第二PMOS管P2的漏极电流I₁相等。综上所述，可以得到I₁=I₂=I₃。

第一NMOS管N1工作在饱和区时，其漏极电流I₁与栅源电压V_GS1的关系根据表达式（1）可以表达为：

其中，(W/L)₁为第一NMOS管N1的宽长比；μ_n1代表第一NMOS管N1的电子迁移率，与温度和制作工艺有关；C_ox1代表第一NMOS管N1的单位面积的栅氧化层电容，与制作工艺有关；V_TH1为第一NMOS管N1的阈值电压。

由于第一NMOS管N1的栅极与第二NMOS管N2的栅极连接，因此，得到第一NMOS管N1的栅源电压V_GS1与第二NMOS管N2的栅源电压V_GS2的关系为：V_GS2=V_GS1-I₂R₁，其中，R₁是第一电阻R1的电阻值。又第二NMOS管N2的宽长比是第一NMOS管N1的宽长比的K倍，且制作工艺相同，根据表达式（1），在第二NMOS管N1工作在饱和区时，其漏极电流I₂与栅源电压V_GS2的关系可以表达为：

根据关系式I₂=I₁，将表达式（3）代入表达式（4）可以求得V_GS1-V_TH1与I₁关系的表达式，然后把该表达式代入表达式（3），求出I₁为：

再根据关系式I₃=I₁，将得到的表达式（5）代入到表达式（2）中，得到需要求的模拟基准产生电路303产生的模拟基准电压V_SBG，为：

当模拟基准产生电路303的输入电压信号EN3为高电平时，模拟基准产生电路303开启，同时开始建立模拟基准电压V_SBG。因为模拟基准产生电路303是一个比较简单的电路，所以模拟基准电压V_SBG的建立速度很快，远远快于复杂的带隙基准产生电路301产生的带隙基准电压V_BG的建立速度。由于表达式（6）的等号的右边与μ_n1和C_ox1有关，其中，μ_n1与温度和制作工艺有关，而C_ox1与制作工艺有关，因此，产生的模拟基准电压V_SBG会受到温度和工艺的影响，在精度方面要远远低于由带隙基准产生电路301产生的带隙基准电压V_BG。然而，由于在电荷泵302建立读电压V_READ的过程中，对输入到电荷泵302的第一输入端的基准电压V_REF的精度要求很低，因此，在读电压V_READ的建立过程中，可以用低精度的模拟基准电压V_SBG代替高精度的带隙基准电压V_BG，使得读电压V_READ能够早一点儿开始建立。但是，在读电压V_READ建立完成后，进行读出数据时，由于读出数据对输入到电荷泵302的基准电压V_REF的精度要求非常高，因此，此时只能采用高精度的带隙基准电压V_BG作为输入到电荷泵302的基准电压V_REF而不能采用低精度的模拟基准电压V_SBG作为输入到电荷泵302的基准电压V_REF。

在本实施例中，所述模拟基准产生电路303的输入电压信号EN3控制所述第一电平开关305和所述第二电平开关306，具体为：当所述模拟基准产生电路303的输入电压信号EN3为高电平时，所述第一电平开关305断开，并且所述第二电平开关306闭合；当所述模拟基准产生电路303的输入电压信号EN3为低电平时，所述第一电平开关305闭合，并且所述第二电平开关306断开。

所述带隙基准产生电路301输出的带隙基准电压V_BG建立完成前，所述第一电平开关305断开，并且所述第二电平开关306闭合，所述模拟基准产生电路303输出的模拟基准电压V_SBG作为输入到所述电荷泵302的第一输入端的基准电压V_REF；所述带隙基准产生电路301输出的带隙基准电压V_BG建立完成后，所述第一电平开关305闭合，并且所述第二电平开关306断开，所述带隙基准电压V_BG作为输入到所述电荷泵302的第一输入端的基准电压V_REF；所述电荷泵302的第二输入端在所述第一输入端输入基准电压V_REF时输入电压信号EN2，同时所述电荷泵302开始建立所述读电压V_READ。

图5示出了本实施例的读电压的产生装置的各输入电压信号与输出电压的时序图。下面结合图5，对本实施例的读电压的产生装置的具体原理做进一步的介绍。

如图5所示，当操作者需要读取数据时，发出读指令，此时片选信号CSB开始下拉，接着带隙基准产生电路301和模拟基准产生电路303同时开启，即带隙基准产生电路301的输入电压信号EN1和模拟基准产生电路303的输入电压信号EN3为高电平,带隙基准电压V_BG和模拟基准电压V_SBG开始建立。模拟基准电压V_SBG建立时间很短并很快建立完成，而带隙基准电压V_BG还在建立过程中。由于模拟基准产生电路303的输入电压信号为高电平，所以第一电平开关305断开，并且第二电平开关306闭合，使得模拟基准产生电路303与电荷泵302形成导通电路。模拟基准产生电路303将建立完成的模拟基准电压V_SBG作为基准电压V_REF输入到电荷泵302的第一输入端，同时电荷泵302开启，从其第二输入端输入电压信号EN2，与此同时，电荷泵302也开始建立读电压V_READ。

从图5中基准电压V_REF的时序图可以看出，模拟基准产生电路303输出的建立完成的模拟基准电压V_SBG小于带隙基准产生电路301输出的建立完成的带隙基准电压V_BG，这只示出了一种可能的情况。在此情况下，如图5所示，在模拟基准电压V_SBG作为基准电压V_REF输入到电荷泵302的第一输入端一段时间后，读电压V_READ在此基准电压V_REF下建立达到最大值，但没有达到读电压V_READ建立完成时的值，即读电压V_READ没有建立完成。此时，带隙基准电压V_BG还没有建立完成,则模拟基准产生电路303的输入电压信号EN3仍保持高电平，第一电平开关305断开，并且第二电平开关306闭合，模拟基准电压V_SBG持续作为基准电压V_REF输入到电荷泵302，但读电压V_READ保持不变。

当带隙基准电压V_BG建立完成时，模拟基准产生电路303的输入电压信号EN3变为低电平，第一电平开关305闭合，并且第二电平开关306断开，使得带隙基准产生电路301与电荷泵302形成导通电路，带隙基准电压V_BG作为基准电压V_REF输入到电荷泵302的第一输入端。在此基准电压V_REF下，电荷泵302继续建立读电压V_READ，经过较短的时间，建立完成读电压V_READ。

在建立完成的模拟基准电压V_SBG小于建立完成的带隙基准电压V_BG的情况，也可能会出现读电压V_READ在模拟基准电压V_SBG作为基准电压V_REF下建立未达到最大值（小于读电压V_READ建立完成时的值），而带隙基准电压V_BG建立完成，此时应将模拟基准产生电路303的输入电压信号EN3变为低电平，第一电平开关305闭合，并且第二电平开关306断开，使得带隙基准产生电路301与电荷泵302形成导通电路，带隙基准电压V_BG作为基准电压V_REF输入到电荷泵302，继续建立读电压V_READ。这种情况下读电压的建立时间要多一些。由于带隙基准电压V_BG的建立时间是固定的，因此，可以通过调节电荷泵302，使得在模拟基准电压V_SBG作为基准电压V_REF下读电压V_READ建立达到最大值后，带隙基准电压V_BG才建立完成，这样会减少读电压V_READ的建立时间。

此外，当建立完成的模拟基准电压V_SBG大于建立完成的带隙基准电压V_BG时，如果读电压V_READ在模拟基准电压V_SBG作为基准电压V_REF下建立完成，而带隙基准电压V_BG还没有建立完成，由于不能在读出数据时采用模拟基准电压V_SBG作为基准电压V_REF，因此，可以根据具体情况采取措施。例如，可以将模拟基准产生电路303的输入电压信号EN3变为低电平，第一电平开关305闭合，并且第二电平开关306断开，使得带隙基准产生电路301与电荷泵302形成导通电路，而已建立完成的读电压V_READ由于此时没有输入到电荷泵302的基准电压V_REF而回落，直到带隙基准电压V_BG建立完成时，继续建立回落后的读电压V_READ；也可以根据需要不进行读出数据的操作，但仍然保持模拟基准产生电路303的输入电压信号EN3为高电平，直到带隙基准电压V_BG建立完成，再将模拟基准产生电路303的输入电压信号EN3变为低电平，使得带隙基准产生电路301与电荷泵302形成导通电路，再进行读出数据的操作。

当建立完成的模拟基准电压V_SBG大于建立完成的带隙基准电压V_BG时，也可能会出现读电压V_READ在模拟基准电压V_SBG作为基准电压V_REF下没有建立完成，而带隙基准电压V_BG建立完成，此时应将模拟基准产生电路303的输入电压信号EN3变为低电平，第一电平开关305闭合，并且第二电平开关306断开，使得带隙基准产生电路301与电荷泵302形成导通电路，带隙基准电压V_BG作为基准电压V_REF输入到电荷泵302，继续建立读电压V_READ。这种情况下读电压的建立时间要多一些。由于带隙基准电压V_BG的建立时间是固定的，因此，可以通过调节电荷泵302，使得在模拟基准电压V_SBG作为基准电压V_REF下读电压V_READ建立完成后，带隙基准电压V_BG才建立完成，这样会减少读电压V_READ的建立时间。

本发明第一实施例提出的读电压的产生装置，通过在现有技术的基础上增加一个能够产生建立时间短但精度不高的模拟基准电压的模拟基准产生电路，并经过该模拟基准产生电路的输入电压信号控制电平开关来实现在带隙基准产生电路输出的带隙基准电压建立完成前，为电荷泵提供基准电压，使得读电压能够与带隙基准电压几乎同时建立，避免了在带隙基准电压建立完成后再建立读电压，从而减少了读电压的建立时间，加快了读指令的响应。

在图6中示出了本发明的第二实施例。

图6是根据本发明第二实施例的闪存存储系统的结构框图。如图6所示，所述闪存存储系统包括：闪存存储器602和用于为所述闪存存储器602提供读电压的读电压的产生装置601，其中，所述读电压的产生装置601包括：带隙基准产生电路6011、电荷泵6012、模拟基准产生电路6013、反相器6014、第一电平开关6015和第二电平开关6016，其中，所述带隙基准产生电路6011，用于输出作为基准电压V_REF输入到所述电荷泵6012的第一输入端的带隙基准电压V_BG；所述电荷泵6012，用于产生读电压V_READ；所述模拟基准产生电路6013，用于在所述带隙基准电压V_BG建立完成前，输出作为基准电压V_REF输入到所述电荷泵6012的第一输入端的模拟基准电压V_SBG；所述带隙基准产生电路6011的输出端经所述第一电平开关6015与所述电荷泵6012第一输入端连接，所述模拟基准产生电路6013的输出端经所述第二电平开关6016与所述电荷泵6012第一输入端连接，所述模拟基准产生电路6013的输入端分别与所述第一电平开关6015经所述反相器6014连接和与所述第二电平开关6016连接。

在本实例的一种优选的实施方式中，所述模拟基准产生电路6013包括（关于各个器件的具体标识请参考图4）：第一PMOS管P1，第二PMOS管P2，第三PMOS管P3，第四PMOS管P4，第一NMOS管N1，第二NMOS管N2，第一电阻R1，第二电阻R2；所述第一PMOS管P1的源极接电源V_DD，所述第一PMOS管P1的栅极与所述模拟基准产生电路6013的输入端连接，所述第一PMOS管P1的漏极与所述第二PMOS管P2的栅极连接，所述第二PMOS管P2的源极接电源V_DD，所述第二PMOS管P2的栅极与所述第三PMOS管P3的栅极连接，所述第二PMOS管P2的漏极与所述第一NMOS管N1的漏极连接，所述第一NMOS管N1的漏极与栅极连接，所述第一NMOS管N1的源极接地，所述第一NMOS管N1的栅极与所述第二NMOS管N2的栅极连接，所述第二NMOS管N2的源极与所述第一电阻R1的一端连接，所述第一电阻R1的另一端接地，所述第二NMOS管N2的漏极与所述第三PMOS管P3的漏极连接，所述第三PMOS管P3的漏极与栅极连接，所述第三PMOS管P3的源极接电源V_DD，所述第三PMOS管P3的栅极与所述第四PMOS管P4的栅极连接，所述第四PMOS管P4的源极接电源V_DD，所述第四PMOS管P4的漏极与所述第二电阻R2的一端和所述模拟基准产生电路6013的输出端连接，所述第二电阻R2的另一端接地。

所述第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的宽长比相等，且制作工艺相同；所述第二NMOS管N2的宽长比是第一NMOS管N1的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

在本实施例中，所述模拟基准产生电路6013的输入电压信号EN3控制所述第一电平开关6015和所述第二电平开关6016，具体为：当所述模拟基准产生电路6013的输入电压信号EN3为高电平时，所述第一电平开关6015断开，并且所述第二电平开关6016闭合；当所述模拟基准产生电路6013的输入电压信号EN3为低电平时，所述第一电平开关6015闭合，并且所述第二电平开关6016断开。

所述带隙基准产生电路6011输出的带隙基准电压V_BG建立完成前，所述第一电平开关6015断开，并且所述第二电平开关6016闭合，所述模拟基准产生电路6013输出的模拟基准电压V_SBG作为输入到所述电荷泵6012的第一输入端的基准电压V_REF；所述带隙基准产生电路6011输出的带隙基准电压V_BG建立完成后，所述第一电平开关6015闭合，并且所述第二电平开关6016断开，所述带隙基准电压V_BG作为输入到所述电荷泵6012的第一输入端的基准电压V_REF；所述电荷泵6012的第二输入端在所述第一输入端输入基准电压V_REF时输入电压信号EN2，同时所述电荷泵6012开始建立所述读电压V_READ。

在本实施例中，模拟基准产生电路6013产生模拟基准电压V_SBG的具体原理和读电压的产生装置601的具体原理的详细描述，与第一实施例的完全相同，在此不再赘述。

本发明第二实施例提出的闪存存储系统，通过在现有技术的读电压的产生装置基础上增加一个能够产生建立时间短但精度不高的模拟基准电压的模拟基准产生电路，并经过该模拟基准产生电路的输入电压信号控制电平开关来实现在带隙基准产生电路输出的带隙基准电压建立完成前，为电荷泵提供基准电压，使得读电压能够与带隙基准电压几乎同时建立，避免了在带隙基准电压建立完成后再建立读电压，从而减少了读电压的建立时间，加快了读指令的响应。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种读电压的产生装置，其特征在于，所述产生装置包括：带隙基准产生电路、电荷泵、模拟基准产生电路、反相器、第一电平开关和第二电平开关，

其中，所述带隙基准产生电路，用于输出作为基准电压输入到所述电荷泵的第一输入端的带隙基准电压；

所述电荷泵，用于产生读电压；

所述模拟基准产生电路，用于在带隙基准产生电路和模拟基准产生电路同时开启后，在所述带隙基准电压建立完成前，输出作为基准电压输入到所述电荷泵的第一输入端的模拟基准电压；

所述带隙基准产生电路的输出端经所述第一电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输出端经所述第二电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输入端分别与所述第一电平开关经所述反相器连接和与所述第二电平开关连接。

2.根据权利要求1所述的读电压的产生装置，其特征在于，所述模拟基准产生电路包括：第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第一NMOS管，第二NMOS管，第一电阻，第二电阻；

所述第一PMOS管的源极接电源，所述第一PMOS管的栅极与所述模拟基准产生电路的输入端连接，所述第一PMOS管的漏极与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源，所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的漏极与栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极与所述第一电阻的一端连接，所述第一电阻的另一端接地，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三PMOS管的漏极与栅极连接，所述第三PMOS管的源极接电源，所述第三PMOS管的栅极与所述第四PMOS管的栅极连接，所述第四PMOS管的源极接电源，所述第四PMOS管的漏极与所述第二电阻的一端和所述模拟基准产生电路的输出端连接，所述第二电阻的另一端接地。

3.根据权利要求2所述的读电压的产生装置，其特征在于，所述第二PMOS管、第三PMOS管和第四PMOS管的宽长比相等，且制作工艺相同；所述第二NMOS管的宽长比是第一NMOS管的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

4.根据权利要求1所述的读电压的产生装置，其特征在于，所述模拟基准产生电路的输入电压信号控制所述第一电平开关和所述第二电平开关，具体为：

当所述模拟基准产生电路的输入电压信号为高电平时，所述第一电平开关断开，并且所述第二电平开关闭合；

当所述模拟基准产生电路的输入电压信号为低电平时，所述第一电平开关闭合，并且所述第二电平开关断开。

5.根据权利要求4所述的读电压的产生装置，其特征在于，所述带隙基准产生电路输出的带隙基准电压建立完成前，所述第一电平开关断开，并且所述第二电平开关闭合，所述模拟基准产生电路输出的模拟基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述带隙基准产生电路输出的带隙基准电压建立完成后，所述第一电平开关闭合，并且所述第二电平开关断开，所述带隙基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述电荷泵的第二输入端在所述第一输入端输入基准电压时输入电压信号，同时所述电荷泵开始建立所述读电压。

6.一种闪存存储系统，其特征在于，所述闪存存储系统包括：闪存存储器和用于为所述闪存存储器提供读电压的读电压的产生装置，其中，所述读电压的产生装置包括：带隙基准产生电路、电荷泵、模拟基准产生电路、反相器、第一电平开关和第二电平开关，

其中，所述带隙基准产生电路，用于输出作为基准电压输入到所述电荷泵的第一输入端的带隙基准电压；

所述电荷泵，用于产生读电压；

所述模拟基准产生电路，用于在所述带隙基准电压建立完成前，输出作为基准电压输入到所述电荷泵的第一输入端的模拟基准电压；

所述带隙基准产生电路的输出端经所述第一电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输出端经所述第二电平开关与所述电荷泵第一输入端连接，所述模拟基准产生电路的输入端分别与所述第一电平开关经所述反相器连接和与所述第二电平开关连接。

7.根据权利要求6所述的闪存存储系统，其特征在于，所述模拟基准产生电路包括：第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第一NMOS管，第二NMOS管，第一电阻，第二电阻；

所述第一PMOS管的源极接电源，所述第一PMOS管的栅极与所述模拟基准产生电路的输入端连接，所述第一PMOS管的漏极与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源，所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的漏极与栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极与所述第一电阻的一端连接，所述第一电阻的另一端接地，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三PMOS管的漏极与栅极连接，所述第三PMOS管的源极接电源，所述第三PMOS管的栅极与所述第四PMOS管的栅极连接，所述第四PMOS管的源极接电源，所述第四PMOS管的漏极与所述第二电阻的一端和所述模拟基准产生电路的输出端连接，所述第二电阻的另一端接地。

8.根据权利要求7所述的闪存存储系统，其特征在于，所述第二PMOS管、第三PMOS管和第四PMOS管的宽长比相等，且制作工艺相同；所述第二NMOS管的宽长比是第一NMOS管的宽长比的K倍，且制作工艺相同，其中，K为大于1的正数。

9.根据权利要求6所述的闪存存储系统，其特征在于，所述模拟基准产生电路的输入电压信号控制所述第一电平开关和所述第二电平开关，具体为：

当所述模拟基准产生电路的输入电压信号为高电平时，所述第一电平开关断开，并且所述第二电平开关闭合；

当所述模拟基准产生电路的输入电压信号为低电平时，所述第一电平开关闭合，并且所述第二电平开关断开。

10.根据权利要求9所述的闪存存储系统，其特征在于，所述带隙基准产生电路输出的带隙基准电压建立完成前，所述第一电平开关断开，并且所述第二电平开关闭合，所述模拟基准产生电路输出的模拟基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述带隙基准产生电路输出的带隙基准电压建立完成后，所述第一电平开关闭合，并且所述第二电平开关断开，所述带隙基准电压作为输入到所述电荷泵的第一输入端的基准电压；

所述电荷泵的第二输入端在所述第一输入端输入基准电压时输入电压信号，同时所述电荷泵开始建立所述读电压。