CN104505121B - 一种运用于闪存的高速敏感放大器 - Google Patents

Abstract

本发明公开了一种运用于闪存的高速敏感放大器，包括参考单元恒流源、镜像恒流源电路、读出开关电路、存储单元及其等效位线电容、比较缓冲电路，该镜像恒流源电路的第二PMOS管漏极与该读出开关电路的第一NMOS管漏极相连形成输出节点，该敏感放大器还包括预充电电路，该预充电电路连接该输出节点，用于将该输出节点的电压精确充到比该比较缓冲电路的比较器的参考电压Vref_e高ΔV的设定值，通过本发明，可以提高敏感放大器的响应速度，从而提高闪存的读出速度。

Description

一种运用于闪存的高速敏感放大器

技术领域

本发明关于一种敏感放大器，特别是涉及一种运用于闪存的高速敏感放大器。

背景技术

现代通信产品中广泛应用存储技术，敏感放大器(也即读出放大器)是存储电路的一个关键组件，图1为现有技术中用于闪存的传统敏感放大器通用简化原理图，其一般包含参考单元恒流源Irefcell、镜像恒流源电路(由PMOS管PM1和PM2组成)、读出开关电路(由NMOS管NM1和反相器INV1组成)、存储单元cell及其等效位线电容Cbl、预充电电路(由PMOS管PM3组成)、比较缓冲电路(由比较器CMP及缓冲器BUF1、BUF2组成)。其中，PMOS管PM1、PM2和PM3的源极接电源VDD，PMOS管PM1栅极和漏极短接并与PM2的栅极以及参考单元恒流源Irefcell连接，设定PM2漏极镜像输出30％Irefcell，PMOS管PM2、PM3漏极与NMOS管NM1漏极相连形成输出节点E，NMOS管NM1源极接存储单元cell的位线BL和反相器INV1的输入端，反相器INV1由读控制信号SEN控制，反相器INV1输出端接NMOS管NM1的栅极，PMOS管PM3栅极接反相预充电控制信号Precharge_enb，输出节点E连接至比较器CMP的反相输入端，比较器CMP受控于第二读控制信号SEN2，其同相输入端接参考电压Vref_e，其输出经缓冲器BUF1和BUF2缓冲后输出存储信息DOUT。

图2为现有技术中读”1”的时序图，图3为现有技术中读”0”的时序图。当读控制信号SEN为“1”时，读出开关电路导通，同时反相预充电控制信号Precharge_enb由高变低，PMOS管PM3导通，电源VDD通过PMOS管PM3和NMOS管NM1对位线BL预充电，经过预充电时间Tprecharge后反相预充电控制信号Precharge_enb由低变高，此时输出节点E电压达到设定值Ve，该Ve接近VDD(取决于PM3和NM1性能)，当WL为高选中某存储单元cell时，若存储单元cell存储信息“1”，其由于选通而产生较大电流而将位线存储电荷泄放导致输出节点E电压下降，泄放设定时间Tsen2后，输出节点E电压低于参考电压Vref_e，第二读控制信号SEN2由低变高，比较器CMP开始工作，由于同相端电压高于反相端电压，比较器输出高电平“1”，经时延Tcomparator后在读出放大器输出端DOUT输出信息“1”，若存储单元cell存储信息“0”，其被选通但不产生放电电流从而输出节点E电压不变，泄放设定时间Tsen2后，第二读控制信号SEN2由低变高，比较器CMP开始工作，由于同相端电压低于反相端电压，比较器输出高电平“0”，经时延Tcomparator后在读出放大器输出端DOUT输出信息“0”。

由于读出“0”时间不受预充电电压充放电影响，读出“1”的时间等同于读出电路的响应时间，现有技术预充电时采取的控制策略过于简单，输出节点E预充电电压过高，从而放电时间过长，使得读出速度受限。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种运用于闪存的高速敏感放大器，其可以提高敏感放大器的响应速度，从而提高闪存的读出速度。

为达上述及其它目的，本发明提出一种运用于闪存的高速敏感放大器，包括参考单元恒流源、镜像恒流源电路、读出开关电路、存储单元及其等效位线电容、比较缓冲电路，该镜像恒流源电路的第二PMOS管漏极与该读出开关电路的第一NMOS管漏极相连形成输出节点，该敏感放大器还包括预充电电路，该预充电电路连接该输出节点，用于将该输出节点的电压精确充到比该比较缓冲电路的比较器的参考电压Vref_e高ΔV的设定值。

进一步地，该差值ΔV根据工艺参数取100～300mV。

进一步地，该预充电电路包括第二NMOS管和第三PMOS管，该第二NMOS管漏极接电源，该第三PMOS管的源极接预充电参考电压，该第二NMOS管NM2与该第三PMOS管漏极接该输出节点，该第二NMOS管栅极接该预充电控制信号，该第三PMOS管栅极接反相预充电控制信号。

进一步地，该读出开关电路包括第一NMOS管和第一反相器，该第一NMOS管源极接存储单元的位线和该第一反相器的输入端，该第一反相器由读控制信号控制，该第一反相器输出端接该第一NMOS管的栅极。

进一步地，该比较缓冲电路包括比较器及第一缓冲器、第二缓冲器，该比较器的反相输入端接该输出节点，该比较器受控于第二读控制信号，其同相输入端接参考电压Vref_e，其输出该第一缓冲器和和第二缓冲器缓冲后输出存储信息。

进一步地，当控制该读出开关电路的读控制信号SEN为“1”时，该读出开关电路导通，同时该预充电控制信号由低变高、该反相预充电控制信号由高变低，该第二NMOS管和第三PMOS管导通，该存储单元的位线开始预充电，首先该电源VDD通过该第二NMOS管对该位线快速充电使得该输出节点快速上升至VDD-Vtn，Vtn为该第二NMOS管的饱和导通电压，然后该预充电参考电压经该第三PMOS管对该位线进行精确充电使该输出节点电压精确上升至Vref_e+ΔV。

进一步地，VDD-Vtn小于Vref_e+ΔV。

进一步地，该参考电压与该预充电参考电压由参考电压和预充电参考电压产生电路产生，该参考电压和预充电参考电压产生电路包括第四PMOS管、第三NMOS管与第二反相器组成的开关电路、传输管以及第一恒流源、第二恒流源，该第四PMOS管源极接电源，栅极接控制信号，漏极接该开关电路的第三NMOS管漏极与该传输管，该第三NMOS管栅极接该第二反相器输出端，源极接该第一恒流源与该第二反相器输入端，该第二反相器由第二读控制信号控制，该传输管的控制端接该第二反相器输出端，另一端接该第二恒流源与电容，并输出该参考电压以及预充电参考电压。

进一步地，当该控制信号EN为低时电路工作，该第三NMOS管和该第二反相器组成开关电路，在该第二读控制信号为高时该第三NMOS管导通，起始时，该第二反相器输入端电压为低，经该第二反相器反相后输出的电压为高，从而该第三NMOS管导通，该第三NMOS管导通使得该第一恒流源热端电压升高，该第二反相器输出下降，若该第二反相器反相后输出的电压太低，则该第三NMOS管截止，从而使该第二反相器输入为低，经该第二反相器和该第三NMOS管的负反馈，将该第三NMOS管漏极电压稳定于设定值，经该传输管输出得到该参考电压Vref_e。

进一步地，所述镜像恒流源电路包括第一PMOS管和第二PMOS管，该第一PMOS管与该第二PMOS管的源极接电源电压，该第一PMOS管栅极和漏极短接并与该第二PMOS管的栅极以及参考单元恒流源连接。

与现有技术相比，本发明一种运用于闪存的高速敏感放大器通过将预充电电路将输出节点E的电压精确充到比较器参考电压高ΔV的设定值，提高了敏感放大器的响应速度，从而提高了闪存的读出速度。

附图说明

图1为现有技术中用于闪存的传统敏感放大器通用简化原理图；

图2为现有技术中读”1”的时序图；

图3为现有技术中读”0”的时序图；

图4为本发明一种运用于闪存的高速敏感放大器的电路原理图；

图5为本发明较佳实施例中参考电压和预充电参考电压产生电路的电路结构图；

图6与图7分别为本发明读“1”和读“0”的时序图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图4为本发明一种运用于闪存的高速敏感放大器的电路原理图。如图4所示，本发明一种运用于闪存的高速敏感放大器，包括参考单元恒流源Irefcell、镜像恒流源电路401、读出开关电路402、存储单元cell及其等效位线电容Cb1、预充电电路403、比较缓冲电路404，其中，参考单元恒流源Irefcell、镜像恒流源电路401、读出开关电路402、存储单元cell及其等效位线电容Cb1、比较缓冲电路404与现有技术相同，镜像恒流源电路401由PMOS管PM1和PM2组成，PMOS管PM1、PM2的源极接电源VDD，PMOS管PM1栅极和漏极短接并与PM2的栅极以及参考单元恒流源Irefcell连接，读出开关电路402由NMOS管NM1和反相器INV1组成，NMOS管NM1源极接存储单元cell的位线BL和反相器INV1的输入端，反相器INV1由读控制信号SEN控制，反相器INV1输出端接NMOS管NM1的栅极，镜像恒流源电路401的PMOS管PM2漏极与NMOS管NM1漏极相连形成输出节点E，比较缓冲电路404由比较器CMP及缓冲器BUF1、BUF2组成，比较器CMP的反相输入端接输出节点E，比较器CMP受控于第二读控制信号SEN2，其同相输入端接参考电压Vref_e，其输出经缓冲器BUF1和BUF2缓冲后输出存储信息DOUT。

与现有技术不同的是，预充电电路403连接输出节点E，用于将输出节点E的电压精确充到比比较缓冲电路的比较器的参考电压Vref_e高ΔV的设定值，其中，差值ΔV根据工艺参数可取100～300mV，在本发明较佳实施例中，预充电电路403包括NMOS管NM2和PMOS管PM3，NMOS管NM2漏极接电源VDD，PMOS管PM3的源极接预充电参考电压Pre_vref_e，NMOS管NM2与PMOS管PM3漏极接输出节点E，NMOS管NM2栅极接预充电控制信号Precharge_en，PMOS管PM3栅极接反相预充电控制信号Precharge_enb。

图5为本发明较佳实施例中参考电压和预充电参考电压产生电路的电路结构图。在本发明较佳实施例中，参考电压和预充电参考电压产生电路包括PMOS管PM4、NMOS管NM3和反相器INV2组成的开关电路、传输管T1以及恒流源I1/I2，PM4源极接电源VDD，栅极接控制信号EN，漏极接开关电路的开关管NM3漏极与传输管T1，开关管NM3栅极接反相器INV2输出端，源极接恒流源I1与反相器INV2输入端，反相器INV2由第二读控制信号SEN2控制，传输管T1的控制端接反相器INV2输出端，另一端接恒流源I2与电容C，并输出参考电压Vref_e以及预充电参考电压Pre_vref_e。具体地说，控制信号EN为低时电路工作，开关管(NMOS管)NM3和反相器INV2组成开关电路，在第二读控制信号SEN2为高时开关管NM3导通，起始时，反相器INV2输入端电压即恒流源I1热端电压为低，经INV2反相后输出的节点C电压为高，从而NM3和导通，NM3导通使得恒流源I1热端电压升高，反相器INV2输出下降，若节点C电压太低，则NM3将截止，从而使反相器INV2输入为低，经INV2和NM3的负反馈，可以将NM3漏极电压稳定于设定值，该设定值经传输管T1输出得到参考电压Vref_e，获得预充电参考电压Pre_vref_e方法相同，改变电路参数即可获得预充电参考电压Pre_vref_e，当EN为高时，电路停止工作，参考电Vref_e/预充电参考电压Pre_vref_e由恒流源I2放电。

图6与图7分别为本发明读“1”和读“0”的时序图。以下将一并配合图4-图7说明本发明的工作原理：当读控制信号SEN为“1”时，读开关电路导通，同时预充电控制信号Precharge_en由低变高、反相预充电控制信号Precharge_enb由高变低，NMOS管NM2和PMOS管PM3导通，位线BL开始预充电，首先电源VDD通过NMOS管NM2对位线BL快速充电使得输出节点E快速上升至VDD-Vtn，其中Vtn是NMOS管NM2的饱和导通电压,然后预充电参考电压Pre_vref_e经PMOS管PM3对位线BL进行精确充电使节点E电压精确上升至Vref_e+ΔV(典型ΔV约200mV)，为保证无过冲，一般VDD-Vtn小于Vref_e+ΔV，经过预充电时间Tprecharge后预充电控制信号Precharge_en由高变低、反相预充电控制信号Precharge_enb由低变高，此时输出节点E电压稳定于Vref_e+ΔV(典型ΔV约200mV)，当WL为高选中某存储单元cell时，若存储单元cell存储信息“1”，其由于选通而产生较大电流而将位线BL存储电荷泄放导致输出节点E电压下降，由于节点E预充电电压Vref_e+ΔV与参考电压差仅ΔV，经较短泄放设定时间Tsen2后，输出节点E电压即低于参考电压Vref_e，第二读控制信号SEN2由低变高，比较器CMP开始工作，由于同相端电压高于反相端电压，比较器输出高电平“1”，经时延Tcomparator后在读出放大器输出端DOUT输出信息“1”，若存储单元cell存储信息“0”，其被选通但不产生放电电流从而输出节点E电压不变，泄放设定时间Tsen2后，第二读控制信号SEN2由低变高，比较器CMP开始工作，由于同相端电压低于反相端电压，比较器输出高电平“0”，经时延Tcomparator后在读出放大器输出端DOUT输出信息“0”。

可见，只要控制好预充电电压Vref_e+ΔV与参考电压Vref_e之差ΔV大小，可以有效减小读出“1”所需时间即提高敏感放大器的响应速度。由图6可见，由于预充电电压Vref_e+ΔV比参考电压Vref_e仅高ΔV，其放电至参考电压Vref_e的时间明显小。

综上所述，本发明一种运用于闪存的高速敏感放大器通过将预充电电路将输出节点E的电压精确充到比较器参考电压高ΔV的设定值，提高了敏感放大器的响应速度，从而提高了闪存的读出速度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (9)

1.一种运用于闪存的高速敏感放大器，包括参考单元恒流源、镜像恒流源电路、读出开关电路、存储单元及其等效位线电容、比较缓冲电路，该镜像恒流源电路的第二PMOS管漏极与该读出开关电路的第一NMOS管漏极相连形成输出节点，其特征在于：该敏感放大器还包括预充电电路，该预充电电路连接该输出节点，用于将该输出节点的电压精确充到比该比较缓冲电路的比较器的参考电压Vref_e高ΔV的设定值：

该预充电电路包括第二NMOS管和第三PMOS管，该第二NMOS管漏极接电源，该第三PMOS管的源极接预充电参考电压，该第二NMOS管NM2源极与该第三PMOS管漏极接该输出节点，该第二NMOS管栅极接预充电控制信号，该第三PMOS管栅极接反相预充电控制信号。

2.如权利要求1所述的一种运用于闪存的高速敏感放大器，其特征在于：该差值ΔV根据工艺参数取100～300mV。

3.如权利要求1所述的一种运用于闪存的高速敏感放大器，其特征在于：该读出开关电路包括第一NMOS管和第一反相器，该第一NMOS管源极接存储单元的位线和该第一反相器的输入端，该第一反相器由读控制信号控制，该第一反相器输出端接该第一NMOS管的栅极。

4.如权利要求3所述的一种运用于闪存的高速敏感放大器，其特征在于：该比较缓冲电路包括比较器及第一缓冲器、第二缓冲器，该比较器的反相输入端接该输出节点，该比较器受控于第二读控制信号，其同相输入端接参考电压Vref_e，其输出经该第一缓冲器和第二缓冲器缓冲后输出存储信息。

5.如权利要求4所述的一种运用于闪存的高速敏感放大器，其特征在于：当控制该读出开关电路的读控制信号SEN为“1”时，该读出开关电路导通，同时该预充电控制信号由低变高、该反相预充电控制信号由高变低，该第二NMOS管和第三PMOS管导通，该存储单元的位线开始预充电，首先该电源VDD通过该第二NMOS管对该位线快速充电使得该输出节点快速上升至VDD-Vtn，Vtn为该第二NMOS管的饱和导通电压，然后该预充电参考电压经该第三PMOS管对该位线进行精确充电使该输出节点电压精确上升至Vref_e+ΔV。

6.如权利要求5所述的一种运用于闪存的高速敏感放大器，其特征在于：VDD-Vtn小于Vref_e+ΔV。

7.如权利要求1所述的一种运用于闪存的高速敏感放大器，其特征在于：该参考电压与该预充电参考电压由参考电压和预充电参考电压产生电路产生，该参考电压和预充电参考电压产生电路包括第四PMOS管、第三NMOS管与第二反相器组成的开关电路、传输管以及第一恒流源、第二恒流源，该第四PMOS管源极接电源，栅极接控制信号，漏极接该开关电路的第三NMOS管漏极与该传输管，该第三NMOS管栅极接该第二反相器输出端，源极接该第一恒流源与该第二反相器输入端，该第二反相器由第二读控制信号控制，该传输管的控制端接该第二反相器输出端，另一端接该第二恒流源与电容，并输出该参考电压以及预充电参考电压。

8.如权利要求7所述的一种运用于闪存的高速敏感放大器，其特征在于：当该控制信号EN为低时电路工作，该第三NMOS管和该第二反相器组成开关电路，在该第二读控制信号为高时该第三NMOS管导通，起始时，该第二反相器输入端电压为低，经该第二反相器反相后输出的电压为高，从而该第三NMOS管导通，该第三NMOS管导通使得该第一恒流源热端电压升高，该第二反相器输出下降，若该第二反相器反相后输出的电压太低，则该第三NMOS管截止，从而使该第二反相器输入为低，经该第二反相器和该第三NMOS管的负反馈，将该第三NMOS管漏极电压稳定于设定值，经该传输管输出得到该参考电压Vref_e。

9.如权利要求1所述的一种运用于闪存的高速敏感放大器，其特征在于：所述镜像恒流源电路包括第一PMOS管和第二PMOS管，该第一PMOS管与该第二PMOS管的源极接电源电压，该第一PMOS管栅极和漏极短接并与该第二PMOS管的栅极以及参考单元恒流源连接。