CN104992728B - 闪存读操作校准电路 - Google Patents

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Abstract

一种闪存读操作校准电路，包括：校准电流源、参考电流源、镜像电路、开关电路、跟随电路和参考电流控制电路。所述闪存读操作校准电路中设置校准电流源和参考电流控制电路，校准电流源适于输出校准电流；参考电流控制电路耦接参考电流源，适于控制所述参考电流大小。根据闪存读操作校准电路输出信号，调整参考电流大小。通过比较校准电流和参考电流的大小，得到失调产生的电流差，解决了跟随电路和镜像电路失调导致的读操作输出有误差的技术问题，提高了读操作输出信号的准确性。

Description

闪存读操作校准电路
技术领域
本发明涉及半导体技术领域，尤其涉及一种闪存读操作校准电路。
背景技术
闪存(Flash)是利用闪存技术达到存储电子信息的存储器，因其具有无驱动、速度快、体积小、兼容性好、携带方便、容量大、寿命长等优点而被广泛使用。闪存可以对数据进行读写、复制及擦除，不同的操作均有不同的驱动电路。
请参照图1，为现有技术中一种闪存读操作电路的结构示意图。其中，跟随器F1、F2是为抑制阵列S1、S2的侧边电流泄露而设置，晶体管MP1、MP2组成的镜像电路则是用来输出与位线BL1电流大小相同的电流。
现有技术的闪存读操作电路在进行读取操作时，由于制作工艺的原因，跟随器F1、F2和镜像电路中晶体管MP1、MP2会产生失调，导致参考电流Iref与设定值出现偏差，影响了读操作的准确性。
发明内容
本发明解决的技术问题是提高闪存读操作的准确性。
为解决上述问题，本发明实施例提供一种闪存读操作校准电路，包括：
校准电流源，适于输出校准电流；
开关电路，其输入端同时耦接接所述校准电流源和所述闪存的第一位线，适于控制第一位线的电压；
跟随电路，其输入端耦接所述开关电路的输入端，输出端耦接至少另一条位线；
镜像电路，其第一端耦接所述开关电路，第二端适于输出与所述校准电流大小相同的电流；
参考电流源，适于输出参考电流；
参考电流控制电路，耦接所述参考电流源，适于控制所述参考电流大小，在输出端信号由高电平变为低电平的下降沿，断开与所述参考电流源的连接；
其中，所述镜像电路的第二端和所述参考电流源耦接，作为所述闪存读操作校准电路的输出端。
所述闪存读操作校准电路还包括，至少一个存储单元，耦接所述第一位线和另一条位线；所述存储单元状态为编程。
进一步，所述参考电流控制电路包括至少二个由晶体管和电流源串联形成的电流源组，所述电流源组输出的电流适于与所述参考电流源输出的参考电流叠加以实现对参考电流的调整。
所述电流源组适于通过逻辑控制的方式加以导通，以逐步增加所述参考电流大小。
所述逻辑控制通过控制加法器依次导通所述电流源组。
所述闪存读操作校准电路还包括缓冲电路，其一端耦接所述镜像电路和所述参考电流源之间的节点，另一端作为所述闪存读操作校准电路的输出端。
进一步，所述缓冲电路包括两个级联的反相器，输入端耦接所述镜像电路和所述参考电流源之间的节点。
所述缓冲电路在所述校准电流大于所述参考电流时，输出高电平信号；所述校准电流小于所述参考电流时，输出低电平信号。
进一步，所述开关电路包括反相器和NMOS管，反相器耦接所述校准电流源，所述NMOS管源极连接所述镜像电路，漏极接所述第一位线。
进一步，所述跟随电路输出端输出与所述第一位线电压相同的电压在所述至少另一条位线。
进一步，所述镜像电路包括第一PMOS管和第二PMOS管栅极级联的PMOS管组，其中所述第一PMOS管栅极和源极栅极耦接所述开关电路中所述NMOS管的源极，所述第一PMOS管和所述第二PMOS管的漏极接电源电压，所述第二PMOS管的源极接所述参考电流源。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例的闪存读操作校准电路，设置校准电流源和参考电流控制电路，校准电流源适于输出校准电流；参考电流控制电路耦接参考电流源，适于控制所述参考电流大小。根据闪存读操作校准电路输出信号，调整参考电流大小。通过比较校准电流和参考电流的大小，得到失调产生的电流差，对跟随电路和镜像电路中晶体管产生的失调进行校准，提高了读操作的准确性。
附图说明
图1是现有技术中一种闪存读操作电路的结构示意图；
图2是本发明实施例的一种闪存读操作校准电路的示意图；
图3是本发明实施例的一种闪存读操作校准电路的结构示意图；
图4是本发明实施例的一种闪存读操作校准电路的参考电流控制电路的结构示意图。
具体实施方式
正如背景技术中所述的，参照图1，现有技术中的闪存读操作电路，由于制作工艺的原因，跟随器F1、F2和镜像电路中晶体管MP1、MP2会产生失调，导致参考电流Iref与设定值出现偏差，影响了读操作的准确性。
为了实现提高闪存读操作电路输出信号准确性的技术效果，本发明通过设置校准电流源和参考电流控制电路，根据闪存读操作校准电路输出信号，调整参考电流大小，对跟随器和镜像电路中晶体管产生的失调进行校准，提高了读操作的准确性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例的一种闪存读操作校准电路的示意图。
闪存读操作校准电路，包括：校准电流源Ib、参考电流源Iref、镜像电路20、开关电路21、跟随电路22和参考电流控制电路23。
其中，校准电流源Ib适于输出校准电流；
开关电路，其输入端同时耦接接所述校准电流源Ib和所述闪存的第一位线BL1，适于控制第一位线的电压；
跟随电路22，其输入端耦接所述开关电路21的输入端，输出端耦接至少另一条位线BL2；
镜像电路20，其第一端耦接所述开关电路21，第二端适于输出与所述校准电流Ib大小相同的电流；
参考电流源Iref适于输出参考电流；
参考电流控制电路23，耦接所述参考电流源Iref，适于控制所述参考电流大小，在闪存读操作校准电路输出端信号由高电平变为低电平的下降沿，断开与所述参考电流源Iref的连接；
其中，所述镜像电路20的第二端和所述参考电流源Iref耦接，作为所述闪存读操作校准电路的输出端。
图3是本发明实施例的一种闪存读操作校准电路的结构示意图。
闪存读操作校准电路，包括：校准电流源Ib、参考电流源Iref、镜像电路20、开关电路21、跟随电路22和参考电流控制电路23。
所述闪存读操作校准电路还包括至少一个存储单元，耦接所述第一位线和另一条位线；所述存储单元状态为编程。
具体地，存储单元S1耦接所述第一位线BL1和第二位线BL2，据矩阵S2耦接所述第二位线BL2和第三位线BL3，依次类推，存储单元Sn耦接所述第一位线BLn和第二位线BLn+1。其中，存储单元S1作为闪存读操作下一个要选中的存储单元，其在读操作校准过程中的状态为编程。
所述闪存读操作校准电路还包括缓冲电路24，其一端耦接所述镜像电路20和所述参考电流源Iref之间的节点，另一端作为所述闪存读操作校准电路的输出端。
所述缓冲电路24包括两个级联的反相器INV1和INV2，反相器INV1输入端耦接所述镜像电路20和所述参考电流源Iref之间的节点，反相器INV2输出端作为所述闪存读操作校准电路的输出端。
具体地，所述缓冲电路24在所述校准电流大于所述参考电流时，输出高电平信号；所述校准电流小于所述参考电流时，输出低电平信号。
继续参照图3，参考电流源Iref初始值为0。参考电流控制电路23根据闪存读操作校准电路输出端信号，通过逻辑控制的方式加以导通，逐步增加所述参考电流大小。在闪存读操作校准电路输出端信号由高电平变为低电平的下降沿，断开与所述参考电流源Iref的连接。
具体地，所述开关电路包括反相器INV3和NMOS管，反相器INV3耦接所述校准电流源Ib，所述NMOS管N源极连接所述镜像电路20，漏极接所述第一位线BL1。
具体地，所述跟随电路包括至少一个跟随器，其中跟随器F1，其第一输入端耦接所述开关电路21的NMOS管N的漏极，第二输入端与其输出端连接，输出端耦接另一条位线BL2；跟随器F2，其第一输入端耦接开关电路21的NMOS管N的漏极，第二输入端与其输出端连接，其输出端耦接另一条位线3；依次类推，跟随器Fn，其输入端耦接开关电路21的NMOS管N的漏极，其输出端耦接另一条位线BLn+1。
具体地，跟随器F1输出端输出与所述第一位线BL1电压相同的电压在所述另一条位线BL2，跟随器F2输出端输出与所述第一位线BL1电压相同的电压在所述另一条位线BL3，依次类推，跟随器Fn输出端输出与所述第一位线BL1电压相同的电压在所述另一条位线BLn+1。
具体地，所述镜像电路20包括第一PMOS管MP1和第二PMOS管MP2栅极级联的PMOS管组，其中所述第一PMOS管MP1栅极和源极栅极耦接所述开关电路21中所述NMOS管N的源极，所述第一PMOS管MP1和所述第二PMOS管MP2的漏极接电源电压，所述第二PMOS管MP2的源极接所述参考电流源Iref。
图4是本发明实施例的一种闪存读操作校准电路的参考电流控制电路23的结构示意图。下面一并结合图2和图4做进一步详细说明。
参考电流控制电路23，耦接所述参考电流源Iref，适于控制所述参考电流大小，在闪存读操作校准电路输出端信号由高电平变为低电平的下降沿，断开与所述参考电流源Iref的连接。
具体地，所述参考电流控制电路23包括至少二个由NMOS晶体管和电流源串联形成的电流源组。
所述电流源组输出的电流适于与所述参考电流源输出的参考电流叠加以实现对参考电流的调整。
具体地，NMOS管N1漏极耦接电流源I1；NMOS管N2漏极耦接电流源I2；依次类推，NMOS管Nn漏极耦接电流源In。所述电流源组NMOS管源极均耦接所述参考电流源Iref，栅极均耦接n位加法器A。
具体地，闪存读操作校准电路校准完成后，存储单元S1作为闪存读操作下一个要选中的存储单元，其在闪存读操作校准过程中的状态为编程。
优选地，闪存读操作校准电路开始校准后，初始状态为，存储单元S1在编程阶段，存储单元S2在擦除阶段；Ib设置为与设计要求中理想参考电流Iref大小相等的电流值，开关闭合，参考电流源Iref为0，闪存读操作校准电路输出端信号输出高电平。所述参考电流控制电路23根据闪存读操作校准电路输出端信号通过逻辑控制加法器A导通所述NMOS管N1，电流源I1的电流值加到参考电流源Iref；若输出端信号在由高电平变为低电平的下降沿，逻辑控制加法器A截止除NMOS管N1外的其余NMOS管，此时的参考电流即为校准后的参考电流。
若输出端信号仍输出高电平，逻辑控制加法器A导通所述NMOS管N2，电流源I2的电流值加到参考电流源Iref，依次类推，逻辑控制加法器A导通所述NMOS管Nn，电流源In的电流值加到参考电流源Iref，直到输出端信号在由高电平变为低电平的下降沿，得到校准后的参考电流。
其中，校准后的参考电流和校准电流之差即为失调电流。
优选地，所述逻辑控制通过控制加法器依次导通所述电流源组。
本发明实施例的闪存读操作校准电路，设置校准电流源和参考电流控制电路，校准电流源适于输出校准电流；参考电流控制电路耦接参考电流源，适于控制所述参考电流大小。根据闪存读操作校准电路输出信号，调整参考电流大小。通过比较校准电流和参考电流的大小，得到失调产生的电流差，对跟随器和镜像电路中晶体管产生的失调进行校准，提高了读操作的准确性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种闪存读操作校准电路，其特征在于，包括：
校准电流源，适于输出校准电流；
开关电路，其输入端同时耦接接所述校准电流源和所述闪存的第一位线，适于控制第一位线的电压；
跟随电路，其输入端耦接所述开关电路的输入端，输出端耦接至少另一条位线；
镜像电路，其第一端耦接所述开关电路，第二端适于输出与所述校准电流大小相同的电流；
参考电流源，适于输出参考电流；
参考电流控制电路，耦接所述参考电流源，适于控制所述参考电流大小，在输出端信号由高电平变为低电平的下降沿，断开与所述参考电流源的连接；
其中，所述镜像电路的第二端和所述参考电流源耦接，作为所述闪存读操作校准电路的输出端。
2.根据权利要求1所述的闪存读操作校准电路，其特征在于，所述闪存读操作校准电路还包括，至少一个存储单元，耦接所述第一位线和另一条位线；所述存储单元状态为编程。
3.根据权利要求1所述的闪存读操作校准电路，其特征在于，所述参考电流控制电路包括至少二个由晶体管和电流源串联形成的电流源组，所述电流源组输出的电流适于与所述参考电流源输出的参考电流叠加以实现对参考电流的调整。
4.根据权利要求3所述的闪存读操作校准电路，其特征在于，所述电流源组适于通过逻辑控制的方式加以导通，以逐步增加所述参考电流大小。
5.根据权利要求4所述的闪存读操作校准电路，其特征在于，所述逻辑控制通过控制加法器依次导通所述电流源组。
6.根据权利要求1所述的闪存读操作校准电路，其特征在于，还包括缓冲电路，其一端耦接所述镜像电路和所述参考电流源之间的节点，另一端作为所述闪存读操作校准电路的输出端。
7.根据权利要求6所述的闪存读操作校准电路，其特征在于，所述缓冲电路包括两个级联的反相器，输入端耦接所述镜像电路和所述参考电流源之间的节点。
8.根据权利要求6所述的闪存读操作校准电路，其特征在于，所述缓冲电路在所述校准电流大于所述参考电流时，输出高电平信号；所述校准电流小于所述参考电流时，输出低电平信号。
9.根据权利要求1所述的闪存读操作校准电路，其特征在于，所述开关电路包括反相器和NMOS管，反相器耦接所述校准电流源，所述NMOS管源极连接所述镜像电路，漏极接所述第一位线。
10.根据权利要求1所述的闪存读操作校准电路，其特征在于，所述跟随电路输出端输出与所述第一位线电压相同的电压在所述至少另一条位线。
11.根据权利要求9所述的闪存读操作校准电路，其特征在于，所述镜像电路包括第一PMOS管和第二PMOS管栅极级联的PMOS管组，其中所述第一PMOS管栅极和源极栅极耦接所述开关电路中所述NMOS管的源极，所述第一PMOS管和所述第二PMOS管的漏极接电源电压，所述第二PMOS管的源极接所述参考电流源。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI615854B (zh) * 2016-12-09 2018-02-21 Powerchip Technology Corporation 記憶體裝置
US11170864B2 (en) * 2019-02-19 2021-11-09 Texas Instruments Incorporated Methods and apparatus to improve performance while reading a one-time-programmable memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290086A (zh) * 2011-04-22 2011-12-21 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN102420004A (zh) * 2011-11-29 2012-04-18 中国科学院微电子研究所 一种电流模灵敏放大器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005039138B4 (de) * 2005-08-18 2012-07-12 Infineon Technologies Ag Mittels eines Widerstandes programmierbare und eine Referenzstromquelle aufweisende Schaltung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290086A (zh) * 2011-04-22 2011-12-21 上海宏力半导体制造有限公司 存储器和灵敏放大器
CN102420004A (zh) * 2011-11-29 2012-04-18 中国科学院微电子研究所 一种电流模灵敏放大器

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