CN102982845A - 一种电子可编程熔丝电路 - Google Patents

Abstract

本发明公开提供了一种电子可编程熔丝电路，所述电子可编程熔丝电路中，电路单元只包括熔丝单元和第一薄氧MOS管，每一列电路单元共用一个厚氧MOS管，与现有技术相比，极大的减小了厚氧MOS管的数量，解决了现有技术中每个电路单元均需采用厚氧MOS管而导致的占用电路面积的问题。

Description

一种电子可编程熔丝电路

技术领域

本发明涉及电路保护领域，更具体的说是涉及一种电子可编程熔丝电路。

背景技术

电子可编程熔丝（Electrically programmable Fuse，E-fuse）是一种常被应用于冗余电路中，用于改善芯片失效的熔丝，通常又被称为多晶硅熔丝，它是位于两个电极之间很短的一段最小宽度的多晶硅。

E-fuse电路是基于电迁移的原理，当没有电流流过时，熔丝（fuse）的电阻很小；当有足够大的电流流过时，相关原子会随着电子运动的方向进行迁移而形成空洞，造成熔丝短路，此时，fuse相当于一个大电阻。

当芯片失效时，芯片中的E-fuse电路可以对芯片进行缺陷修复，在芯片运行错误时，E-fuse电路实现对芯片的自动纠正，E-fuse电路通过相应的电路和信号控制写入逻辑0或者逻辑1，并通过放大器读出，用来代替芯片相应的失效部分电路完成输入逻辑0或者逻辑1的操作。

E-fuse电路是由多个电路单元组成的，其中以电路单元为例进行说明，现有的电路单元结构如图1所示，其中，N1为厚氧MOS管，N0为薄氧MOS管，RWL端控制电路的读操作信号，WWL端控制电路的写操作信号，FS端控制熔丝fuse的输入信号，厚氧MOS管N1的漏极用于与放大器相连，通过放大器将写入Q点的逻辑值读出；Q点在电路正常工作前为初始值，初始值可由设计者定义为逻辑0或者逻辑1。

当RWL端接高电平时，厚氧MOS管N1导通，放大器将Q点的逻辑1读出；

当WWL端接高电平、RWL端接低电平、FS端接编程电压时，薄氧MOS管N0导通，厚氧MOS管N1截止，使得熔丝fuse两端由于有大电流的通过，造成熔丝fuse的短路，此时，熔丝fuse相当于大电阻，Q点接地，可将逻辑0写入Q点；当WWL端接低电平、RWL端接高电平、FS端接地时，厚氧MOS管N1导通，放大器将Q点的逻辑0读出。

由图1所示的电路单元所组成n行m列的E-fuse电路阵列如图2所示，在电路单元组成E-fuse电路中，由于电路单元均采用了厚氧MOS管，极大地占用了E-fuse电路的面积。

发明内容

有鉴于此，本发明提供一种电子可编程熔丝电路，用于解决现有技术中，E-fuse电路中每一个电路单元均采用厚氧MOS管而占用E-fuse电路面积的问题。

为实现上述目的，本发明提供如下技术方案：

一种电子可编程熔丝电路，包括阵列单元和m个厚氧MOS管；其中：

所述阵列单元包括n×m个电路单元，所述电路单元包括熔丝单元和第一薄氧MOS管，所述熔丝单元的第一端与所述第一薄氧MOS管的漏极相连；

所述阵列单元中每一列电路单元中的熔丝单元的第二端连接第一电压发生端；每一列电路单元中的第一薄氧MOS管的源极与一个厚氧MOS管的漏极相连；所述阵列单元中每一行电路单元中的第一薄氧MOS管的栅极连接一个第一电平发射端；

所述m个厚氧MOS管的源极均接地，每一个厚氧MOS管的栅极连接一个第二电平发射端；其中，n和m均为正整数。

优选地，所述第一薄氧MOS管和所述厚氧MOS管均为N沟道MOS管。

优选地，所述阵列单元中每一列电路单元还包括参考电阻、第二MOS管、第三MOS管、第四MOS管，其中：

所述参考电阻的第一端连接第二电压发生端；

每一列电路单元中的第一薄氧MOS管的源极与所述第四MOS管的漏极相连；

所述参考电阻的第二端与所述第二MOS管的漏极相连；

所述第二MOS管的源极与所述第三MOS管的漏极相连，所述第二MOS管的栅极连接第三电平发射端；

所述第三MOS管的栅极与所述第四MOS管的栅极相连，源极接地；

所述第四MOS管的源极接地；

所述第三MOS管的栅极与所述第二MOS管的源极相连形成第一信号端。

优选地，所述第一薄氧MOS管与所述第二MOS管为N沟道MOS管。

优选地，所述第三MOS管与所述第四MOS管为N沟道MOS管。

优选地，所述阵列单元中每一列电路单元设置有一个放大器；所述放大器的第一端与所述第四MOS管的漏极相连，所述放大器的第二端与所述第一信号端相连；所述放大器包括第一反相器、第二反相器、第一传输门、第二传输门和第五MOS管，其中：

所述第一反相器的第一端与所述第二反相器的第一端均与电源电压相连；

所述第一反相器的第二端与所述第二反相器的第二端均与所述第五MOS管的漏极相连；

所述第五MOS管的栅极与第四电平发射端相连，所述第五MOS管的源极接地；

所述第一反相器的第三端与所述第二反相器的第四端相连，所述第二反相器的第三端与所述第一反相器的第四端相连；

所述第一传输门的输入端为所述放大器的第一端，输出端与所述第一反相器的第三端相连，第一控制端与第四电平发射端相连，第二控制端与第五电平发射端相连；

所述第二传输门的输入端为所述放大器的第二端，输出端与所述第二反相器的第三端相连，第一控制端与第四电平发射端相连，第二控制端与第五电平发射端相连。

优选地，所述第一反相器包括第六PMOS管和第七NMOS管，其中：

所述第六PMOS管的漏极为所述第一反相器的第一端，源极与所述第七NMOS管的漏极相连后为所述第一反相器的第三端，栅极与所述第七NMOS管的栅极相连后为所述第一反相器的第四端；所述第七NMOS管的源极为所述第一反相器的第二端；

所述第二反相器包括第六PMOS管和第七NMOS管，其中：

所述第六PMOS管的漏极为所述第二反相器的第一端，源极与所述第七NMOS管的漏极相连后为所述第二反相器的第三端，栅极与所述第七NMOS管的栅极相连后为所述第二反相器的第四端；所述第七NMOS管的源极为所述第二反相器的第二端。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种电子可编程熔丝电路，所述电子可编程熔丝电路中，电路单元只包括熔丝单元和第一薄氧MOS管，每一列电路单元共用一个厚氧MOS管，与现有技术相比，极大的减小了厚氧MOS管的数量，解决了现有技术中每个电路单元均需采用厚氧MOS管而导致的占用电路面积的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中电子可编程熔丝电路的电路单元的电路结构图；

图2为现有技术中电子可编程熔丝电路阵列的电路结构图；

图3为本发明的一种电子可编程熔丝电路的电路单元的电路结构图；

图4为本发明的一种电子可编程熔丝电路的一种实施例的结构图；

图5为本发明的一种电子可编程熔丝电路的另一实施例的电路结构图；

图6为本发明的一种电子可编程熔丝电路的放大器的电路结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了引用和清楚起见，下文中使用的技术名词说明，简写形式如下所示：

E-fuse：Electrically programmable Fuse，电子可编程熔丝;

MOS:Metal Oxide Semiconductor,金属氧化物半导体场效应晶体管;

PMOS:Positive channel Metal Oxide Semiconductor，P沟道金属氧化物半导体场效应晶体管；

NMOS：Negative channel Metal Oxide Semiconductor，N沟道金属氧化物半导体;

NBTI：Negative Bias Temperature Instability，负偏压温度不稳定性。

参见图3，示出了本发明一种E-fuse电路的电路单元的结构图。

所述E-fuse电路的电路单元可以包括熔丝单元fuse和第一薄氧MOS管N0；

E-fuse电路单元的工作是基于电迁移原理，当没有电流流过时，熔丝的电阻很小；当有足够大的电流流过时，相关原子会随着电子运动的方向进行迁移而形成空洞，造成熔丝短路，此时，熔丝相当于一个大电阻。

所述熔丝单元fuse的第一端与所述第一薄氧MOS管N0的漏极相连；

参见图4，示出了本发明一种E-fuse电路的电路结构图。

所述E-fuse电路可以包括阵列单元401和m个厚氧MOS管N1；

结合图3和图4，所述阵列单元401包括n×m个电路单元，所述电路单元包括熔丝单元fuse和第一薄氧MOS管N0，所述熔丝单元fuse的第一端与所述第一薄氧MOS管N0的漏极相连；

其中，n和m均为正整数；

所述n×m个电路单元对应n行、m列，每一行有m个电路单元，每一列有n个电路单元；

所述阵列单元401中的每一列电路单元中的熔丝单元fuse的第二端连接到第一电压发生端FS₀，m列电路单元共用一个第一电压发生端FS₀；

每一列电路单元中的第一薄氧MOS管N0的源极与一个厚氧MOS管N1的漏极相连，即每一列的n个第一薄氧MOS管N0的源极均与一个厚氧MOS管N1的漏极相连；

所述阵列单元401中每一行电路单元中的第一薄氧MOS管N0的栅极连接到一个第一电平发射端，即n行电路单元分别连接n个第一电平发射端，即WWL₀~WWL_n-1；

所述m个厚氧MOS管N0的源极均接地，每一个厚氧MOS管的栅极连接一个第二电平发射端，m个厚氧MOS管的栅极连接m个第二电平发射端，即BS₀~BS_m-1。

其中，所述阵列单元有m列，每列有n个电路单元，m列电路单元均连接到第一电压发生端FS₀；具体的，第1列的电路单元中的n个熔丝单元fuse的第二端均连接到第一电压发生端FS₀，第1列电路单元中的n个第一薄氧MOS管N0的源极均与第1个厚氧MOS管N1的漏极相连，其连接点为Q₀点；第2列的电路单元中的n个熔丝单元fuse的第二端连接到第一电压发生端FS₀，第2列电路单元中的n个第一薄氧MOS管N0的源极均与第2个厚氧MOS管N1的漏极相连，其连接点为Q₁点；以此类推，第m列的电路单元中的n个熔丝单元fuse的第二端连接到第一电压发生端FS₀，第m列电路单元中的n个第一薄氧MOS管N0的源极均与第m个厚氧MOS管N1的漏极相连，其连接点为Q_m-1点；

所述阵列单元有n行，对应n个第一电平发射端，每一行有m个电路单元；具体的，第1行的电路单元中的m个第一薄氧MOS管的栅极均连接到第一电平发射端WWL₀，第2行的电路单元中的m个第一薄氧MOS管的栅极连接到第一电平发射端WWL₁，以此类推，第n行的电路单元中的第一薄氧MOS管的栅极连接到第一电平发射端WWL_n-1；

m列电路单元对应m个厚氧MOS管和m个第二电平发射端，每一个厚氧MOS管的栅极连接一个第二电平发射端；具体的，第1个厚氧MOS管的栅极与第二电平发射端BS₀相连，第2个的厚氧MOS管的栅极与第二电平发射端BS₁相连，以此类推，第m个的厚氧MOS管的栅极与第二电平发射端BS_m-1相连。

其中，所述第一电压发生端能为所述E-fuse电路提供编程电压或电源电压，所述第一电平发射端和所述第二电平发射端能为E-fuse电路提供高电平或低电平。

其中，所述第一薄氧MOS管和所述厚氧MOS管可以为N沟道MOS管。

本实施例中，所述E-fuse电路包括阵列单元和m个厚氧MOS管，所述阵列单元包括n×m个电路单元，每个E-fuse电路单元包括熔丝(fuse)单元和第一薄氧MOS管，通过将每一列中的n个电路单元与一个厚氧MOS管相连，与现有技术相比，极大的减小了厚氧MOS管的数量，解决了现有技术中每个电路单元均需采用厚氧MOS管而导致的占用电路面积的问题。

所述E-fuse电路可以应用在冗余电路中，当芯片失效时，可以代替芯片相应的失效部分电路，通过译码器产生不同的控制信号控制第一电压发生端、第一电平发射端和第二电平发射端，使得E-fuse电路可以依次将逻辑0或者逻辑1写入对应的Q₀~Q_m-1点，最后通过放大器读出并存储，用来代替芯片相应的失效部分电路完成输入逻辑0或者逻辑1的操作。

其中，所述E-fuse电路中Q₀~Q_m-1点的值可设为初始值，初始值可以由设计者定义为逻辑0或者逻辑1。

本实施例以Q₀~Q_m-1点初始值为逻辑1为例进行说明，由于设其初始值为逻辑1，则当所述E-fuse电路需要写入逻辑1时，不需要对所述E-fuse电路中的电路单元进行编程操作，当所述E-fuse电路需要写入逻辑0时，则需要先对所述E-fuse电路中的电路单元进行编程操作；

具体的，E-fuse电路经译码器产生需要编程的存储单元，即产生需要编程的电路单元，通过译码器产生不同的控制信号控制相应第一电压发生端、第一电平发射端和第二电平发射端，通过对所述阵列单元中的电路单元进行编程，将逻辑0写入相应Q₀~Q_m-1点，最后可由放大器读出。

以所述电路阵列中的第1行第1列的电路单元进行编程操作为例进行说明：当第一电压发生端FS₀为编程电压VDQ，第一电平发射端WWL₀和第二电平发射端BS₀为高电平时，其余端均可保持低电平，则第1行第1列的第一薄氧MOS管N0导通，第1列的厚氧MOS管N1导通，第1行第1列的电路单元将逻辑0写入Q₀点；

当所述第一电压发生端FS₀为电源电压VDD，第一电平发射端WWL₀信号端为高电平，第二电平发射端BS₀为低电平，其余端均保持低电平，则第1行第1列的第一薄氧MOS管N0导通，第1列的厚氧MOS管N1截止，通过放大器可将第1行第1列的电路单元写入Q₀点的逻辑值0读出。

相应的，若所述阵列单元中第n行第m列的E-fuse电路单元进行编程操作而写入逻辑0，当所述第一电压发生端FS₀接编程电压VDQ，第一电平发射端WWL_n-1和第二电平发射端BS_m-1为高电平时，而其余端均可保持低电平，则第n行第m列的第一薄氧MOS管N0导通，第m列的厚氧MOS管N1导通，第n行第m列的E-fuse电路单元将逻辑0写入Q_m-1点；

当所述第一电压发生端FS_m-1接电源电压VDD，第一电平发射端WWL_n-1为高电平，第二电平发射端BS_m-1为低电平，其余端均保持低电平，则第n行第m列的第一薄氧MOS管N0导通，第m列的厚氧MOS管N1截止，通过放大器将第n行第m列的电路单元写入Q_m-1点的逻辑值0读出。

其中，所述E-fuse电路均可按上述描述方式实现对所述E-fuse电路中电路单元的编程操作，在此不再一一赘述。

需要说明的是，所述E-fuse电路每次只能编程一位，即每次只有一个E-fuse电路单元将逻辑值写入到相对应的Q₀~Q_m-1点，E-fuse电路经译码器产生不同的控制信号，通过控制信号控制第一电平发射端、第二电平发射端和第一电压发生端，E-fuse电路依次写入每个电路单元需要写入的逻辑值，实现一位一位的编程。

本实施例中，通过每一列E-fuse电路单元共用同一厚氧MOS管，实现了将逻辑1或者逻辑0写入相应Q₀~Q_m-1点的操作，极大的节省了E-fuse电路的面积。

所述E-fuse电路单元将相应的逻辑值均写入到相应的Q₀~Q_m-1点后，可以由放大器读出，通过电流镜结构可判断所述电路单元存储的逻辑值，即判断写入Q₀~Q_m-1点的逻辑值，所述电流镜结构是通过在所述E-fuse电路的阵列单元中设置参考电阻和MOS管实现的；

参见图5，示出了本发明一种E-fuse电路的另一实施例的电路结构图；

所述E-fuse电路的m列电路单元中的每一列电路单元还包括参考电阻R1、第二MOS管N2、第三MOS管N3、第四MOS管N4；

需要说明的是，所述电路单元中的熔丝单元fuse未编程时，电阻阻值小，一般为150欧姆；编程后电阻变大，一般为2000欧姆。

所述参考电阻的阻值一般位于所述熔丝单元fuse的编程前的电阻阻值与编程后的电阻阻值之间，按照上述描述所示，则所述参考电阻的阻值一般位于150欧姆~2000欧姆之间。

所述参考电阻R1的第一端连接第二电压发生端FS1；

其中，当放大器进行读操作时，所述第二电压发生端FS1为电源电压VDD，当所述放大器不进行读操作时，所述第二电压发生端FS1接地。

每一列电路单元中的第一薄氧MOS管N1的源极与所述第四MOS管N4的漏极相连；

所述参考电阻R1的第二端与所述第二MOS管N2的漏极相连；

所述第二MOS管N2的源极与所述第三MOS管N3的漏极相连，所述第二MOS管N2的栅极连接第三电平发射端wwl；

其中，每一列电路单元的第二MOS管N2的栅极均与第三电平发射端wwl相连，m列电路单元的第二MOS管N2的栅极共用一个第三电平发射端wwl；具体的，第1列的第二MOS管N2的栅极连接到第三电平发射端wwl；第2列的第二MOS管N2的栅极连接到第三电平发射端wwl，以此类推，第m列的第二MOS管N2的栅极连接到第三电平发射端wwl。

所述第三MOS管N3的栅极与所述第四MOS管N4的栅极相连，源极接地；

所述第四MOS管N4的源极接地；

所述第三MOS管N3的栅极与所述第二MOS管N2的源极相连后形成第一信号端；

其中所述第一薄氧MOS管N0和所述第二MOS管N2为相同的N沟道MOS管；

其中所述第三薄氧MOS管N3和所述第四MOS管N4为相同的N沟道MOS管。

其中，m列电路单元可以形成m个第一信号端；具体的，第1列电路单元中的所述第三MOS管N3的栅极与所述第二MOS管N2的源极相连后形成第一信号端RBL0，以此类推，第m列电路单元中的所述第三MOS管N3的栅极与所述第二MOS管N2的源极相连后形成第一信号端RBL_m-1。

其中，所述E-fuse电路的每一列电路单元均包括参考电阻R1、第二MOS管N2、第三MOS管N3、第四MOS管N4，每一列电路单元与参考电阻R1、第二MOS管N2、第三MOS管N3、第四MOS管N4的连接方式均如上述连接方式所示，在此不再一一赘述。

当需要将写入Q₀~Q_m-1点的逻辑值通过放大器读出时，可以比较Q₀~Q_m-1点和相应的RBL₀~RBL_m-1点的电压值，来判断相应的电路单元是否被编程；

在通过放大器对所述E-fuse电路进行读操作时，所述第一电压发生端FS₀为电源电压VDD，所述第二电压发生端FS₁为电源电压VDD，所述第二电平发射端BS₀~BS_m-1均为低电平，所述第三电平发射端wwl为高电平，相应的第一电平发射端为高电平；

具体的，所述第一电平发射端WWL₀为高电平时，可通过比较Q₀~Q_m-1点的电压值和相对应的RBL₀~RBL_m-1点电压值，判断所述阵列单元中的第1行的电路单元是否被编程，从而确定通过第1行电路单元写入Q₀~Q_m-1点的逻辑值是1还是逻辑0。

以此类推，所述第一电平发射端WWL_n-1为高电平时，可通过比较Q₀~Q_m-1点的电压值和相对应的RBL₀~RBL_m-1点电压值，判断所述阵列单元中的第n行的电路单元是否被编程，从而确定通过第n行电路单元写入Q₀~Q_m-1点的逻辑值是1还是逻辑0。

以所述E-fuse电路Q₀点为例，当第一电平发生端WWL₀为高电平时，放大器在读取Q₀的逻辑值，可以通过比较Q₀点和RBL₀点的电压值，从而得知第1行第1列的熔丝单元fuse的阻值和参考电阻R1的阻值的大小，判断第1行第1列的电路单元是否被编程，确定通过第1行第1列的电路单元写入Q₀点的逻辑值是1还是逻辑0；

需要说明的是，需判断所述阵列单元的某一电路单元是否被编程时，均如上述所示，可通过比较Q₀~Q_m-1点的电压值和相对应的RBL₀~RBL_m-1点电压值即可，在此不再一一赘述。

每一列电路单元中均设置了参考电阻R1、第二MOS管N2、第三MOS管N3、第四MOS管N4，通过控制相应的第一电压发生端、第二电压发生端、第一电平发射端、第二电平发射端和第三电平发射端，来比较Q₀~Q_m-1点和相对应的RBL₀~RBL_m-1点的电压值，可以确定相应熔丝单元的阻值，进而判断相应的电路单元是否被编程；

本实施例中，当放大器将位于Q₀~Q_m-1点的逻辑值读出时，可以将所述参考电阻的第一端接电源电压，能够保证Q₀~Q_m-1点和相对应的RBL₀~RBL_m-1点有足够的电压差，准确的判断相应的电路单元是否被编程。

所述E-fuse电阻的Q₀~Q_m-1点的逻辑值可以通过相应的放大器读出，并存储，从而代替芯片完成输入逻辑0或者逻辑1的操作。

其中，所述E-fuse电路的逻辑值可由放大器读出，用来代替芯片相应的失效部分电路输入逻辑0或者逻辑1，所述放大器的电路结构并不做具体限定，其中，作为一个实施例，如图6所示；

参见图6，示出了本发明一种E-fuse电路的放大器的电路结构图。

所述E-fuse电路还包括m个放大器，所述阵列单元401中每一列电路单元设置有一个放大器，所述放大器的第一端与所述第四MOS管的漏极相连，所述放大器的第二端与所述第一信号端相连；

其中，第1列的放大器与第一信号端RBL₀相连，第2列的放大器与第一信号端RBL₁相连，以此类推，第m列的放大器与第一信号端RBL_m-1相连；

所述放大器包括第一反相器601、第二反相器602、第一传输门G1、第二传输门G2和第五MOS管N5，其中：

所述第一反相器601的第一端与所述第二反相器602的第一端均与电源电压VDD相连；

所述第一反相器601的第二端与所述第二反相器602的第二端均与所述第五MOS管N5的漏极相连；

所述第五MOS管N5的栅极与第四电平发射端SAEN相连，所述第五MOS管N5的源极接地；

所述第一反相器601的第三端与所述第二反相器602的第四端相连，所述第二反相器602的第三端与所述第一反相器601的第四端相连；

所述第一传输门G1的输入端为所述放大器的第一端，输出端与所述第一反相器601的第三端相连，其连接点设为L点，第一控制端与第四电平发射端SAEN相连，第二控制端与第五电平发射端SAEB相连；

所述第二传输门G2的输入端为所述放大器的第二端，输出端与所述第二反相器602的第三端相连，其连接点设为R端，第一控制端与第四电平发射端SAEN相连，第二控制端与第五电平发射端SAEB相连。

其中，所述第一传输门G1中的PMOS管的栅极为所述第一传输门G1的第一控制端，所述第一传输门G1中的NMOS管的栅极为所述第一传输门G1的第二控制端。

所述第二传输门G2中的PMOS管的栅极为所述第二传输门G2的第一控制端，所述第二传输门G2中的NMOS管的栅极为所述第二传输门G2的第二控制端。

需要说明的是，m列对应m个放大器，即每一列均设置有一个放大器，其每一个放大器与相应的每一列的电路单元的连接方式均如上述连接方式所示，在此不再一一赘述。

所述阵列单元中有n行m列个电路单元，即设置有m个放大器，每一列均设置有一个放大器；

最后通过放大器将的逻辑值读出，并将其锁存在第一反相器和第二反相器内；

其中，所述第一反相器601包括第六PMOS管P6和第七NMOS管N7，其中：所述第六PMOS管N6的漏极为所述第一反相器的第一端，源极与所述第七MOS管N7的漏极相连后为所述第一反相器的第三端；栅极与所述第七NMOS管N7的栅极相连后为所述第一反相器的第四端，所述第七NMOS管N7的源极为所述第一反相器的第二端；

所述第二反相器602包括第六PMOS管N6和第七NMOS管N7，其中：所述第六PMOS管N6的漏极为所述第二反相器的第一端，源极与所述第七MOS管N7的漏极相连后为所述第二反相器的第三端，栅极与所述第七NMOS管N7的栅极相连后为所述第二反相器的第四端，所述第七NMOS管N7的源极为所述第二反相器的第二端。

在所述放大器进行读操作时，比较Q₀~Q_m-1点和相对应的RBL₀~RBL_m-1点的电压值，可以确定相应熔丝单元的阻值，进而判断相应的电路单元是否被编程，通过第四电平发射端SAEN与第五电平发射端SAEB的控制，可以将Q₀~Q_m-1点与第一信号RBL₀~RBL_m-1的电压写入L点和R点；

以已写入Q₀点的逻辑值为例，当第四电平发射端SAEN为低电平时，第五电平发射端SAEB为高电平时，第一传输门G1和第二传输门G2打开，Q₀点与RBL₀点的电压可通过第一传输门G1和第二传输门G2写入电路节点L点和R点，当电路稳定后，第四电平发射端SAEN变为低电平时，第五电平发射端SAEB变为高电平，此时，第一传输门G1和第二传输门G2关闭，将L点和R点的电压值所存在所述放大器中，经过第一反相器601和第二反相器602将电压放大，当数据稳定后，能通过L点和R点将所述逻辑值读出，用来代替相应芯片完成输入相应的逻辑0或者逻辑1的操作；

需要说明的是，所述E-fuse电路中每一列的放大器均按上述描述方式进行读取逻辑值的操作，在此不再一一赘述。

每一列电路单元均可以设置有一个放大器，能通过第一传输门和第二传输门能将Q₀~Q_m-1点与相对应的第一信号端RBL₀~RBL_m-1的电压写入L点和R点，通过两个反相器将电压放大，最后通过L点和R点读出逻辑值，用来代替芯片完成输入相应的逻辑0或者逻辑1。

本实施例中，通过将两个反相器交叉耦合相连，通过这种结构使得MOS管在工艺波动下仍能正常工作，减小了NBTI效应。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种电子可编程熔丝电路，其特征在于，包括阵列单元和m个厚氧MOS管；其中：

所述阵列单元包括n×m个电路单元，所述电路单元包括熔丝单元和第一薄氧MOS管，所述熔丝单元的第一端与所述第一薄氧MOS管的漏极相连；

所述阵列单元中每一列电路单元中的熔丝单元的第二端连接第一电压发生端；每一列电路单元中的第一薄氧MOS管的源极与一个厚氧MOS管的漏极相连；所述阵列单元中每一行电路单元中的第一薄氧MOS管的栅极连接一个第一电平发射端；

所述m个厚氧MOS管的源极均接地，每一个厚氧MOS管的栅极连接一个第二电平发射端；其中，n和m均为正整数。

2.根据权利要求1所述的电路，其特征在于，所述第一薄氧MOS管和所述厚氧MOS管均为N沟道MOS管。

3.根据权利要求1所述的电路，其特征在于，所述阵列单元中每一列电路单元还包括参考电阻、第二MOS管、第三MOS管、第四MOS管，其中：

所述参考电阻的第一端连接第二电压发生端；

每一列电路单元中的第一薄氧MOS管的源极与所述第四MOS管的漏极相连；

所述参考电阻的第二端与所述第二MOS管的漏极相连；

所述第二MOS管的源极与所述第三MOS管的漏极相连，所述第二MOS管的栅极连接第三电平发射端；

所述第三MOS管的栅极与所述第四MOS管的栅极相连，源极接地；

所述第四MOS管的源极接地；

所述第三MOS管的栅极与所述第二MOS管的源极相连形成第一信号端。

4.根据权利要求3所述的电路，其特征在于，所述第一薄氧MOS管与所述第二MOS管为N沟道MOS管。

5.根据权利要求3所述的电路，其特征在于，所述第三MOS管与所述第四MOS管为N沟道MOS管。

6.根据权利要求3所述的电路，其特征在于，还包括m个放大器，所述阵列单元中每一列电路单元设置有一个放大器；所述放大器的第一端与所述第四MOS管的漏极相连，所述放大器的第二端与所述第一信号端相连；所述放大器包括第一反相器、第二反相器、第一传输门、第二传输门和第五MOS管，其中：

所述第一反相器的第一端与所述第二反相器的第一端均与电源电压相连；

所述第一反相器的第二端与所述第二反相器的第二端均与所述第五MOS管的漏极相连；

所述第五MOS管的栅极与第四电平发射端相连，所述第五MOS管的源极接地；

所述第一反相器的第三端与所述第二反相器的第四端相连，所述第二反相器的第三端与所述第一反相器的第四端相连；

所述第一传输门的输入端为所述放大器的第一端，输出端与所述第一反相器的第三端相连，第一控制端与第四电平发射端相连，第二控制端与第五电平发射端相连；

所述第二传输门的输入端为所述放大器的第二端，输出端与所述第二反相器的第三端相连，第一控制端与第四电平发射端相连，第二控制端与第五电平发射端相连。

7.根据权利要求4所述的电路，其特征在于，所述第一反相器包括第六PMOS管和第七NMOS管，其中：

所述第六PMOS管的漏极为所述第一反相器的第一端，源极与所述第七NMOS管的漏极相连后为所述第一反相器的第三端，栅极与所述第七NMOS管的栅极相连后为所述第一反相器的第四端；所述第七NMOS管的源极为所述第一反相器的第二端；

所述第二反相器包括第六PMOS管和第七NMOS管，其中：

所述第六PMOS管的漏极为所述第二反相器的第一端，源极与所述第七NMOS管的漏极相连后为所述第二反相器的第三端，栅极与所述第七NMOS管的栅极相连后为所述第二反相器的第四端；所述第七NMOS管的源极为所述第二反相器的第二端。

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