JP2011210316A - 半導体装置及びヒューズ回路の状態判定方法 - Google Patents
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Abstract
【課題】切断したヒューズ素子の再癒着等があってもシステムの安全性が確保できる信頼性の高い半導体装置及びヒューズ回路の状態判定方法を提供する。
【解決手段】導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、複数のヒューズ素子にそれぞれ接続され複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、読出し回路に接続され、複数のヒューズ素子の導通、非導通の状態を判定して1ビットのデータとして出力するデータ出力回路と、読出し回路に接続され、複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、を含むヒューズ回路を備える。
【選択図】図3
【解決手段】導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、複数のヒューズ素子にそれぞれ接続され複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、読出し回路に接続され、複数のヒューズ素子の導通、非導通の状態を判定して1ビットのデータとして出力するデータ出力回路と、読出し回路に接続され、複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、を含むヒューズ回路を備える。
【選択図】図3
Description
本発明は、半導体装置及びヒューズ回路の状態判定方法に関する。特に、アンチヒューズを含むヒューズ素子を内蔵した半導体装置、及びヒューズ回路に対して書込みがなされたか否かの状態判定方法に関する。
半導体装置では、様々なタイプのヒューズ素子が様々な用途に用いられている。半導体装置に内蔵するヒューズ素子としては、初期状態が導通状態にあり、ヒューズを溶断することにより非導通の状態に設定することができるヒューズと、初期状態が非導通であり、絶縁を破壊することにより導通状態に設定することができるアンチヒューズがある。ヒューズもアンチヒューズも変化は不可逆であり、ヒューズは、一度非導通の状態に書き込んだ後は、再び導通状態に戻すことはできない。また、アンチヒューズも、一度導通状態に書き込んだ後は、非導通に戻すことはできない。本明細書において、以降特に断らない限り、変化が不可逆であるヒューズ素子をアンチヒューズも含めてヒューズ素子ということにする。
初期状態が「導通」であるヒューズ素子(狭義のヒューズ)としては、製造工程においてヒューズをレーザーにより溶断するレーザーヒューズと、ヒューズに電流を流すことにより溶断する電気ヒューズが知られている。また、ヒューズ素子の材質としては、ポリシリコンをヒューズに用いるポリシリヒューズと金属材料をヒューズ素子として用いる金属ヒューズが一般的である。
また、初期状態が「非導通」であるヒューズ素子(いわゆるアンチヒューズ)としては、MOSトランジスタのゲート絶縁膜をヒューズ素子として用い、初期状態が絶縁状態であるこのヒューズ素子となるゲート絶縁膜に高電圧を印加して絶縁膜を破壊させ、導通状態にするものが知られている。
また、半導体装置に内蔵されるヒューズ素子の用途としては、RAMやROMなどの冗長ビットに置き換えを行うビットの記憶に用いられることの他、半導体装置の製造ロット番号等の製造履歴の記録にも用いられる。さらに、アナログ回路の特性のチューニングに用いられるものも知られている。
これらのアンチヒューズ素子を含むヒューズ素子の書込みによる状態変化は、本来は不可逆であるが、書込みの条件や書込み後の使用条件等により不完全に元の状態に戻ってしまう不良モードがあることが知られている。また、本来、書込みを行っていない初期状態のままのヒューズ素子が意図せずに不完全に書込み後の状態に移ってしまう不良モードがあることも知られている。この2つの不良モードのうち、どちらの不良モードが発生する確率が高く品質上問題となりうるかは、ヒューズ素子のタイプによって異なる。
ゲート絶縁膜をヒューズ素子として用いる初期状態が非導通であるヒューズ素子(いわゆるアンチヒューズ)は、書込み電圧を印加しなくとも、比較的高電圧で読出し動作を繰り返すことにより、ゲート絶縁膜が劣化し、本来の絶縁状態が不完全な導通状態に遷移してしまう不良モードが存在することが知られている。
また、ヒューズ素子が、電気的に書込みを行う金属ヒューズである場合には、一度切断したヒューズが切断後の使用環境による発熱によりヒューズが再結晶化して再癒着してしまう不良モードがあることが知られている。特許文献1には、この再癒着があってもシステムが誤動作しないように複数のヒューズ素子を並列に設け、いずれかのヒューズ素子が切断されていれば、たとえ複数のヒューズ素子のうち、一部のヒューズ素子が再癒着しても、ヒューズ素子は切断されているとみなすことによって誤動作を防ぐ半導体装置が記載されている。
この特許文献1に記載の従来のヒューズ切断・読出し回路の構成図を図1に示す。この従来のヒューズ切断・読出し回路1は、2ビットの電気ヒューズ10a、10bにより1ビットの情報を記憶する。切断回路21は、セレクタ11の指定に従って、トランジスタN1またはN2を導通させ、選択した電気ヒューズを切断する。なお、電気ヒューズの切断時には、切断・読出し電圧4aには、電源電圧VDD以上の高電圧が印加される。ここで、電気ヒューズ10aを切断する場合には、ペアとなる電気ヒューズ10bも切断する。一方、電気ヒューズ10aを切断しない場合は、ペアとなる電気ヒューズ10bも切断しない。
電気ヒューズ10a、10bの導通、非導通の状態を読み出すときは、1ショットパルス発生器12からトランジスタN3またはN4にワンショットパルスを与え、その電圧レベルをラッチ13a、13bに取り込む。電気ヒューズの読出し時には、切断・読出し電圧4aには、電源電圧VDDより低いグランドレベルの電圧が供給される。これによって、ラッチ13a、13bには、対応する電気ヒューズ10a、10bが切断されている場合は、ハイレベルが、切断されていない場合には、ロウレベルがラッチされる。
この特許文献1記載の従来のヒューズ切断・読出し回路1は、オア回路14を設けることにより、電気ヒューズ10a、10bのうち、一方の切断された状態が維持されていれば対応するラッチ回路はハイレベルを出力するので、他方の電気ヒューズに再癒着があって対応するラッチ回路がロウレベルを出力しても、オア回路14は、ハイレベルを出力するので、ヒューズ素子の状態を誤って判定することはない。一方、電気ヒューズ10a、10bが共に、導通状態にある場合は、ラッチ回路13a、13bは共にロウレベルを出力し、オア回路14の出力はロウレベルとなり、電気ヒューズが導通状態にあると判定する。
以下の分析は本発明により与えられる。特許文献1によれば、電気ヒューズを並列に設けることにより、一部の電気ヒューズに再癒着がある場合の誤動作を防ぐことができる。しかし、並列に設けた電気ヒューズが共に再癒着する可能性はゼロではなく、特許文献1では、並列に設けた電気ヒューズが共に再癒着することによる不具合の発生の可能性を事前に予知することはできない。
本発明の第1の側面による半導体装置は、導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、前記読出し回路に接続され、前記複数のヒューズ素子の導通、非導通の状態を判定して1ビットのデータとして出力するデータ出力回路と、前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、を含むヒューズ回路を備える。
本発明の第2の側面によるヒューズ回路の状態判定方法は、複数のヒューズ素子を備えたヒューズ回路において、導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、前記検出するステップの結果、前記複数のヒューズ素子の状態を所定の判定基準に基づいて判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、を有する。
本発明によれば、導通または非導通の一方に設定したヒューズ素子が経年変化等により、状態が変化するような不良が発生したとしても、ヒューズ回路が誤ったデータを出力する前に、その可能性を予知することができる。
本発明の実施形態について、具体的な実施例に基づいて、詳細に説明する前に、本発明の説明における用語の定義と実施形態の概要について説明しておく。本発明における「ヒューズ素子」は、導通または非導通のうち第1の状態から第2の状態へ書込みにより遷移させることはできるが、第2の状態から第1の状態へは遷移させることのできない不可逆性を持ったプログラム素子である。本発明におけるヒューズ素子には、第1の状態が「導通」であり、第2の状態が「非導通」である狭義のヒューズと、第1の状態が「非導通」であり、第2の状態が「導通」であるアンチヒューズを含むものとする。本明細書において、上記第1の状態と第2の状態は、書込みにより遷移させる方向によりヒューズ素子の「導通」と「非導通」を言い換えたものである。
本発明では、複数のヒューズ素子を備えたヒューズ回路を備えた半導体装置において、複数のヒューズ素子の状態をモニタする状態モニタ回路を設けることにより、ヒューズ素子の導通、非導通の状態の変化により、誤動作を引き起こす前に、ヒューズ素子の状態変化による誤動作の可能性を予知することができる。
さらに、複数のヒューズ素子の導通、非導通の状態を判定して1ビットのデータとして出力するデータ出力回路を設ければ、複数のヒューズ素子のうち、一部のヒューズ素子の導通、非導通の状態が変化しても誤ったデータを出力しないようにすることができる。また、ヒューズ素子が導通、非導通のうち、一方の状態から他方の状態へ遷移する不良モードが発生する確率が、他方の状態から一方の状態に遷移する不良モードが発生する確率より高ければ、複数のヒューズ素子のうち少なくとも一つのヒューズ素子が一方の状態にあるか否かを判定して1ビットのデータとして出力することによりヒューズ素子の信頼性を高めることができる。
さらに、上記複数のヒューズ素子をそれぞれ含むヒューズ回路を複数設け、複数のヒューズ回路にそれぞれ含まれる複数の状態モニタ回路のうち、否と判定した状態モニタ回路の数が所定数以上であるか否かを検出する検出回路をさらに、備えることが好ましい。複数のヒューズ回路を備えた半導体装置の場合、検出回路を設けることにより、複数のヒューズ回路について再癒着が発生する等によって一方の状態から他方の状態への意図せざる遷移がどの程度進んでいるか総合的に判断することができる。例えば、検出回路がヒューズ素子の意図せざる遷移が進んでいることを検出した場合には、その半導体装置のユーザー警告を発したり、半導体装置の機能を制限したりすることができる。また、消費電力や動作速度を犠牲にしてECC(Error Checking and Correcting)回路を働かせ、データ出力回路がたとえ誤ったデータを出力しても不良が発生しないようにすることもできる。
以下、本発明の実施例について、図面を参照して詳しく説明する。
図2は、本発明の実施例1のヒューズ回路の基本的な構成を示すブロック図である。図2のヒューズ回路200は、半導体装置に内蔵されるヒューズ回路である。図2において、ヒューズ素子121、122は、それぞれ読出し回路111と112へ接続される。読出し回路111、112は、それぞれヒューズ素子121、122が導通しているか非導通であるかを読み出す。読出し回路111、112は、対応するヒューズ素子が導通、非導通のうち一方の状態にあるときはハイレベル、他方の状態にあるときはロウレベルを出力する。読出し回路111、112の出力信号はそれぞれデータ出力回路100と状態モニタ回路101に接続される。
データ出力回路100は、読出し回路111、112の出力信号の論理レベルからヒューズ素子121、122が導通状態に設定されているか、非導通状態に設定されているか判定して1ビットのデータ出力信号Q1として出力する。非導通状態に設定されていると判定する場合はハイレベルを出力し、導通状態に設定されていると判定する場合はロウレベルを出力する。なお、ヒューズ素子121、122の導通状態と非導通状態への設定は共に同じ状態への設定が行われているものとする。すなわち、ヒューズ素子121を非導通に設定するときは、ヒューズ素子122も非導通に設定し、ヒューズ素子121を導通に設定するときは、ヒューズ素子122も導通に設定する。すなわち、図2において、複数のヒューズ素子121、122は信頼性を高めるために多重化されている。
状態モニタ回路101は、ヒューズ素子121、122の導通と非導通の状態が一致しているか否かをモニタし、一致していればロウレベル、不一致であればハイレベルを状態モニタ信号Q2として出力する。すなわち、図2のヒューズ回路では、複数のヒューズ素子を設け、多重化しているので、導通と非導通の2つの状態の間で1つのヒューズ素子が意図せざる遷移をしても誤ったデータを出力しないようにすることができる。さらに、状態モニタ回路101を設けているので、データ出力回路100から出力されるデータには誤りはなくとも、1ビットのデータは意図せざる状態遷移を起こしていると考えられるので、警告を出力することができる。
なお、図2のヒューズ回路200では、2つのヒューズ素子121、122とそれぞれに対応する読出し回路111、112を設けているが、ヒューズ回路200に設けるヒューズ素子の数は2つに限られるものではない。3つ以上であってもよい。ヒューズ素子の数が奇数の場合は、データ出力回路は多数決回路を用いてもよい。また、ヒューズ素子が導通、非導通の状態のうち、一方の状態から他方の状態への意図せざる遷移をする不良モードの発生確率が、他方の状態から一方の状態への意図せざる遷移をする不良モードの発生確率より高ければ、複数のヒューズ素子のうち、1つでも一方の状態にあると読み出されたヒューズ素子がある場合には、複数のヒューズ素子はいずれも一方の状態に設定されたものとみなしてデータ出力信号Q2を出力する回路であってもよい。
図3は、実施例1において、ヒューズ素子が電気ヒューズである場合のより具体的なヒューズ回路200の構成を示すブロック図である。図3において、電気ヒューズであるヒューズ素子121の一端がヒューズ用電源端子141に、他端が読出し回路111の入力端子と書込みトランジスタ131のドレインとに接続されている。書込みトランジスタ131はNMOSトランジスタで構成され、ゲートが書込み信号W1に、ソースがグランド電位GNDに接続されている。同様に、電気ヒューズであるヒューズ素子122の一端がヒューズ用電源端子142に、他端が読出し回路112の入力端子と書込みトランジスタ132のドレインとに接続され、NMOSトランジスタの書込みトランジスタ132は、ゲートが書込み信号W2に、ソースがグランド電位GNDに接続されている。また、図3では、データ出力回路100がオアゲート、状態モニタ回路101がエクスクルーシブオアゲートで構成されている。データ出力回路100と状態モニタ回路101の基本的な機能は、図2のデータ出力回路100、及び状態モニタ回路101と同一である。
次に図3のヒューズ回路200の動作について説明する。ヒューズ素子121、122に対して書込みを行う場合は、ヒューズ用電源端子141、142にそれぞれ高電圧を印加する。また、書込み(切断)を行うヒューズ素子121、122に対応する書込みトランジスタ131、132のゲートに与えられる書込み信号W1、W2をハイレベルにする。ゲートにハイレベルが印加された書込みトランジスタ131または132は導通し、対応するヒューズ素子121、122に大電流が流れる。大電流が流れるヒューズはその熱により溶断する。また、図3のヒューズ素子は、初期状態では、導通状態であるので、導通状態を維持する場合には、書込み信号W1、W2には、ハイレベルを与えなければ、ヒューズ素子121、122の導通状態は維持される。
ヒューズ素子121、122の導通、非導通を読出し回路111、112で読み出す場合は、ヒューズ用電源端子141、142にグランド電位GNDを与える。読出し回路111、112内に設けられたプルアップ抵抗(図示せず)から各ヒューズ素子121、122に電流を流し、入力端子の電位を読出し回路で読み取る。図3には図示しないが、図1のように読出し回路内に読み出したヒューズ素子の状態を保持するラッチ回路を設けてもよい。読出し回路は、対応するヒューズ素子121、122が溶断されている場合には、ハイレベルを出力し、対応するヒューズ素子121、122が溶断されていない場合には、ロウレベルを出力する。データ出力回路100は、各読出し回路111、112の出力がひとつでもハイレベルである場合は、データ出力信号Q1としてハイレベルを出力し、各読出し回路111、112の出力がいずれもロウレベルである場合は、データ出力信号Q1としてロウレベルを出力する。状態モニタ回路101は、全部の読出し回路111、112が一致してハイレベルまたはロウレベルを出力するときは、状態モニタ信号Q2としてロウレベルを出力し、読出し回路111、112の出力が一致していない場合は、状態モニタ信号J2としてハイレベルを出力する。
電気ヒューズ(特に金属ヒューズ)は、一度溶断したヒューズが、溶断した後の使用環境による発熱等により再結晶化して再癒着する不良モードが存在する。図3による実施例では、一度溶断して非導通の状態に設定した複数のヒューズ素子121、122のうち、片方のヒューズ素子が再癒着により読出し回路が誤検出してロウレベルを出力しても、残りのヒューズ素子が溶断した状態を維持している限り、対応する読出し回路がハイレベルを出力するので、データ出力回路は、ハイレベルをデータ出力信号Q1として出力する。したがって、ヒューズ素子121と122とのいずれかに再癒着が生じても、データ出力信号Q1は誤ったデータを出力することはない。また、そのような場合、状態モニタ回路101は、各読出し回路の出力信号の論理レベルが一致していない場合は、状態モニタ信号Q2をハイレベルに設定するので、ヒューズ素子121、122のいずれかに再癒着が生じていることをヒューズ回路200から状態モニタ信号Q2として出力することができる。半導体装置の内部では、状態モニタ信号Q2がハイレベルであることを受けて機能を制限する等フェイルセーフとなるようにシステムを組みこともできる。また、ユーザーに一部で故障を発生していることを知らせ、部品の交換を促すこともできる。
[実施例1の変形例1]
図4は、ヒューズ素子がレーザーヒューズである場合のヒューズ回路のブロック図である。図4では、図3の構成からヒューズ書込みトランジスタ131、132を削除した構成と同一である。レーザーヒューズの溶断は、ヒューズにレーザーを照射することにより行う。したがって、ヒューズ書込みトランジスタ131、132は用いる必要がない。また、ヒューズ用電源端子141、142は、書込み用に高電圧を印加する必要がないので、接地GNDに固定でよい。その他の構成、読出し動作は、図3の実施例1と同一である。
図4は、ヒューズ素子がレーザーヒューズである場合のヒューズ回路のブロック図である。図4では、図3の構成からヒューズ書込みトランジスタ131、132を削除した構成と同一である。レーザーヒューズの溶断は、ヒューズにレーザーを照射することにより行う。したがって、ヒューズ書込みトランジスタ131、132は用いる必要がない。また、ヒューズ用電源端子141、142は、書込み用に高電圧を印加する必要がないので、接地GNDに固定でよい。その他の構成、読出し動作は、図3の実施例1と同一である。
[実施例1の変形例2]
図5は、ヒューズ素子がアンチヒューズである場合のヒューズ回路200のブロック図である。図5では、NMOSトランジスタ121A、122Aがヒューズ素子として用いられている。NMOSトランジスタ121A、122Aのドレイン、ソース、バックゲートは接地電位GNDに接続され、ゲートが対応する読出し回路111、112の入力端子と対応する書込みトランジスタ131A、132Aのドレインとに接続されている。ヒューズ素子121A、122AであるNMOSトランジスタは、初期状態では、ゲートとドレインソースとの間が絶縁されており、ヒューズ素子としては非導通である。書込み時に、ゲートとトレインソース間に高電圧を印加してゲート絶縁膜を破壊させて、ゲートとソースドレイン間を短絡させるいわゆるアンチヒューズである。書込みトランジスタ131A、132AはここではPMOSトランジスタを用いており、ソースはヒューズ用電源端子141、142に、ゲートは対応する書込み信号WB1、WB2に接続されている。読出し回路111、112、データ出力回路100、状態モニタ回路101の構成は、図3のヒューズ回路とほぼ同一である。
図5は、ヒューズ素子がアンチヒューズである場合のヒューズ回路200のブロック図である。図5では、NMOSトランジスタ121A、122Aがヒューズ素子として用いられている。NMOSトランジスタ121A、122Aのドレイン、ソース、バックゲートは接地電位GNDに接続され、ゲートが対応する読出し回路111、112の入力端子と対応する書込みトランジスタ131A、132Aのドレインとに接続されている。ヒューズ素子121A、122AであるNMOSトランジスタは、初期状態では、ゲートとドレインソースとの間が絶縁されており、ヒューズ素子としては非導通である。書込み時に、ゲートとトレインソース間に高電圧を印加してゲート絶縁膜を破壊させて、ゲートとソースドレイン間を短絡させるいわゆるアンチヒューズである。書込みトランジスタ131A、132AはここではPMOSトランジスタを用いており、ソースはヒューズ用電源端子141、142に、ゲートは対応する書込み信号WB1、WB2に接続されている。読出し回路111、112、データ出力回路100、状態モニタ回路101の構成は、図3のヒューズ回路とほぼ同一である。
図5のヒューズ回路において、書込み時には、ヒューズ用電源端子141、142には高電圧を印加する。また、書込みを行うヒューズ素子と直列に接続されている書込みトランジスタ131A、132Aのゲートをロウレベルの電圧を与え、書込みトランジスタを導通させる。すると、対応するヒューズ素子121A、ヒューズ素子122Aのゲート、ソースドレイン間には、高電圧が印加され、ゲート絶縁膜は破壊され、そのヒューズ素子は非導通の状態から導通状態に遷移する。書込み動作において、ヒューズ素子121A、122Aを非導通状態に維持する場合は、書込み信号WB1、WB2をいずれもハイレベルに維持すれば、対応する書込みトランジスタ131A、132Aは導通しないので、ヒューズ素子121A、122Aのゲート絶縁膜は絶縁状態を維持するので、ヒューズ素子は非導通の状態を維持する。
図5のヒューズ回路において、読出し時には、書込みトランジスタ131A、132Aには、非導通の状態を維持する。図3のヒューズ回路と同様に読出し回路111、112に含まれる図示しないプルアップ抵抗からヒューズ素子121A、122Aに電流が流れるか否かによって、ヒューズ素子121A、122Aが導通しているか非導通であるかを読出し回路によって判定する。ヒューズ素子121A、122Aが非導通である場合には、ヒューズ素子には電流が流れないので、読出し回路111、112の入力端子の電圧はハイレベルとなる。一方、ヒューズ素子121A、122Aが導通である場合には、ヒューズ素子に電流が流れ、読出し回路111、112の入力端子の電圧はロウレベルとなる。読出し回路111、112の内部には、図1に示すようなラッチ回路13a、13bを設けてもよい。読出し回路111、112は、それぞれヒューズ素子121A、122Aが非導通である場合には、ハイレベルを出力し、導通である場合には、ロウレベルを出力する。
図5のデータ出力回路100と状態モニタ回路101の動作は図3のデータ出力回路100及び状態モニタ回路101と同一である。ここで、ゲート絶縁膜をアンチヒューズとして用いるヒューズ素子は、書込みを行わないのに係わらず、読出しを繰り返して行うとそのストレスによりゲート絶縁膜が破壊され、本来非導通状態を維持しなければならないヒューズ素子121A、122Aが導通状態に遷移してしまう不良モードがあることが知られている。図5のヒューズ回路200では、データ出力回路100は、複数のヒューズ素子121A、122Aのうち、非導通状態を維持しているヒューズ素子があれば、たとえ、ヒューズ素子121A、122Aのうち、一方が非導通状態から導通状態に意図せざる遷移を起こしたとしても、データ出力回路100は正しいデータ(ハイレベル)を出力することができる。また、状態モニタ回路101は、2つのヒューズ素子の導通、非導通状態が一致していない場合は、状態モニタ信号Q2としてハイレベルを出力するのでヒューズ素子121A、122Aのうち、一方に不良が発生していることをヒューズ回路の外部に出力することができる。ヒューズ回路200の外部では、この状態モニタ信号Q2を使用して致命的な故障が発生することを防ぐことができる。
図6は、実施例1によるヒューズへの書込み及び読出しの処理フロー図である。図6では、半導体装置が図2〜図5に示すいずれかのヒューズ回路200を備えていることを想定している。図6の処理フロー図には、このヒューズ回路を備える半導体装置について、製造工程で、ヒューズ素子(121、122または121A、122A)への書込みを行う工程と、半導体装置の製造が終了した後に、その半導体装置を実際に使用する段階で、ヒューズ素子に書き込まれたデータを読み出す工程が含まれる。
半導体装置の製造工程では、最初にヒューズ素子に書き込むべきデータを取得する(ステップS1)。例えば、ヒューズ素子をメモリの冗長セルへの置き換えの制御に用いる場合には、メモリのテスト結果に応じて、冗長セルへの置き換えを行うか否か、行う場合には、どのセルを冗長セルへ置き換えるかの情報に基づいて、ヒューズ素子に書込みデータを取得する。また、ヒューズ素子を製造ロット番号等の記録に用いる場合には、製造ロット番号等に基づいて、ヒューズ素子に書込みデータを取得する。また、ヒューズ素子をアナログ回路のトリミングに用いる場合には、アナログ回路のテスト結果に基づいて、ヒューズ素子に書込みデータを取得する。
次にステップS2では、ステップS1で取得したデータに基づいて、ヒューズ素子に書込みを行う。ヒューズ素子の導通状態をデータ0(ロウレベル)、非導通状態をデータ1(ハイレベル)として、ヒューズ素子が図3、図4に示す狭義のヒューズである場合には、データ1を記憶させるヒューズ回路200のヒューズ素子121、122を共に溶断する。データ0を記憶させるヒューズ回路200のヒューズ素子121、122は、初期状態がデータ0であるので、溶断の必要はない。なお、図3の電気ヒューズの場合は、ヒューズ専用端子141、142に高電圧を印加するとともに、書込み信号W1、W2をハイレベルにすることにより溶断する。また、図4のレーザーヒューズの場合は、溶断するヒューズにレーザーを照射し溶断する。ヒューズ素子が図5に示すようなアンチヒューズの場合、データ0を記憶させるヒューズ回路200のヒューズ素子121A、122Aには、ヒューズ専用端子141、142から高電圧を与えると共に、対応する書込み信号WB1、WB2をロウレベルにして書込みトランジスタ131A、132Aを導通させる。するとヒューズ素子121A、122Aのゲートに高電圧が印加されヒューズ素子121A、122Aは導通する。一方、データ1を記憶させるヒューズ回路200のヒューズ素子121A、122Aは初期値がデータ1であるので高電圧等を印加する必要はない。
半導体装置が複数のヒューズ回路200を備えている場合は、このステップS2の処理を半導体装置に含まれるすべてのヒューズ回路に対して行う。最後にすべてのヒューズ回路から読み出されるデータが期待値と一致しているか否かをテストして一致している場合には、ヒューズの書込み処理を終了させる(ステップS3)。
次に、このようにして半導体装置の製造工程においてヒューズ回路に書き込んだデータを、半導体装置を実際に使用する段階でヒューズ回路からデータ出力信号Q1と状態モニタ信号Q2を読み出して判定する処理について説明する。図6の例では、ヒューズ回路を内蔵する半導体装置に対して電源が投入される毎に、ヒューズ回路200からデータ出力信号Q1と状態モニタ信号Q2を読み出している。電源が通電されたままの場合には、ヒューズ回路200から読み出したデータ出力信号Q1、状態モニタ信号Q2をラッチやSRAM等の保持回路に一時的に保持しておけば、半導体装置への電源が供給されている間は、再度、ヒューズ回路200の読出しを行わなくとも、上記保持回路に保持されているデータ出力信号Q1、状態モニタ信号Q2を用いることができる。ステップS4で半導体装置に電源が投入され初期設定がされると、ステップS5でヒューズ回路200の読出し回路111、112を介してヒューズ素子の状態を読み出す。
次のステップS6では、読出し回路111、112から読み出したデータに基づいて、データ出力信号Q1の論理レベルを判定する。このステップS6では、データ出力回路100は、ヒューズ回路200に含まれる複数のヒューズ素子を所定の判定基準に従って導通であるか非導通であるかを判定し、データ出力信号Q1として出力する。上記所定の判定基準は、データ出力回路100等の構成によって、決まる。図3〜図5のようにデータ出力回路100にOR回路を用いる場合には、ヒューズ回路200に含まれる複数のヒューズ素子のうち、一つでも非導通であるヒューズ素子が存在すれば、データ出力信号Q1がハイレベル(Q1=H)となりヒューズ素子を非導通と判定する(ステップS7)。一方、複数のヒューズ素子が一致して導通している場合には、データ出力信号Q1がロウレベル(Q1=L)となり、ヒューズ素子が導通していると判定する(ステップS8)。
次に、ステップS9では、状態モニタ信号Q2の論理レベルを判定する。ヒューズ回路200に含まれる複数のヒューズ素子がすべて非導通、または、すべて導通で一致している場合には、状態モニタ信号Q2はロウレベル(Q2=L)となる。状態モニタ信号Q2がロウレベル(Q2=L)であるときには、ヒューズ回路200に含まれる複数のヒューズ素子の導通、非導通の状態がすべて一致しているので、ヒューズ素子は安定した信頼性の高い状態にあると考えられる。
一方、ヒューズ回路200に含まれる複数のヒューズ素子の導通、非導通の状態が統一されておらず、複数のヒューズ素子の中に、導通と判定されるヒューズ素子と非導通と判定されるヒューズ素子が混在した場合には、状態モニタ信号Q2はハイレベル(Q2=H)となる。状態モニタ信号Q2がハイレベル(Q2=H)であるときには、導通と判定されるヒューズ素子と非導通と判定されるヒューズ素子が混在しているので、導通または非導通と判定されるヒューズ素子のうち、どちらかのヒューズ素子が非導通から導通状態への状態遷移、または、導通状態から非導通への状態遷移が発生していると考えられる。この場合は、現在のデータ出力信号Q1の判定結果は正しいとしても、ヒューズ素子の劣化等に起因する状態遷移が進めば、将来は誤判定することも考えられる。したがって、警告を発する(ステップS10)。なお、この警告は、少なくともヒューズ回路を制御する上位システムに対して警告を発すれば、十分であり、この警告に対してどのような処理を行うかは、上位システムの判断による。たとえば、半導体装置内のコントローラは、この警告を受けて半導体装置の動作に制限を加えてもよい。ステップS11では、半導体装置は、ステップS6、S9で判定した結果を用いて動作する。ヒューズ回路がメモリの冗長ビットの置き換えに用いられる場合には、データ出力信号Q1の出力によって冗長ビットへの置き換えが行われる。また、状態モニタ信号Q2がハイレベルである場合には、半導体装置の機能に制限が加えられてもよい。
また、ヒューズ回路から読み出したデータ出力信号Q1や状態モニタ信号Q2をラッチ等の保持回路に保持する場合は、保持回路に電源が供給されている限り、再度ヒューズの読出しを行わなくても、保持回路に保持されたデータ出力信号Q1、状態モニタ信号Q2のデータを用いることにより後の処理を進めることができる。その後、半導体装置の電源が切断され(ステップS12)、さらに、再び電源が投入されると、ステップS4に戻って、ヒューズの読出しが再び行われる。また、半導体装置が動作中にリセット等によりイニシャライズが行われた場合にも、ステップS4に戻ってヒューズの読出しから動作をやり直す。
以上、説明した実施例1によれば、ヒューズ回路に含まれる複数のヒューズ素子について、状態モニタ信号により、ヒューズ素子の間に状態の不一致が生じているか否かをモニタすることができる。この状態モニタ信号を用いれば、ヒューズ素子が経年変化等により、状態が変化するような不良が発生したとしても、ヒューズ回路が誤ったデータを出力する前に、その可能性を予知することができる。
実施例2は、内部に図2〜図5に示すヒューズ回路を複数備えている半導体装置400の実施例である。半導体装置400には、電源端子、外部入出力端子やプロセッサやメモリなどの機能回路が含まれているが、図7ではそれらの記載は省略し、ヒューズ回路に直接関係のある部分のみを示している。ヒューズ回路200−1〜200−5は、それぞれ実施例1の図2〜図5に示すいずれかのヒューズ回路である。各ヒューズ回路から出力されるデータ出力信号Q1−1〜Q1−5は、各ヒューズ回路により制御する回路に接続される。たとえば、ヒューズ回路がメモリの冗長セルへの置き換えの指定に用いられる場合には、データ出力信号Q1−1〜Q1−5はメモリの冗長制御部へ接続される。各ヒューズ回路200−1〜200−5の状態モニタ信号Q2−1〜Q2−5は、状態モニタ信号バスSMSBUSに接続され、状態モニタ信号バスSMSBUSは、検出回路210へ接続される。検出回路210は、各ヒューズ回路が出力する状態モニタ信号Q2−1〜Q2−5を監視する。状態モニタ信号としてハイレベルを出力するヒューズ回路は、そのヒューズ回路に含まれる複数のヒューズ素子のいずれかが、不良を発生していると考えられる。ヒューズ素子を多重化しているため、直ちにシステム的な不良となるものではないが、システム的な不良を発生させる可能性は高まっていると考えられる。検出回路210は、状態モニタ信号としてハイレベルを出力するヒューズ回路の数があらかじめ設定された数を超えた場合(たとえば、一つでもハイレベルを出力するヒューズ回路があった場合)は、半導体装置400の動作を仮にヒューズ回路のデータ出力信号Q1−1〜Q1−5が誤ったデータを出力することがあっても致命的な誤動作とならないように切り替えることができる。さらに、半導体装置400の動作を監視する上位システムに警告を発するようにしてもよい。このようにして、半導体装置400が複数のヒューズ回路を備えている場合は、半導体装置400全体としてヒューズ回路の信頼性を高めると共に、ヒューズ回路の不具合に起因するシステム的な不具合の発生を未然に防ぐことができる。
図8は、実施例3による半導体装置400Aのブロック図である。実施例3の半導体装置400Aは、実施例2の半導体装置400のさらに具体的な応用性を示す実施例である。図8において、RAM1〜3(341〜343)は、冗長セルを含むRAMである。ヒューズ回路群1〜3(301〜303)は、それぞれRAM1〜3の置き換えを行うセルの指定に用いられる。また、検出回路210は、ヒューズ回路群1〜3のヒューズ素子の状態判定に用いられる。ECC回路320は、検出回路210の検出結果に基づいて、動作し、ヒューズ回路群1〜3の出力するデータ出力信号のエラーを検出訂正する。ECC用ヒューズ回路群311は、ECC回路がエラー検出訂正を行うために必要なコードを記憶する。セレクタ331〜333は、RAM1〜3の冗長セルへの置き換えの指定にヒューズ回路群1〜3のデータ出力信号Q1をそのまま用いるか、ECC回路320でエラー検出訂正したデータを用いるか切り替える。また、図8では、RAMは3個であり、それに対応してヒューズ回路群(301〜303)、セレクタ331〜333も3個ずつ設けているが、RAMの数はさらに多くてもよく、ヒューズ回路群(301〜303)、セレクタ331〜333もRAMの数に対応して同じ数だけ設けられる。また、図8では、各RAMの冗長セルへの置換は、6ビットのデータで指定しているが、これは一例であって、冗長セルへの置換に必要なビット数は、冗長セルの配置を含めたRAMの構造に依存する。また、RAMはROM等の他の種類のメモリであってもよい。
図8の構成の詳細についてさらに説明を続ける。ヒューズ回路群1〜3(301〜303)は、実施例1のヒューズ回路200をそれぞれ6個ずつ備えている。したがって、各ヒューズ回路群1〜3が出力するデータ出力信号Q1、状態モニタ信号Q2はそれぞれ6ビットの信号である。また、ECC用ヒューズ回路群311は、実施例1のヒューズ回路200をn個備えている。したがって、ECC用ヒューズ回路群311が出力するデータ出力信号Q1、状態モニタ信号Q2はそれぞれnビットの信号である。ECC用ヒューズ回路群311のビット数nは、冗長セルへの置き換えの指定に用いるヒューズ回路群1〜3等の総ビット数に応じて、それらのビットに生じたエラーの訂正に必要なECCコードのビット数によって決まる。
実施例2と同様にヒューズ回路群1〜3の状態モニタ信号Q2は、状態モニタ信号バスSMSBUSを通じて検出回路210に接続される。検出回路210は、ヒューズ回路群1〜3の各ヒューズ回路から出力される状態モニタ信号を検出して状態モニタ信号にハイレベルを出力するヒューズ回路の数が所定数を超えた場合(例えば1以上)にはECCイネーブル信号ECCEにハイレベルを出力し、ECC回路320を活性化させる。ECCイネーブル信号ECCEの初期値はロウレベルであり、ECCイネーブル信号がロウレベルであるときECC回路320は動作しない。また、ECCイネーブル信号ECCEは各セレクタ331〜333にも接続され、セレクタの切り替えに用いられる。
各ヒューズ回路群1〜3から出力されるデータ出力信号Q1は、対応するセクレタ331〜333に接続されるとともにECC回路320に接続される。ECC用ヒューズ回路群311の出力するデータ出力信号Q1は、ECC回路320へのみ接続される。ECC回路320は、ECCイネーブル信号ECCEがハイレベルのときは、ヒューズ回路群1〜3の出力するデータ出力信号Q1をECC用ヒューズ回路群311が出力するECCチェック訂正用コードによりエラー訂正したコードを各セレクタ331〜333へ出力する。各セレクタ331〜333は、ECCイネーブル信号ECCEがロウレベルのときは
ヒューズ回路群1〜3の出力するデータ出力信号を選択し、ECCイネーブル信号ECCEがハイレベルのときはECC回路320の出力するエラー訂正済みのコードを選択し、対応するRAM1〜3へ冗長セルへの置き換えを指定する信号として出力する。
ヒューズ回路群1〜3の出力するデータ出力信号を選択し、ECCイネーブル信号ECCEがハイレベルのときはECC回路320の出力するエラー訂正済みのコードを選択し、対応するRAM1〜3へ冗長セルへの置き換えを指定する信号として出力する。
RAM1〜3は、内部に64ビットのメモリセルアレイを備えている。64ビットのメモリセルアレイのうち、1ビットのメモリセルアレイは残りの63ビットのメモリセルアレイのうちテストによって不良ビットが発見されたメモリセルアレイの置き換えに用いられる冗長メモリセルアレイである。セレクタ331〜333からそれぞれ出力される6ビットのデータは、冗長メモリセルアレイに置き換えを行うか否か、置き換えを行う場合には、どのメモリセルアレイの置き換えを行うかの指定に用いられる。なお、各RAMの内部にセレクタから入力される冗長セルへの置き換えを指定する信号を保持してラッチ回路を設けてもよい。
次に、図8の半導体装置400Aのヒューズ回路へのデータの書込み及びヒューズ回路からのデータの読出しとそのデータの取り扱いに関する動作について図9と図10の処理フロー図を参照して説明する。図9は、半導体装置400Aのヒューズ書込み時の処理フロー図である。図9において、ステップS21で冗長セルも含めて各RAMのテストを行う。その結果、64ビットのメモリセルアレイのうち、不良ビットが1ビットに存在しなかった場合には、冗長セル(冗長ビット)への置き換えを行わない。いずれかのメモリセルアレイに不良ビットが存在して冗長ビットのメモリセルアレイに置き換えが可能であれば、置換を行うビットを決定する(ステップS22)。このステップS22によって該当するヒューズ回路群(301〜303)へ書込みを行うデータが決定される。上記ステップS21とステップS22の処理を半導体装置400Aに含まれる全ての冗長セルを有するメモリについて行う(ステップS23)。すべてのヒューズ回路群(301〜303)に書き込むべきデータが確定すると、このデータをチェック訂正するECCコードを決定する(ステップS24)。このステップS24によって、ECC用ヒューズ回路群311を含めて全てのヒューズ回路へ書き込むべきデータが確定できたので、次のステップS25では、ヒューズ回路のヒューズ素子へ書込みを行う。ヒューズ素子がレーザーヒューズである場合は、レーザーを照射することにより書込みを行い、ヒューズ素子が電気的に書込みを行うヒューズ素子であれば、半導体装置400Aを動作させて書込みを行う。すべてのヒューズ回路のヒューズ素子への書込みが終了したら(ステップS26)、ヒューズ回路も含め半導体装置400Aのすべての機能の最終チェックを行い、問題がなければ、製造を終了し、半導体装置400Aを出荷する。
次に、図10は、半導体装置400Aがシステムの中で実際に使用されるときのヒューズ回路の読出しフロー図である。ここでは、ヒューズ素子について、電源が投入される毎に読出しを行うものとしている。半導体装置400Aに電源が投入されると、最初に各ヒューズ回路からデータを読み出す。各ヒューズ回路からは、データ出力信号と状態モニタ信号が出力されるが、検出回路210(図8)は、各ヒューズ回路の状態モニタ信号をモニタし、状態モニタ信号としてハイレベルを出力するヒューズ回路の数を計数する。その計数値によって、各ヒューズ素子に不良が発生しているか否か、不良の発生数がどの程度であるかヒューズ回路の信頼例を評価する(ステップS33)。たとえば、ヒューズ素子の不良が1つも発生していない場合は、ヒューズ回路の信頼性は高いと判断してECC回路320は動作させずにヒューズ回路群(301〜303)の出力するデータ出力信号Q1をそのまま冗長セルに置き換えるビットの指定に用いる(ステップS34)。これによってECC回路を動作させる必要がないので、ECC回路の消費電力が節減できる。また、ECC回路の演算時間に影響を受けず、高速なデータ処理が実現できる。
一方、ステップS33で、ヒューズ素子に不良が発生していると判断できるときは、必要があればステップS35で警告を発する。警告は、半導体装置400Aをさらに制御する上位のコントローラへ警告を発することでもよい。また、ECC回路を動作させることにより動作速度が遅くなったり、消費電力が増えたりすることがある場合は、画面にその旨を表示し、半導体装置400Aの交換を促すようにしてもよい。また、ECC回路を動作させることにより、システム全体の信頼性に影響を与えない場合は、ステップS35は省略してもよい。次に、冗長セルへの置換の指定をヒューズ回路からECC回路に切り替え、ECC回路によって冗長セルへの置換を行う(ステップS36)。さらに必要があれば、半導体装置400Aの機能制限を行う。以上でヒューズ回路に関連する初期設定は終了し、通常の動作へと移行する。その後、半導体装置400Aの電源が切断された後、ふたたび電源が投入された場合は、ステップS31からの処理を繰り返す。
以上、実施例3では、ECCコードは、ヒューズ回路に記憶させたが、ECCコードは、半導体装置400Aのチップ外に設けられる不揮発性メモリに記憶してもよい。その場合は、図8におけるECC用ヒューズ回路群311は不要である。半導体装置400Aを不揮発性メモリを含むシステムに組み込んだ後、各ヒューズ回路群の出力するデータ出力信号からECCコードを計算し、計算されたECCコードを外部の不揮発性メモリに記憶させればよい。
以上説明したように、本発明には様々なバリエーションのモード(形態)が考えられるが、その中から主なものをいくつか付記しておく。
(付記1)
導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、
を含むヒューズ回路を備え、
前記複数のヒューズ素子のうち選択したヒューズ素子に電気的なパルスを与え、選択したヒューズ素子の状態を導通または非導通のうち、第1の状態から第2の状態に遷移させる書込み回路をさらに備えることを特徴とする半導体装置。
(付記2)
複数のヒューズ素子を備えたヒューズ回路において、
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、
前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、
前記検出するステップの結果、前記複数のヒューズ素子の状態を総合して判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、
前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、
を有し、
前記複数のヒューズ素子の数が奇数であり、
前記判定するステップが、多数決により判定することを特徴とするヒューズ回路の状態判定方法。
(付記3)
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が前記一方の状態にあるか否かを判定するデータ出力回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して前記一方の状態または前記他方の状態にあるか否かを判定する状態モニタ回路と、
を含むヒューズ回路を備えることを特徴とする半導体装置。
(付記1)
導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、
を含むヒューズ回路を備え、
前記複数のヒューズ素子のうち選択したヒューズ素子に電気的なパルスを与え、選択したヒューズ素子の状態を導通または非導通のうち、第1の状態から第2の状態に遷移させる書込み回路をさらに備えることを特徴とする半導体装置。
(付記2)
複数のヒューズ素子を備えたヒューズ回路において、
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、
前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、
前記検出するステップの結果、前記複数のヒューズ素子の状態を総合して判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、
前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、
を有し、
前記複数のヒューズ素子の数が奇数であり、
前記判定するステップが、多数決により判定することを特徴とするヒューズ回路の状態判定方法。
(付記3)
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が前記一方の状態にあるか否かを判定するデータ出力回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して前記一方の状態または前記他方の状態にあるか否かを判定する状態モニタ回路と、
を含むヒューズ回路を備えることを特徴とする半導体装置。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1:ヒューズ切断・読出し回路
100:データ出力回路
101:状態モニタ回路
111、112:読出し回路
121、122、121A、122A:ヒューズ素子
131、132、131A、132A:書込みトランジスタ
141、142:半導体装置のヒューズ用電源端子
200、200−1〜200−5:ヒューズ回路
210:検出回路
301〜303:ヒューズ回路群
311:ECC用ヒューズ回路群
320:ECC回路
331〜333:セレクタ
341〜343;冗長セルを内蔵するメモリ
400、400A:半導体装置
Q1:データ出力信号
Q2:状態モニタ信号
Q3:検出信号
SMSBUS:状態モニタ信号バス
100:データ出力回路
101:状態モニタ回路
111、112:読出し回路
121、122、121A、122A:ヒューズ素子
131、132、131A、132A:書込みトランジスタ
141、142:半導体装置のヒューズ用電源端子
200、200−1〜200−5:ヒューズ回路
210:検出回路
301〜303:ヒューズ回路群
311:ECC用ヒューズ回路群
320:ECC回路
331〜333:セレクタ
341〜343;冗長セルを内蔵するメモリ
400、400A:半導体装置
Q1:データ出力信号
Q2:状態モニタ信号
Q3:検出信号
SMSBUS:状態モニタ信号バス
Claims (11)
- 導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子の導通、非導通の状態を判定して1ビットのデータとして出力するデータ出力回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、
を含むヒューズ回路を備えることを特徴とする半導体装置。 - 前記データ出力回路は、前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が前記導通または非導通の一方の状態にあるか否かを判定して1ビットのデータとして出力することを特徴とする請求項1記載の半導体装置。
- 前記複数のヒューズ素子はいずれも初期状態が導通状態であり、書込みにより非導通の状態に設定可能なヒューズ素子であり、前記データ出力回路は前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が非導通状態であるか否かを判定して出力することを特徴とする請求項1または2記載の半導体装置。
- 前記複数のヒューズ素子はいずれも初期状態が非導通状態であり、書込みにより導通状態に設定可能なアンチヒューズであり、前記データ出力回路は前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が非導通状態であるか否かを判定して出力することを特徴とする請求項1または2記載の半導体装置。
- 複数の前記ヒューズ回路と、
前記複数のヒューズ回路に接続され、前記複数のヒューズ回路にそれぞれ含まれる複数の前記状態モニタ回路のうち、否と判定した状態モニタ回路の数が所定数以上であるか否かを検出する検出回路をさらに、備えることを特徴とする請求項1乃至4いずれか1項記載の半導体装置。 - 冗長セルを含むメモリと、
前記冗長セルへの置き換えを制御する前記メモリの冗長制御部と、
前記複数のヒューズ回路にそれぞれ含まれる複数の前記データ出力回路の出力信号を受けて、前記複数のデータ出力回路のエラーを検出し訂正するECC回路と、
をさらに備え、
前記冗長制御部は、前記検出回路の出力信号が接続され、否と判定した状態モニタ回路の数が所定数以上であると前記検出回路が検出したときは前記ECC回路の出力信号に応答して前記メモリの冗長セルへの置き換えを制御し、否と判定した状態モニタ回路の数が所定数未満であると前記検出回路が検出したときは前記データ出力回路の出力信号に応答して前記メモリの冗長セルへの置き換えを制御することを特徴とする請求項5記載の半導体装置。 - 前記複数のヒューズ回路のうち、一部の複数のヒューズ回路は、ECC専用のヒューズ回路であって、ECC専用の複数のヒューズ回路にそれぞれ含まれるデータ出力回路の出力信号は、前記冗長制御部には直接接続されずに、前記ECC回路に接続されていることを特徴とする請求項6記載の半導体装置。
- 複数のヒューズ素子を備えたヒューズ回路において、
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、
前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、
前記検出するステップの結果、前記複数のヒューズ素子の状態を所定の判定基準に基づいて判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、
前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、
を有することを特徴とするヒューズ回路の状態判定方法。 - 前記判定するステップにおいて、
前記複数のヒューズ素子が一つでも前記一方の状態であると検出された場合には、前記設定するステップにおいて前記一方の状態への設定が行われたと判定し、前記複数のヒューズ素子がいずれも他方の状態であると検出された場合には、前記設定するステップにおいて他方の状態への設定が行われたと判定することを特徴とする請求項8記載のヒューズ回路の状態判定方法。 - 前記ヒューズ回路を複数備え、前記警告を発するステップにおいて、前記の複数のヒューズ回路のうち、所定数以上のヒューズ回路が前記警告を発する状態にある場合には、前記判定するステップの結果についてそれぞれエラー検出訂正を行って使用するエラー検出訂正ステップをさらに有することを特徴とする請求項8または9記載のヒューズ回路の状態判定方法。
- 前記複数のヒューズ回路のうち一部の複数のヒューズ回路は、エラー検出訂正専用ヒューズ回路であり、
前記設定するステップにおいて、エラー検出訂正専用ヒューズ回路以外の前記複数のヒューズ回路の設定状態に応じてそのエラー検出訂正用のコードを前記複数のエラー検出訂正専用ヒューズ回路に設定し、
前記エラー検出訂正ステップにおいて、前記複数のエラー検出訂正専用ヒューズ回路を用いてエラー検出訂正を行うことを特徴とする請求項10記載のヒューズ回路の状態判定方法。
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JP2010077994A Withdrawn JP2011210316A (ja) | 2010-03-30 | 2010-03-30 | 半導体装置及びヒューズ回路の状態判定方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2011210316A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011204319A (ja) * | 2010-03-25 | 2011-10-13 | Sharp Corp | 半導体集積回路および電子機器 |
JP2014524632A (ja) * | 2011-07-29 | 2014-09-22 | テセラ インコーポレイテッド | 集積回路のためのヒューズ溶断信頼性を試験するためのシステム及び方法 |
JP2016507829A (ja) * | 2013-01-14 | 2016-03-10 | クアルコム,インコーポレイテッド | ワンタイムプログラマブル集積回路セキュリティ |
US9640275B1 (en) | 2016-05-24 | 2017-05-02 | Mitsubishi Electric Corporation | One-time memory control apparatus |
JP2017157256A (ja) * | 2016-02-29 | 2017-09-07 | 日本放送協会 | 記憶装置 |
WO2022239623A1 (ja) * | 2021-05-14 | 2022-11-17 | ローム株式会社 | 不揮発性メモリ装置 |
-
2010
- 2010-03-30 JP JP2010077994A patent/JP2011210316A/ja not_active Withdrawn
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WO2022239623A1 (ja) * | 2021-05-14 | 2022-11-17 | ローム株式会社 | 不揮発性メモリ装置 |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20130604 |