JP2011210316A

JP2011210316A - 半導体装置及びヒューズ回路の状態判定方法

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Publication number: JP2011210316A
Application number: JP2010077994A
Authority: JP
Inventors: Hidekazu Kawashima; 秀和川嶋
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-03-30
Filing date: 2010-03-30
Publication date: 2011-10-20

Abstract

【課題】切断したヒューズ素子の再癒着等があってもシステムの安全性が確保できる信頼性の高い半導体装置及びヒューズ回路の状態判定方法を提供する。
【解決手段】導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、複数のヒューズ素子にそれぞれ接続され複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、読出し回路に接続され、複数のヒューズ素子の導通、非導通の状態を判定して１ビットのデータとして出力するデータ出力回路と、読出し回路に接続され、複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、を含むヒューズ回路を備える。
【選択図】図３

Description

本発明は、半導体装置及びヒューズ回路の状態判定方法に関する。特に、アンチヒューズを含むヒューズ素子を内蔵した半導体装置、及びヒューズ回路に対して書込みがなされたか否かの状態判定方法に関する。

半導体装置では、様々なタイプのヒューズ素子が様々な用途に用いられている。半導体装置に内蔵するヒューズ素子としては、初期状態が導通状態にあり、ヒューズを溶断することにより非導通の状態に設定することができるヒューズと、初期状態が非導通であり、絶縁を破壊することにより導通状態に設定することができるアンチヒューズがある。ヒューズもアンチヒューズも変化は不可逆であり、ヒューズは、一度非導通の状態に書き込んだ後は、再び導通状態に戻すことはできない。また、アンチヒューズも、一度導通状態に書き込んだ後は、非導通に戻すことはできない。本明細書において、以降特に断らない限り、変化が不可逆であるヒューズ素子をアンチヒューズも含めてヒューズ素子ということにする。

初期状態が「導通」であるヒューズ素子（狭義のヒューズ）としては、製造工程においてヒューズをレーザーにより溶断するレーザーヒューズと、ヒューズに電流を流すことにより溶断する電気ヒューズが知られている。また、ヒューズ素子の材質としては、ポリシリコンをヒューズに用いるポリシリヒューズと金属材料をヒューズ素子として用いる金属ヒューズが一般的である。

また、初期状態が「非導通」であるヒューズ素子（いわゆるアンチヒューズ）としては、ＭＯＳトランジスタのゲート絶縁膜をヒューズ素子として用い、初期状態が絶縁状態であるこのヒューズ素子となるゲート絶縁膜に高電圧を印加して絶縁膜を破壊させ、導通状態にするものが知られている。

また、半導体装置に内蔵されるヒューズ素子の用途としては、ＲＡＭやＲＯＭなどの冗長ビットに置き換えを行うビットの記憶に用いられることの他、半導体装置の製造ロット番号等の製造履歴の記録にも用いられる。さらに、アナログ回路の特性のチューニングに用いられるものも知られている。

これらのアンチヒューズ素子を含むヒューズ素子の書込みによる状態変化は、本来は不可逆であるが、書込みの条件や書込み後の使用条件等により不完全に元の状態に戻ってしまう不良モードがあることが知られている。また、本来、書込みを行っていない初期状態のままのヒューズ素子が意図せずに不完全に書込み後の状態に移ってしまう不良モードがあることも知られている。この２つの不良モードのうち、どちらの不良モードが発生する確率が高く品質上問題となりうるかは、ヒューズ素子のタイプによって異なる。

ゲート絶縁膜をヒューズ素子として用いる初期状態が非導通であるヒューズ素子（いわゆるアンチヒューズ）は、書込み電圧を印加しなくとも、比較的高電圧で読出し動作を繰り返すことにより、ゲート絶縁膜が劣化し、本来の絶縁状態が不完全な導通状態に遷移してしまう不良モードが存在することが知られている。

また、ヒューズ素子が、電気的に書込みを行う金属ヒューズである場合には、一度切断したヒューズが切断後の使用環境による発熱によりヒューズが再結晶化して再癒着してしまう不良モードがあることが知られている。特許文献１には、この再癒着があってもシステムが誤動作しないように複数のヒューズ素子を並列に設け、いずれかのヒューズ素子が切断されていれば、たとえ複数のヒューズ素子のうち、一部のヒューズ素子が再癒着しても、ヒューズ素子は切断されているとみなすことによって誤動作を防ぐ半導体装置が記載されている。

この特許文献１に記載の従来のヒューズ切断・読出し回路の構成図を図１に示す。この従来のヒューズ切断・読出し回路１は、２ビットの電気ヒューズ１０ａ、１０ｂにより１ビットの情報を記憶する。切断回路２１は、セレクタ１１の指定に従って、トランジスタＮ１またはＮ２を導通させ、選択した電気ヒューズを切断する。なお、電気ヒューズの切断時には、切断・読出し電圧４ａには、電源電圧ＶＤＤ以上の高電圧が印加される。ここで、電気ヒューズ１０ａを切断する場合には、ペアとなる電気ヒューズ１０ｂも切断する。一方、電気ヒューズ１０ａを切断しない場合は、ペアとなる電気ヒューズ１０ｂも切断しない。

電気ヒューズ１０ａ、１０ｂの導通、非導通の状態を読み出すときは、１ショットパルス発生器１２からトランジスタＮ３またはＮ４にワンショットパルスを与え、その電圧レベルをラッチ１３ａ、１３ｂに取り込む。電気ヒューズの読出し時には、切断・読出し電圧４ａには、電源電圧ＶＤＤより低いグランドレベルの電圧が供給される。これによって、ラッチ１３ａ、１３ｂには、対応する電気ヒューズ１０ａ、１０ｂが切断されている場合は、ハイレベルが、切断されていない場合には、ロウレベルがラッチされる。

この特許文献１記載の従来のヒューズ切断・読出し回路１は、オア回路１４を設けることにより、電気ヒューズ１０ａ、１０ｂのうち、一方の切断された状態が維持されていれば対応するラッチ回路はハイレベルを出力するので、他方の電気ヒューズに再癒着があって対応するラッチ回路がロウレベルを出力しても、オア回路１４は、ハイレベルを出力するので、ヒューズ素子の状態を誤って判定することはない。一方、電気ヒューズ１０ａ、１０ｂが共に、導通状態にある場合は、ラッチ回路１３ａ、１３ｂは共にロウレベルを出力し、オア回路１４の出力はロウレベルとなり、電気ヒューズが導通状態にあると判定する。

特開２００７−１７２７２０号公報

以下の分析は本発明により与えられる。特許文献１によれば、電気ヒューズを並列に設けることにより、一部の電気ヒューズに再癒着がある場合の誤動作を防ぐことができる。しかし、並列に設けた電気ヒューズが共に再癒着する可能性はゼロではなく、特許文献１では、並列に設けた電気ヒューズが共に再癒着することによる不具合の発生の可能性を事前に予知することはできない。

本発明の第１の側面による半導体装置は、導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、前記読出し回路に接続され、前記複数のヒューズ素子の導通、非導通の状態を判定して１ビットのデータとして出力するデータ出力回路と、前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、を含むヒューズ回路を備える。

本発明の第２の側面によるヒューズ回路の状態判定方法は、複数のヒューズ素子を備えたヒューズ回路において、導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、前記検出するステップの結果、前記複数のヒューズ素子の状態を所定の判定基準に基づいて判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、を有する。

本発明によれば、導通または非導通の一方に設定したヒューズ素子が経年変化等により、状態が変化するような不良が発生したとしても、ヒューズ回路が誤ったデータを出力する前に、その可能性を予知することができる。

特許文献１に記載の従来のヒューズ切断・読出し回路の構成図である。本発明の一実施形態によるヒューズ回路のブロック図である。実施例１（ヒューズ素子が金属ヒューズまたはポリシリヒューズ）のヒューズ回路のブロック図である。実施例１の変形例（ヒューズ素子がレーザーヒューズ）によるヒューズ回路のブロック図である。実施例１の別の変形例（ヒューズ素子がアンチヒューズ）によるヒューズ回路のブロック図である。実施例１によるヒューズへの書込み及び読出しの処理フロー図である。実施例２による半導体装置のブロック図である。実施例３による半導体装置のブロック図である。実施例３による半導体装置のヒューズ書込み時の処理フロー図である。実施例３による半導体装置のヒューズ読出し時の処理フロー図である。

本発明の実施形態について、具体的な実施例に基づいて、詳細に説明する前に、本発明の説明における用語の定義と実施形態の概要について説明しておく。本発明における「ヒューズ素子」は、導通または非導通のうち第１の状態から第２の状態へ書込みにより遷移させることはできるが、第２の状態から第１の状態へは遷移させることのできない不可逆性を持ったプログラム素子である。本発明におけるヒューズ素子には、第１の状態が「導通」であり、第２の状態が「非導通」である狭義のヒューズと、第１の状態が「非導通」であり、第２の状態が「導通」であるアンチヒューズを含むものとする。本明細書において、上記第１の状態と第２の状態は、書込みにより遷移させる方向によりヒューズ素子の「導通」と「非導通」を言い換えたものである。

本発明では、複数のヒューズ素子を備えたヒューズ回路を備えた半導体装置において、複数のヒューズ素子の状態をモニタする状態モニタ回路を設けることにより、ヒューズ素子の導通、非導通の状態の変化により、誤動作を引き起こす前に、ヒューズ素子の状態変化による誤動作の可能性を予知することができる。

さらに、複数のヒューズ素子の導通、非導通の状態を判定して１ビットのデータとして出力するデータ出力回路を設ければ、複数のヒューズ素子のうち、一部のヒューズ素子の導通、非導通の状態が変化しても誤ったデータを出力しないようにすることができる。また、ヒューズ素子が導通、非導通のうち、一方の状態から他方の状態へ遷移する不良モードが発生する確率が、他方の状態から一方の状態に遷移する不良モードが発生する確率より高ければ、複数のヒューズ素子のうち少なくとも一つのヒューズ素子が一方の状態にあるか否かを判定して１ビットのデータとして出力することによりヒューズ素子の信頼性を高めることができる。

さらに、上記複数のヒューズ素子をそれぞれ含むヒューズ回路を複数設け、複数のヒューズ回路にそれぞれ含まれる複数の状態モニタ回路のうち、否と判定した状態モニタ回路の数が所定数以上であるか否かを検出する検出回路をさらに、備えることが好ましい。複数のヒューズ回路を備えた半導体装置の場合、検出回路を設けることにより、複数のヒューズ回路について再癒着が発生する等によって一方の状態から他方の状態への意図せざる遷移がどの程度進んでいるか総合的に判断することができる。例えば、検出回路がヒューズ素子の意図せざる遷移が進んでいることを検出した場合には、その半導体装置のユーザー警告を発したり、半導体装置の機能を制限したりすることができる。また、消費電力や動作速度を犠牲にしてＥＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｎｇ）回路を働かせ、データ出力回路がたとえ誤ったデータを出力しても不良が発生しないようにすることもできる。

以下、本発明の実施例について、図面を参照して詳しく説明する。

図２は、本発明の実施例１のヒューズ回路の基本的な構成を示すブロック図である。図２のヒューズ回路２００は、半導体装置に内蔵されるヒューズ回路である。図２において、ヒューズ素子１２１、１２２は、それぞれ読出し回路１１１と１１２へ接続される。読出し回路１１１、１１２は、それぞれヒューズ素子１２１、１２２が導通しているか非導通であるかを読み出す。読出し回路１１１、１１２は、対応するヒューズ素子が導通、非導通のうち一方の状態にあるときはハイレベル、他方の状態にあるときはロウレベルを出力する。読出し回路１１１、１１２の出力信号はそれぞれデータ出力回路１００と状態モニタ回路１０１に接続される。

データ出力回路１００は、読出し回路１１１、１１２の出力信号の論理レベルからヒューズ素子１２１、１２２が導通状態に設定されているか、非導通状態に設定されているか判定して１ビットのデータ出力信号Ｑ１として出力する。非導通状態に設定されていると判定する場合はハイレベルを出力し、導通状態に設定されていると判定する場合はロウレベルを出力する。なお、ヒューズ素子１２１、１２２の導通状態と非導通状態への設定は共に同じ状態への設定が行われているものとする。すなわち、ヒューズ素子１２１を非導通に設定するときは、ヒューズ素子１２２も非導通に設定し、ヒューズ素子１２１を導通に設定するときは、ヒューズ素子１２２も導通に設定する。すなわち、図２において、複数のヒューズ素子１２１、１２２は信頼性を高めるために多重化されている。

状態モニタ回路１０１は、ヒューズ素子１２１、１２２の導通と非導通の状態が一致しているか否かをモニタし、一致していればロウレベル、不一致であればハイレベルを状態モニタ信号Ｑ２として出力する。すなわち、図２のヒューズ回路では、複数のヒューズ素子を設け、多重化しているので、導通と非導通の２つの状態の間で１つのヒューズ素子が意図せざる遷移をしても誤ったデータを出力しないようにすることができる。さらに、状態モニタ回路１０１を設けているので、データ出力回路１００から出力されるデータには誤りはなくとも、１ビットのデータは意図せざる状態遷移を起こしていると考えられるので、警告を出力することができる。

なお、図２のヒューズ回路２００では、２つのヒューズ素子１２１、１２２とそれぞれに対応する読出し回路１１１、１１２を設けているが、ヒューズ回路２００に設けるヒューズ素子の数は２つに限られるものではない。３つ以上であってもよい。ヒューズ素子の数が奇数の場合は、データ出力回路は多数決回路を用いてもよい。また、ヒューズ素子が導通、非導通の状態のうち、一方の状態から他方の状態への意図せざる遷移をする不良モードの発生確率が、他方の状態から一方の状態への意図せざる遷移をする不良モードの発生確率より高ければ、複数のヒューズ素子のうち、１つでも一方の状態にあると読み出されたヒューズ素子がある場合には、複数のヒューズ素子はいずれも一方の状態に設定されたものとみなしてデータ出力信号Ｑ２を出力する回路であってもよい。

図３は、実施例１において、ヒューズ素子が電気ヒューズである場合のより具体的なヒューズ回路２００の構成を示すブロック図である。図３において、電気ヒューズであるヒューズ素子１２１の一端がヒューズ用電源端子１４１に、他端が読出し回路１１１の入力端子と書込みトランジスタ１３１のドレインとに接続されている。書込みトランジスタ１３１はＮＭＯＳトランジスタで構成され、ゲートが書込み信号Ｗ１に、ソースがグランド電位ＧＮＤに接続されている。同様に、電気ヒューズであるヒューズ素子１２２の一端がヒューズ用電源端子１４２に、他端が読出し回路１１２の入力端子と書込みトランジスタ１３２のドレインとに接続され、ＮＭＯＳトランジスタの書込みトランジスタ１３２は、ゲートが書込み信号Ｗ２に、ソースがグランド電位ＧＮＤに接続されている。また、図３では、データ出力回路１００がオアゲート、状態モニタ回路１０１がエクスクルーシブオアゲートで構成されている。データ出力回路１００と状態モニタ回路１０１の基本的な機能は、図２のデータ出力回路１００、及び状態モニタ回路１０１と同一である。

次に図３のヒューズ回路２００の動作について説明する。ヒューズ素子１２１、１２２に対して書込みを行う場合は、ヒューズ用電源端子１４１、１４２にそれぞれ高電圧を印加する。また、書込み（切断）を行うヒューズ素子１２１、１２２に対応する書込みトランジスタ１３１、１３２のゲートに与えられる書込み信号Ｗ１、Ｗ２をハイレベルにする。ゲートにハイレベルが印加された書込みトランジスタ１３１または１３２は導通し、対応するヒューズ素子１２１、１２２に大電流が流れる。大電流が流れるヒューズはその熱により溶断する。また、図３のヒューズ素子は、初期状態では、導通状態であるので、導通状態を維持する場合には、書込み信号Ｗ１、Ｗ２には、ハイレベルを与えなければ、ヒューズ素子１２１、１２２の導通状態は維持される。

ヒューズ素子１２１、１２２の導通、非導通を読出し回路１１１、１１２で読み出す場合は、ヒューズ用電源端子１４１、１４２にグランド電位ＧＮＤを与える。読出し回路１１１、１１２内に設けられたプルアップ抵抗（図示せず）から各ヒューズ素子１２１、１２２に電流を流し、入力端子の電位を読出し回路で読み取る。図３には図示しないが、図１のように読出し回路内に読み出したヒューズ素子の状態を保持するラッチ回路を設けてもよい。読出し回路は、対応するヒューズ素子１２１、１２２が溶断されている場合には、ハイレベルを出力し、対応するヒューズ素子１２１、１２２が溶断されていない場合には、ロウレベルを出力する。データ出力回路１００は、各読出し回路１１１、１１２の出力がひとつでもハイレベルである場合は、データ出力信号Ｑ１としてハイレベルを出力し、各読出し回路１１１、１１２の出力がいずれもロウレベルである場合は、データ出力信号Ｑ１としてロウレベルを出力する。状態モニタ回路１０１は、全部の読出し回路１１１、１１２が一致してハイレベルまたはロウレベルを出力するときは、状態モニタ信号Ｑ２としてロウレベルを出力し、読出し回路１１１、１１２の出力が一致していない場合は、状態モニタ信号Ｊ２としてハイレベルを出力する。

電気ヒューズ（特に金属ヒューズ）は、一度溶断したヒューズが、溶断した後の使用環境による発熱等により再結晶化して再癒着する不良モードが存在する。図３による実施例では、一度溶断して非導通の状態に設定した複数のヒューズ素子１２１、１２２のうち、片方のヒューズ素子が再癒着により読出し回路が誤検出してロウレベルを出力しても、残りのヒューズ素子が溶断した状態を維持している限り、対応する読出し回路がハイレベルを出力するので、データ出力回路は、ハイレベルをデータ出力信号Ｑ１として出力する。したがって、ヒューズ素子１２１と１２２とのいずれかに再癒着が生じても、データ出力信号Ｑ１は誤ったデータを出力することはない。また、そのような場合、状態モニタ回路１０１は、各読出し回路の出力信号の論理レベルが一致していない場合は、状態モニタ信号Ｑ２をハイレベルに設定するので、ヒューズ素子１２１、１２２のいずれかに再癒着が生じていることをヒューズ回路２００から状態モニタ信号Ｑ２として出力することができる。半導体装置の内部では、状態モニタ信号Ｑ２がハイレベルであることを受けて機能を制限する等フェイルセーフとなるようにシステムを組みこともできる。また、ユーザーに一部で故障を発生していることを知らせ、部品の交換を促すこともできる。

［実施例１の変形例１］
図４は、ヒューズ素子がレーザーヒューズである場合のヒューズ回路のブロック図である。図４では、図３の構成からヒューズ書込みトランジスタ１３１、１３２を削除した構成と同一である。レーザーヒューズの溶断は、ヒューズにレーザーを照射することにより行う。したがって、ヒューズ書込みトランジスタ１３１、１３２は用いる必要がない。また、ヒューズ用電源端子１４１、１４２は、書込み用に高電圧を印加する必要がないので、接地ＧＮＤに固定でよい。その他の構成、読出し動作は、図３の実施例１と同一である。

［実施例１の変形例２］
図５は、ヒューズ素子がアンチヒューズである場合のヒューズ回路２００のブロック図である。図５では、ＮＭＯＳトランジスタ１２１Ａ、１２２Ａがヒューズ素子として用いられている。ＮＭＯＳトランジスタ１２１Ａ、１２２Ａのドレイン、ソース、バックゲートは接地電位ＧＮＤに接続され、ゲートが対応する読出し回路１１１、１１２の入力端子と対応する書込みトランジスタ１３１Ａ、１３２Ａのドレインとに接続されている。ヒューズ素子１２１Ａ、１２２ＡであるＮＭＯＳトランジスタは、初期状態では、ゲートとドレインソースとの間が絶縁されており、ヒューズ素子としては非導通である。書込み時に、ゲートとトレインソース間に高電圧を印加してゲート絶縁膜を破壊させて、ゲートとソースドレイン間を短絡させるいわゆるアンチヒューズである。書込みトランジスタ１３１Ａ、１３２ＡはここではＰＭＯＳトランジスタを用いており、ソースはヒューズ用電源端子１４１、１４２に、ゲートは対応する書込み信号ＷＢ１、ＷＢ２に接続されている。読出し回路１１１、１１２、データ出力回路１００、状態モニタ回路１０１の構成は、図３のヒューズ回路とほぼ同一である。

図５のヒューズ回路において、書込み時には、ヒューズ用電源端子１４１、１４２には高電圧を印加する。また、書込みを行うヒューズ素子と直列に接続されている書込みトランジスタ１３１Ａ、１３２Ａのゲートをロウレベルの電圧を与え、書込みトランジスタを導通させる。すると、対応するヒューズ素子１２１Ａ、ヒューズ素子１２２Ａのゲート、ソースドレイン間には、高電圧が印加され、ゲート絶縁膜は破壊され、そのヒューズ素子は非導通の状態から導通状態に遷移する。書込み動作において、ヒューズ素子１２１Ａ、１２２Ａを非導通状態に維持する場合は、書込み信号ＷＢ１、ＷＢ２をいずれもハイレベルに維持すれば、対応する書込みトランジスタ１３１Ａ、１３２Ａは導通しないので、ヒューズ素子１２１Ａ、１２２Ａのゲート絶縁膜は絶縁状態を維持するので、ヒューズ素子は非導通の状態を維持する。

図５のヒューズ回路において、読出し時には、書込みトランジスタ１３１Ａ、１３２Ａには、非導通の状態を維持する。図３のヒューズ回路と同様に読出し回路１１１、１１２に含まれる図示しないプルアップ抵抗からヒューズ素子１２１Ａ、１２２Ａに電流が流れるか否かによって、ヒューズ素子１２１Ａ、１２２Ａが導通しているか非導通であるかを読出し回路によって判定する。ヒューズ素子１２１Ａ、１２２Ａが非導通である場合には、ヒューズ素子には電流が流れないので、読出し回路１１１、１１２の入力端子の電圧はハイレベルとなる。一方、ヒューズ素子１２１Ａ、１２２Ａが導通である場合には、ヒューズ素子に電流が流れ、読出し回路１１１、１１２の入力端子の電圧はロウレベルとなる。読出し回路１１１、１１２の内部には、図１に示すようなラッチ回路１３ａ、１３ｂを設けてもよい。読出し回路１１１、１１２は、それぞれヒューズ素子１２１Ａ、１２２Ａが非導通である場合には、ハイレベルを出力し、導通である場合には、ロウレベルを出力する。

図５のデータ出力回路１００と状態モニタ回路１０１の動作は図３のデータ出力回路１００及び状態モニタ回路１０１と同一である。ここで、ゲート絶縁膜をアンチヒューズとして用いるヒューズ素子は、書込みを行わないのに係わらず、読出しを繰り返して行うとそのストレスによりゲート絶縁膜が破壊され、本来非導通状態を維持しなければならないヒューズ素子１２１Ａ、１２２Ａが導通状態に遷移してしまう不良モードがあることが知られている。図５のヒューズ回路２００では、データ出力回路１００は、複数のヒューズ素子１２１Ａ、１２２Ａのうち、非導通状態を維持しているヒューズ素子があれば、たとえ、ヒューズ素子１２１Ａ、１２２Ａのうち、一方が非導通状態から導通状態に意図せざる遷移を起こしたとしても、データ出力回路１００は正しいデータ（ハイレベル）を出力することができる。また、状態モニタ回路１０１は、２つのヒューズ素子の導通、非導通状態が一致していない場合は、状態モニタ信号Ｑ２としてハイレベルを出力するのでヒューズ素子１２１Ａ、１２２Ａのうち、一方に不良が発生していることをヒューズ回路の外部に出力することができる。ヒューズ回路２００の外部では、この状態モニタ信号Ｑ２を使用して致命的な故障が発生することを防ぐことができる。

図６は、実施例１によるヒューズへの書込み及び読出しの処理フロー図である。図６では、半導体装置が図２〜図５に示すいずれかのヒューズ回路２００を備えていることを想定している。図６の処理フロー図には、このヒューズ回路を備える半導体装置について、製造工程で、ヒューズ素子（１２１、１２２または１２１Ａ、１２２Ａ）への書込みを行う工程と、半導体装置の製造が終了した後に、その半導体装置を実際に使用する段階で、ヒューズ素子に書き込まれたデータを読み出す工程が含まれる。

半導体装置の製造工程では、最初にヒューズ素子に書き込むべきデータを取得する（ステップＳ１）。例えば、ヒューズ素子をメモリの冗長セルへの置き換えの制御に用いる場合には、メモリのテスト結果に応じて、冗長セルへの置き換えを行うか否か、行う場合には、どのセルを冗長セルへ置き換えるかの情報に基づいて、ヒューズ素子に書込みデータを取得する。また、ヒューズ素子を製造ロット番号等の記録に用いる場合には、製造ロット番号等に基づいて、ヒューズ素子に書込みデータを取得する。また、ヒューズ素子をアナログ回路のトリミングに用いる場合には、アナログ回路のテスト結果に基づいて、ヒューズ素子に書込みデータを取得する。

次にステップＳ２では、ステップＳ１で取得したデータに基づいて、ヒューズ素子に書込みを行う。ヒューズ素子の導通状態をデータ０（ロウレベル）、非導通状態をデータ１（ハイレベル）として、ヒューズ素子が図３、図４に示す狭義のヒューズである場合には、データ１を記憶させるヒューズ回路２００のヒューズ素子１２１、１２２を共に溶断する。データ０を記憶させるヒューズ回路２００のヒューズ素子１２１、１２２は、初期状態がデータ０であるので、溶断の必要はない。なお、図３の電気ヒューズの場合は、ヒューズ専用端子１４１、１４２に高電圧を印加するとともに、書込み信号Ｗ１、Ｗ２をハイレベルにすることにより溶断する。また、図４のレーザーヒューズの場合は、溶断するヒューズにレーザーを照射し溶断する。ヒューズ素子が図５に示すようなアンチヒューズの場合、データ０を記憶させるヒューズ回路２００のヒューズ素子１２１Ａ、１２２Ａには、ヒューズ専用端子１４１、１４２から高電圧を与えると共に、対応する書込み信号ＷＢ１、ＷＢ２をロウレベルにして書込みトランジスタ１３１Ａ、１３２Ａを導通させる。するとヒューズ素子１２１Ａ、１２２Ａのゲートに高電圧が印加されヒューズ素子１２１Ａ、１２２Ａは導通する。一方、データ１を記憶させるヒューズ回路２００のヒューズ素子１２１Ａ、１２２Ａは初期値がデータ１であるので高電圧等を印加する必要はない。

半導体装置が複数のヒューズ回路２００を備えている場合は、このステップＳ２の処理を半導体装置に含まれるすべてのヒューズ回路に対して行う。最後にすべてのヒューズ回路から読み出されるデータが期待値と一致しているか否かをテストして一致している場合には、ヒューズの書込み処理を終了させる（ステップＳ３）。

次に、このようにして半導体装置の製造工程においてヒューズ回路に書き込んだデータを、半導体装置を実際に使用する段階でヒューズ回路からデータ出力信号Ｑ１と状態モニタ信号Ｑ２を読み出して判定する処理について説明する。図６の例では、ヒューズ回路を内蔵する半導体装置に対して電源が投入される毎に、ヒューズ回路２００からデータ出力信号Ｑ１と状態モニタ信号Ｑ２を読み出している。電源が通電されたままの場合には、ヒューズ回路２００から読み出したデータ出力信号Ｑ１、状態モニタ信号Ｑ２をラッチやＳＲＡＭ等の保持回路に一時的に保持しておけば、半導体装置への電源が供給されている間は、再度、ヒューズ回路２００の読出しを行わなくとも、上記保持回路に保持されているデータ出力信号Ｑ１、状態モニタ信号Ｑ２を用いることができる。ステップＳ４で半導体装置に電源が投入され初期設定がされると、ステップＳ５でヒューズ回路２００の読出し回路１１１、１１２を介してヒューズ素子の状態を読み出す。

次のステップＳ６では、読出し回路１１１、１１２から読み出したデータに基づいて、データ出力信号Ｑ１の論理レベルを判定する。このステップＳ６では、データ出力回路１００は、ヒューズ回路２００に含まれる複数のヒューズ素子を所定の判定基準に従って導通であるか非導通であるかを判定し、データ出力信号Ｑ１として出力する。上記所定の判定基準は、データ出力回路１００等の構成によって、決まる。図３〜図５のようにデータ出力回路１００にＯＲ回路を用いる場合には、ヒューズ回路２００に含まれる複数のヒューズ素子のうち、一つでも非導通であるヒューズ素子が存在すれば、データ出力信号Ｑ１がハイレベル（Ｑ１＝Ｈ）となりヒューズ素子を非導通と判定する（ステップＳ７）。一方、複数のヒューズ素子が一致して導通している場合には、データ出力信号Ｑ１がロウレベル（Ｑ１＝Ｌ）となり、ヒューズ素子が導通していると判定する（ステップＳ８）。

次に、ステップＳ９では、状態モニタ信号Ｑ２の論理レベルを判定する。ヒューズ回路２００に含まれる複数のヒューズ素子がすべて非導通、または、すべて導通で一致している場合には、状態モニタ信号Ｑ２はロウレベル（Ｑ２＝Ｌ）となる。状態モニタ信号Ｑ２がロウレベル（Ｑ２＝Ｌ）であるときには、ヒューズ回路２００に含まれる複数のヒューズ素子の導通、非導通の状態がすべて一致しているので、ヒューズ素子は安定した信頼性の高い状態にあると考えられる。

一方、ヒューズ回路２００に含まれる複数のヒューズ素子の導通、非導通の状態が統一されておらず、複数のヒューズ素子の中に、導通と判定されるヒューズ素子と非導通と判定されるヒューズ素子が混在した場合には、状態モニタ信号Ｑ２はハイレベル（Ｑ２＝Ｈ）となる。状態モニタ信号Ｑ２がハイレベル（Ｑ２＝Ｈ）であるときには、導通と判定されるヒューズ素子と非導通と判定されるヒューズ素子が混在しているので、導通または非導通と判定されるヒューズ素子のうち、どちらかのヒューズ素子が非導通から導通状態への状態遷移、または、導通状態から非導通への状態遷移が発生していると考えられる。この場合は、現在のデータ出力信号Ｑ１の判定結果は正しいとしても、ヒューズ素子の劣化等に起因する状態遷移が進めば、将来は誤判定することも考えられる。したがって、警告を発する（ステップＳ１０）。なお、この警告は、少なくともヒューズ回路を制御する上位システムに対して警告を発すれば、十分であり、この警告に対してどのような処理を行うかは、上位システムの判断による。たとえば、半導体装置内のコントローラは、この警告を受けて半導体装置の動作に制限を加えてもよい。ステップＳ１１では、半導体装置は、ステップＳ６、Ｓ９で判定した結果を用いて動作する。ヒューズ回路がメモリの冗長ビットの置き換えに用いられる場合には、データ出力信号Ｑ１の出力によって冗長ビットへの置き換えが行われる。また、状態モニタ信号Ｑ２がハイレベルである場合には、半導体装置の機能に制限が加えられてもよい。

また、ヒューズ回路から読み出したデータ出力信号Ｑ１や状態モニタ信号Ｑ２をラッチ等の保持回路に保持する場合は、保持回路に電源が供給されている限り、再度ヒューズの読出しを行わなくても、保持回路に保持されたデータ出力信号Ｑ１、状態モニタ信号Ｑ２のデータを用いることにより後の処理を進めることができる。その後、半導体装置の電源が切断され（ステップＳ１２）、さらに、再び電源が投入されると、ステップＳ４に戻って、ヒューズの読出しが再び行われる。また、半導体装置が動作中にリセット等によりイニシャライズが行われた場合にも、ステップＳ４に戻ってヒューズの読出しから動作をやり直す。

以上、説明した実施例１によれば、ヒューズ回路に含まれる複数のヒューズ素子について、状態モニタ信号により、ヒューズ素子の間に状態の不一致が生じているか否かをモニタすることができる。この状態モニタ信号を用いれば、ヒューズ素子が経年変化等により、状態が変化するような不良が発生したとしても、ヒューズ回路が誤ったデータを出力する前に、その可能性を予知することができる。

実施例２は、内部に図２〜図５に示すヒューズ回路を複数備えている半導体装置４００の実施例である。半導体装置４００には、電源端子、外部入出力端子やプロセッサやメモリなどの機能回路が含まれているが、図７ではそれらの記載は省略し、ヒューズ回路に直接関係のある部分のみを示している。ヒューズ回路２００−１〜２００−５は、それぞれ実施例１の図２〜図５に示すいずれかのヒューズ回路である。各ヒューズ回路から出力されるデータ出力信号Ｑ１−１〜Ｑ１−５は、各ヒューズ回路により制御する回路に接続される。たとえば、ヒューズ回路がメモリの冗長セルへの置き換えの指定に用いられる場合には、データ出力信号Ｑ１−１〜Ｑ１−５はメモリの冗長制御部へ接続される。各ヒューズ回路２００−１〜２００−５の状態モニタ信号Ｑ２−１〜Ｑ２−５は、状態モニタ信号バスＳＭＳＢＵＳに接続され、状態モニタ信号バスＳＭＳＢＵＳは、検出回路２１０へ接続される。検出回路２１０は、各ヒューズ回路が出力する状態モニタ信号Ｑ２−１〜Ｑ２−５を監視する。状態モニタ信号としてハイレベルを出力するヒューズ回路は、そのヒューズ回路に含まれる複数のヒューズ素子のいずれかが、不良を発生していると考えられる。ヒューズ素子を多重化しているため、直ちにシステム的な不良となるものではないが、システム的な不良を発生させる可能性は高まっていると考えられる。検出回路２１０は、状態モニタ信号としてハイレベルを出力するヒューズ回路の数があらかじめ設定された数を超えた場合（たとえば、一つでもハイレベルを出力するヒューズ回路があった場合）は、半導体装置４００の動作を仮にヒューズ回路のデータ出力信号Ｑ１−１〜Ｑ１−５が誤ったデータを出力することがあっても致命的な誤動作とならないように切り替えることができる。さらに、半導体装置４００の動作を監視する上位システムに警告を発するようにしてもよい。このようにして、半導体装置４００が複数のヒューズ回路を備えている場合は、半導体装置４００全体としてヒューズ回路の信頼性を高めると共に、ヒューズ回路の不具合に起因するシステム的な不具合の発生を未然に防ぐことができる。

図８は、実施例３による半導体装置４００Ａのブロック図である。実施例３の半導体装置４００Ａは、実施例２の半導体装置４００のさらに具体的な応用性を示す実施例である。図８において、ＲＡＭ１〜３（３４１〜３４３）は、冗長セルを含むＲＡＭである。ヒューズ回路群１〜３（３０１〜３０３）は、それぞれＲＡＭ１〜３の置き換えを行うセルの指定に用いられる。また、検出回路２１０は、ヒューズ回路群１〜３のヒューズ素子の状態判定に用いられる。ＥＣＣ回路３２０は、検出回路２１０の検出結果に基づいて、動作し、ヒューズ回路群１〜３の出力するデータ出力信号のエラーを検出訂正する。ＥＣＣ用ヒューズ回路群３１１は、ＥＣＣ回路がエラー検出訂正を行うために必要なコードを記憶する。セレクタ３３１〜３３３は、ＲＡＭ１〜３の冗長セルへの置き換えの指定にヒューズ回路群１〜３のデータ出力信号Ｑ１をそのまま用いるか、ＥＣＣ回路３２０でエラー検出訂正したデータを用いるか切り替える。また、図８では、ＲＡＭは３個であり、それに対応してヒューズ回路群（３０１〜３０３）、セレクタ３３１〜３３３も３個ずつ設けているが、ＲＡＭの数はさらに多くてもよく、ヒューズ回路群（３０１〜３０３）、セレクタ３３１〜３３３もＲＡＭの数に対応して同じ数だけ設けられる。また、図８では、各ＲＡＭの冗長セルへの置換は、６ビットのデータで指定しているが、これは一例であって、冗長セルへの置換に必要なビット数は、冗長セルの配置を含めたＲＡＭの構造に依存する。また、ＲＡＭはＲＯＭ等の他の種類のメモリであってもよい。

図８の構成の詳細についてさらに説明を続ける。ヒューズ回路群１〜３（３０１〜３０３）は、実施例１のヒューズ回路２００をそれぞれ６個ずつ備えている。したがって、各ヒューズ回路群１〜３が出力するデータ出力信号Ｑ１、状態モニタ信号Ｑ２はそれぞれ６ビットの信号である。また、ＥＣＣ用ヒューズ回路群３１１は、実施例１のヒューズ回路２００をｎ個備えている。したがって、ＥＣＣ用ヒューズ回路群３１１が出力するデータ出力信号Ｑ１、状態モニタ信号Ｑ２はそれぞれｎビットの信号である。ＥＣＣ用ヒューズ回路群３１１のビット数ｎは、冗長セルへの置き換えの指定に用いるヒューズ回路群１〜３等の総ビット数に応じて、それらのビットに生じたエラーの訂正に必要なＥＣＣコードのビット数によって決まる。

実施例２と同様にヒューズ回路群１〜３の状態モニタ信号Ｑ２は、状態モニタ信号バスＳＭＳＢＵＳを通じて検出回路２１０に接続される。検出回路２１０は、ヒューズ回路群１〜３の各ヒューズ回路から出力される状態モニタ信号を検出して状態モニタ信号にハイレベルを出力するヒューズ回路の数が所定数を超えた場合（例えば１以上）にはＥＣＣイネーブル信号ＥＣＣＥにハイレベルを出力し、ＥＣＣ回路３２０を活性化させる。ＥＣＣイネーブル信号ＥＣＣＥの初期値はロウレベルであり、ＥＣＣイネーブル信号がロウレベルであるときＥＣＣ回路３２０は動作しない。また、ＥＣＣイネーブル信号ＥＣＣＥは各セレクタ３３１〜３３３にも接続され、セレクタの切り替えに用いられる。

各ヒューズ回路群１〜３から出力されるデータ出力信号Ｑ１は、対応するセクレタ３３１〜３３３に接続されるとともにＥＣＣ回路３２０に接続される。ＥＣＣ用ヒューズ回路群３１１の出力するデータ出力信号Ｑ１は、ＥＣＣ回路３２０へのみ接続される。ＥＣＣ回路３２０は、ＥＣＣイネーブル信号ＥＣＣＥがハイレベルのときは、ヒューズ回路群１〜３の出力するデータ出力信号Ｑ１をＥＣＣ用ヒューズ回路群３１１が出力するＥＣＣチェック訂正用コードによりエラー訂正したコードを各セレクタ３３１〜３３３へ出力する。各セレクタ３３１〜３３３は、ＥＣＣイネーブル信号ＥＣＣＥがロウレベルのときは
ヒューズ回路群１〜３の出力するデータ出力信号を選択し、ＥＣＣイネーブル信号ＥＣＣＥがハイレベルのときはＥＣＣ回路３２０の出力するエラー訂正済みのコードを選択し、対応するＲＡＭ１〜３へ冗長セルへの置き換えを指定する信号として出力する。

ＲＡＭ１〜３は、内部に６４ビットのメモリセルアレイを備えている。６４ビットのメモリセルアレイのうち、１ビットのメモリセルアレイは残りの６３ビットのメモリセルアレイのうちテストによって不良ビットが発見されたメモリセルアレイの置き換えに用いられる冗長メモリセルアレイである。セレクタ３３１〜３３３からそれぞれ出力される６ビットのデータは、冗長メモリセルアレイに置き換えを行うか否か、置き換えを行う場合には、どのメモリセルアレイの置き換えを行うかの指定に用いられる。なお、各ＲＡＭの内部にセレクタから入力される冗長セルへの置き換えを指定する信号を保持してラッチ回路を設けてもよい。

次に、図８の半導体装置４００Ａのヒューズ回路へのデータの書込み及びヒューズ回路からのデータの読出しとそのデータの取り扱いに関する動作について図９と図１０の処理フロー図を参照して説明する。図９は、半導体装置４００Ａのヒューズ書込み時の処理フロー図である。図９において、ステップＳ２１で冗長セルも含めて各ＲＡＭのテストを行う。その結果、６４ビットのメモリセルアレイのうち、不良ビットが１ビットに存在しなかった場合には、冗長セル（冗長ビット）への置き換えを行わない。いずれかのメモリセルアレイに不良ビットが存在して冗長ビットのメモリセルアレイに置き換えが可能であれば、置換を行うビットを決定する（ステップＳ２２）。このステップＳ２２によって該当するヒューズ回路群（３０１〜３０３）へ書込みを行うデータが決定される。上記ステップＳ２１とステップＳ２２の処理を半導体装置４００Ａに含まれる全ての冗長セルを有するメモリについて行う（ステップＳ２３）。すべてのヒューズ回路群（３０１〜３０３）に書き込むべきデータが確定すると、このデータをチェック訂正するＥＣＣコードを決定する（ステップＳ２４）。このステップＳ２４によって、ＥＣＣ用ヒューズ回路群３１１を含めて全てのヒューズ回路へ書き込むべきデータが確定できたので、次のステップＳ２５では、ヒューズ回路のヒューズ素子へ書込みを行う。ヒューズ素子がレーザーヒューズである場合は、レーザーを照射することにより書込みを行い、ヒューズ素子が電気的に書込みを行うヒューズ素子であれば、半導体装置４００Ａを動作させて書込みを行う。すべてのヒューズ回路のヒューズ素子への書込みが終了したら（ステップＳ２６）、ヒューズ回路も含め半導体装置４００Ａのすべての機能の最終チェックを行い、問題がなければ、製造を終了し、半導体装置４００Ａを出荷する。

次に、図１０は、半導体装置４００Ａがシステムの中で実際に使用されるときのヒューズ回路の読出しフロー図である。ここでは、ヒューズ素子について、電源が投入される毎に読出しを行うものとしている。半導体装置４００Ａに電源が投入されると、最初に各ヒューズ回路からデータを読み出す。各ヒューズ回路からは、データ出力信号と状態モニタ信号が出力されるが、検出回路２１０（図８）は、各ヒューズ回路の状態モニタ信号をモニタし、状態モニタ信号としてハイレベルを出力するヒューズ回路の数を計数する。その計数値によって、各ヒューズ素子に不良が発生しているか否か、不良の発生数がどの程度であるかヒューズ回路の信頼例を評価する（ステップＳ３３）。たとえば、ヒューズ素子の不良が１つも発生していない場合は、ヒューズ回路の信頼性は高いと判断してＥＣＣ回路３２０は動作させずにヒューズ回路群（３０１〜３０３）の出力するデータ出力信号Ｑ１をそのまま冗長セルに置き換えるビットの指定に用いる（ステップＳ３４）。これによってＥＣＣ回路を動作させる必要がないので、ＥＣＣ回路の消費電力が節減できる。また、ＥＣＣ回路の演算時間に影響を受けず、高速なデータ処理が実現できる。

一方、ステップＳ３３で、ヒューズ素子に不良が発生していると判断できるときは、必要があればステップＳ３５で警告を発する。警告は、半導体装置４００Ａをさらに制御する上位のコントローラへ警告を発することでもよい。また、ＥＣＣ回路を動作させることにより動作速度が遅くなったり、消費電力が増えたりすることがある場合は、画面にその旨を表示し、半導体装置４００Ａの交換を促すようにしてもよい。また、ＥＣＣ回路を動作させることにより、システム全体の信頼性に影響を与えない場合は、ステップＳ３５は省略してもよい。次に、冗長セルへの置換の指定をヒューズ回路からＥＣＣ回路に切り替え、ＥＣＣ回路によって冗長セルへの置換を行う（ステップＳ３６）。さらに必要があれば、半導体装置４００Ａの機能制限を行う。以上でヒューズ回路に関連する初期設定は終了し、通常の動作へと移行する。その後、半導体装置４００Ａの電源が切断された後、ふたたび電源が投入された場合は、ステップＳ３１からの処理を繰り返す。

以上、実施例３では、ＥＣＣコードは、ヒューズ回路に記憶させたが、ＥＣＣコードは、半導体装置４００Ａのチップ外に設けられる不揮発性メモリに記憶してもよい。その場合は、図８におけるＥＣＣ用ヒューズ回路群３１１は不要である。半導体装置４００Ａを不揮発性メモリを含むシステムに組み込んだ後、各ヒューズ回路群の出力するデータ出力信号からＥＣＣコードを計算し、計算されたＥＣＣコードを外部の不揮発性メモリに記憶させればよい。

以上説明したように、本発明には様々なバリエーションのモード（形態）が考えられるが、その中から主なものをいくつか付記しておく。
（付記１）
導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、
を含むヒューズ回路を備え、
前記複数のヒューズ素子のうち選択したヒューズ素子に電気的なパルスを与え、選択したヒューズ素子の状態を導通または非導通のうち、第１の状態から第２の状態に遷移させる書込み回路をさらに備えることを特徴とする半導体装置。
（付記２）
複数のヒューズ素子を備えたヒューズ回路において、
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、
前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、
前記検出するステップの結果、前記複数のヒューズ素子の状態を総合して判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、
前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、
を有し、
前記複数のヒューズ素子の数が奇数であり、
前記判定するステップが、多数決により判定することを特徴とするヒューズ回路の状態判定方法。
（付記３）
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が前記一方の状態にあるか否かを判定するデータ出力回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して前記一方の状態または前記他方の状態にあるか否かを判定する状態モニタ回路と、
を含むヒューズ回路を備えることを特徴とする半導体装置。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１：ヒューズ切断・読出し回路
１００：データ出力回路
１０１：状態モニタ回路
１１１、１１２：読出し回路
１２１、１２２、１２１Ａ、１２２Ａ：ヒューズ素子
１３１、１３２、１３１Ａ、１３２Ａ：書込みトランジスタ
１４１、１４２：半導体装置のヒューズ用電源端子
２００、２００−１〜２００−５：ヒューズ回路
２１０：検出回路
３０１〜３０３：ヒューズ回路群
３１１：ＥＣＣ用ヒューズ回路群
３２０：ＥＣＣ回路
３３１〜３３３：セレクタ
３４１〜３４３；冗長セルを内蔵するメモリ
４００、４００Ａ：半導体装置
Ｑ１：データ出力信号
Ｑ２：状態モニタ信号
Ｑ３：検出信号
ＳＭＳＢＵＳ：状態モニタ信号バス

Claims

導通または非導通にそれぞれ設定可能な複数のヒューズ素子と、
前記複数のヒューズ素子にそれぞれ接続され前記複数のヒューズ素子が導通または非導通のいずれの状態であるかをそれぞれ読み出す読出し回路と、
前記読出し回路に接続され、前記複数のヒューズ素子の導通、非導通の状態を判定して１ビットのデータとして出力するデータ出力回路と、
前記読出し回路に接続され、前記複数のヒューズ素子が一致して導通または非導通の状態にあるか否かをモニタする状態モニタ回路と、
を含むヒューズ回路を備えることを特徴とする半導体装置。
前記データ出力回路は、前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が前記導通または非導通の一方の状態にあるか否かを判定して１ビットのデータとして出力することを特徴とする請求項１記載の半導体装置。
前記複数のヒューズ素子はいずれも初期状態が導通状態であり、書込みにより非導通の状態に設定可能なヒューズ素子であり、前記データ出力回路は前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が非導通状態であるか否かを判定して出力することを特徴とする請求項１または２記載の半導体装置。
前記複数のヒューズ素子はいずれも初期状態が非導通状態であり、書込みにより導通状態に設定可能なアンチヒューズであり、前記データ出力回路は前記複数のヒューズ素子のうち少なくとも一つのヒューズ素子が非導通状態であるか否かを判定して出力することを特徴とする請求項１または２記載の半導体装置。
複数の前記ヒューズ回路と、
前記複数のヒューズ回路に接続され、前記複数のヒューズ回路にそれぞれ含まれる複数の前記状態モニタ回路のうち、否と判定した状態モニタ回路の数が所定数以上であるか否かを検出する検出回路をさらに、備えることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
冗長セルを含むメモリと、
前記冗長セルへの置き換えを制御する前記メモリの冗長制御部と、
前記複数のヒューズ回路にそれぞれ含まれる複数の前記データ出力回路の出力信号を受けて、前記複数のデータ出力回路のエラーを検出し訂正するＥＣＣ回路と、
をさらに備え、
前記冗長制御部は、前記検出回路の出力信号が接続され、否と判定した状態モニタ回路の数が所定数以上であると前記検出回路が検出したときは前記ＥＣＣ回路の出力信号に応答して前記メモリの冗長セルへの置き換えを制御し、否と判定した状態モニタ回路の数が所定数未満であると前記検出回路が検出したときは前記データ出力回路の出力信号に応答して前記メモリの冗長セルへの置き換えを制御することを特徴とする請求項５記載の半導体装置。
前記複数のヒューズ回路のうち、一部の複数のヒューズ回路は、ＥＣＣ専用のヒューズ回路であって、ＥＣＣ専用の複数のヒューズ回路にそれぞれ含まれるデータ出力回路の出力信号は、前記冗長制御部には直接接続されずに、前記ＥＣＣ回路に接続されていることを特徴とする請求項６記載の半導体装置。
複数のヒューズ素子を備えたヒューズ回路において、
導通または非導通のうち一方の状態と他方の状態とにそれぞれ設定可能な複数のヒューズ素子をいずれも前記一方の状態または前記他方の状態に一致して設定するステップと、
前記設定するステップの後で、前記複数のヒューズ素子が、前記一方の状態にあるか、他方の状態にあるかをそれぞれ検出するステップと、
前記検出するステップの結果、前記複数のヒューズ素子の状態を所定の判定基準に基づいて判定し、前記設定するステップで一方の状態と他方の状態のうち、どちらに設定されたか判定するステップと、
前記検出するステップの結果、前記複数のヒューズ素子のうち、前記一方の状態であると検出されたヒューズ素子と前記他方の状態であると検出されたヒューズ素子との両方があった場合には、警告を発するステップと、
を有することを特徴とするヒューズ回路の状態判定方法。
前記判定するステップにおいて、
前記複数のヒューズ素子が一つでも前記一方の状態であると検出された場合には、前記設定するステップにおいて前記一方の状態への設定が行われたと判定し、前記複数のヒューズ素子がいずれも他方の状態であると検出された場合には、前記設定するステップにおいて他方の状態への設定が行われたと判定することを特徴とする請求項８記載のヒューズ回路の状態判定方法。
前記ヒューズ回路を複数備え、前記警告を発するステップにおいて、前記の複数のヒューズ回路のうち、所定数以上のヒューズ回路が前記警告を発する状態にある場合には、前記判定するステップの結果についてそれぞれエラー検出訂正を行って使用するエラー検出訂正ステップをさらに有することを特徴とする請求項８または９記載のヒューズ回路の状態判定方法。
前記複数のヒューズ回路のうち一部の複数のヒューズ回路は、エラー検出訂正専用ヒューズ回路であり、
前記設定するステップにおいて、エラー検出訂正専用ヒューズ回路以外の前記複数のヒューズ回路の設定状態に応じてそのエラー検出訂正用のコードを前記複数のエラー検出訂正専用ヒューズ回路に設定し、
前記エラー検出訂正ステップにおいて、前記複数のエラー検出訂正専用ヒューズ回路を用いてエラー検出訂正を行うことを特徴とする請求項１０記載のヒューズ回路の状態判定方法。