KR20170117915A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR20170117915A
KR20170117915A KR1020170125020A KR20170125020A KR20170117915A KR 20170117915 A KR20170117915 A KR 20170117915A KR 1020170125020 A KR1020170125020 A KR 1020170125020A KR 20170125020 A KR20170125020 A KR 20170125020A KR 20170117915 A KR20170117915 A KR 20170117915A
Authority
KR
South Korea
Prior art keywords
fuse
data
array
ecc
memory cell
Prior art date
Application number
KR1020170125020A
Other languages
English (en)
Inventor
정병훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170125020A priority Critical patent/KR20170117915A/ko
Publication of KR20170117915A publication Critical patent/KR20170117915A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체 메모리 장치 및 그 구동 방법이 제공된다. 상기 반도체 메모리 장치는 제1 퓨즈 데이터를 저장하는 복수의 제1 안티퓨즈 소자를 포함하고, 안티퓨즈 박스에 포함되는 제1 안티퓨즈 어레이, 제1 퓨즈 데이터의 에러를 검출 및 정정하는 ECC 데이터를 저장하는 복수의 제2 안티퓨즈 소자를 포함하고, 안티퓨즈 박스에 포함되고, 제1 안티퓨즈 어레이의 크기보다 작은 제2 안티퓨즈 어레이, 제1 안티퓨즈 어레이에 제1 퓨즈 데이터를 프로그램하는 제1 프로그램부와, 제1 안티퓨즈 어레이에 저장된 제1 퓨즈 데이터를 리드하는 제1 센싱부를 포함하는 제1 입출력부, 제2 안티퓨즈 어레이에 ECC 데이터를 프로그램하는 제2 프로그램부와, 제2 안티퓨즈 어레이에 저장된 ECC 데이터를 리드하고 제1 센싱부와 동일한 구성을 갖는 제2 센싱부를 포함하는 제2 입출력부 및 제1 입출력부로부터 제1 퓨즈 데이터를 제공받고, 제2 입출력부로부터 ECC 데이터를 제공받아, ECC 데이터를 이용하여 제1 퓨즈 데이터를 정정하여, 제2 퓨즈 데이터를 생성하는 ECC 디코더를 포함하되, 제1 퓨즈 데이터는, 안티퓨즈 박스와 다른 메모리 셀 어레이 내의 결함 메모리 셀의 위치를 식별한다.

Description

반도체 메모리 장치 및 그 구동 방법{Semiconductor memory device and driving method thereof}
본 발명은 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체 메모리 장치는 생산성을 높이기 위해 리던던시 회로를 구비하여, 불량 메모리 셀을 리던던시 셀(redundancy cell)로 치환한다. 리던던시 회로는 예를 들어, 서브 어레이 블록(sub-array block)별로 설치되고, 불량 메모리 셀은 로우(row), 컬럼(column) 또는 개별 셀 단위로 치환될 수 있다.
웨이퍼 제조 공정이 종료되면, 테스트를 통해서 불량 메모리 셀을 골라내고, 불량 메모리 셀의 정보를 퓨즈에 저장시키는 프로그램을 한다. 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어버리는 방식, 레이저 빔으로 퓨즈를 태워 끊어버리는 방식, 레이저 빔으로 정션(junction)을 단락시키는 방식, 안티퓨즈 소자의 절연 파괴를 이용한 방식 등이 있다.
여기서, 안티퓨즈 소자는 전극/절연물/전극을 구비하고, 양 단자에 인가되는 전압차에 따라 절연 파괴되어 두 전극이 단락되게 된다. 안티퓨즈 소자의 절연 파괴 전압을 프로그램 전압이라고 한다. 이러한 프로그램 전압을 이용하여 퓨즈 데이터(즉, 불량 메모리 셀의 정보)를 안티퓨즈 소자에 저장하게 된다.
한편, 안티퓨즈 소자에 저장된 퓨즈 데이터가 손상될 경우, 복구가 불가능하다.
본 발명이 해결하려는 과제는, 손상된 퓨즈 데이터를 복구함으로써 퓨즈 데이터의 신뢰성을 향상시킨 반도체 메모리 장치를 제공하고자 한다.
본 발명이 해결하려는 다른 과제는, 손상된 퓨즈 데이터를 복구함으로써 퓨즈 데이터의 신뢰성을 향상시킨 반도체 메모리 장치의 구동 방법을 제공하고자 한다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 제1 퓨즈 데이터를 저장하는 복수의 제1 안티퓨즈 소자를 포함하고, 안티퓨즈 박스에 포함되는 제1 안티퓨즈 어레이, 제1 퓨즈 데이터의 에러를 검출 및 정정하는 ECC 데이터를 저장하는 복수의 제2 안티퓨즈 소자를 포함하고, 안티퓨즈 박스에 포함되고, 제1 안티퓨즈 어레이의 크기보다 작은 제2 안티퓨즈 어레이, 제1 안티퓨즈 어레이에 제1 퓨즈 데이터를 프로그램하는 제1 프로그램부와, 제1 안티퓨즈 어레이에 저장된 제1 퓨즈 데이터를 리드하는 제1 센싱부를 포함하는 제1 입출력부, 제2 안티퓨즈 어레이에 ECC 데이터를 프로그램하는 제2 프로그램부와, 제2 안티퓨즈 어레이에 저장된 ECC 데이터를 리드하고 제1 센싱부와 동일한 구성을 갖는 제2 센싱부를 포함하는 제2 입출력부 및 제1 입출력부로부터 제1 퓨즈 데이터를 제공받고, 제2 입출력부로부터 ECC 데이터를 제공받아, ECC 데이터를 이용하여 제1 퓨즈 데이터를 정정하여, 제2 퓨즈 데이터를 생성하는 ECC 디코더를 포함하되, 제1 퓨즈 데이터는, 안티퓨즈 박스와 다른 메모리 셀 어레이 내의 결함 메모리 셀의 위치를 식별한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 구동 방법은 제1 퓨즈 데이터를 저장하는 복수의 제1 안티퓨즈 소자를 포함하고 안티퓨즈 박스에 포함되는 제1 안티퓨즈 어레이, 제1 퓨즈 데이터의 에러를 검출 및 정정하는 ECC 데이터를 저장하는 복수의 제2 안티퓨즈 소자를 포함하고 안티퓨즈 박스에 포함되고 제1 안티퓨즈 어레이의 크기보다 작은 제2 안티퓨즈 어레이, 제1 안티퓨즈 어레이에 제1 퓨즈 데이터를 프로그램하는 제1 프로그램부와 제1 안티퓨즈 어레이에 저장된 제1 퓨즈 데이터를 리드하는 제1 센싱부를 포함하는 제1 입출력부, 및 제2 안티퓨즈 어레이에 ECC 데이터를 프로그램하는 제2 프로그램부와 제2 안티퓨즈 어레이에 저장된 ECC 데이터를 리드하고 제1 센싱부와 동일한 구성을 갖는 제2 센싱부를 포함하는 제2 입출력부를 포함하는 반도체 메모리 장치를 제공하고, 제1 입출력부로부터 제1 퓨즈 데이터를 제공받고, 제2 입출력부로부터 ECC 데이터를 제공받아, ECC 데이터를 이용하여 제1 퓨즈 데이터를 정정하여, 제2 퓨즈 데이터를 생성하는 것을 포함하되, 제1 퓨즈 데이터는, 메모리 셀 어레이 내의 결함 메모리 셀의 위치를 식별한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 제1 입출력부를 설명하기 위한 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 레지스터를 설명하기 위한 회로도이다.
도 5는 도 3의 비교부를 설명하기 위한 회로도이다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 안티퓨즈 박스(1)를 위주로 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 안티퓨즈 어레이(10), 제2 안티퓨즈 어레이(20), 제1 입출력부(30), 제2 입출력부(40), ECC 디코더(50) 등을 포함할 수 있다.
제1 안티퓨즈 어레이(10)는 다수의 제1 안티퓨즈 소자(11)를 포함한다. 다수의 제1 안티퓨즈 소자(11)는 제1 퓨즈 데이터(즉, 불량 메모리 셀의 정보) (FD1~FDn)를 저장할 수 있다.
여기서, 제1 안티퓨즈 소자(11)는 저항성 퓨즈 소자로써, 프로그램 되지 않은 상태에서는 높은 저항(예를 들면, 100MΩ)을 가지며 프로그램 된 이후에는 낮은 저항(예를 들면, 100KΩ 이하)을 갖는다. 제1 안티퓨즈 소자(11)는 전극/절연물/전극의 구조를 가질 수 있다. 여기서, 절연물은 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide), ONO(silicon dioxide - silicon nitride - silicon dioxide) 등일 수 있다. 또한, 제1 안티퓨즈 소자(11)의 프로그램 동작은 충분한 시간 동안 전극에 고전압(예를 들면 10V)을 인가하여 절연물를 파괴하여 프로그래밍한다. 따라서, 제1 안티퓨즈 소자(11)가 프로그램되면 양측의 전극이 단락되어, 제1 안티퓨즈 소자(11)의 저항은 작아진다.
제2 안티퓨즈 어레이(20)는 다수의 제2 안티퓨즈 소자(21)를 포함한다. 다수의 제2 안티퓨즈 소자(21)는 제1 퓨즈 데이터(FD1~FDn)를 정정하기 위한 ECC(Error Correction Code) 데이터(ECC1~ECCm)를 저장할 수 있다. 제2 안티퓨즈 소자(21)은, 제1 안티퓨즈 소자(11)와 같이 전극/절연물/전극의 형태를 가질 수 있다.
제1 입출력부(30)는 제1 안티퓨즈 어레이(10)에 제1 퓨즈 데이터(FD1~FDn)를 프로그램하거나, 제1 안티퓨즈 어레이(10)에 저장된 제1 퓨즈 데이터(FD1~FDn)를 리드하는 역할을 한다. 제1 입출력부(30)의 구성은 도 2를 참조하여 후술하도록 한다.
제2 입출력부(40)는 제2 안티퓨즈 어레이(20)에 ECC 데이터(ECC1~ECCm)를 프로그램하거나, 제2 안티퓨즈 어레이(20)에 저장된 ECC 데이터(ECC1~ECCm)를 리드하는 역할을 한다.
ECC 디코더(50)는 제1 퓨즈 데이터(FD1~FDn)와 ECC 데이터(ECC1~ECCm)를 제공받고, ECC 데이터(ECC1~ECCm)를 이용하여 제1 퓨즈 데이터(FD1~FDn)를 정정하여 제2 퓨즈 데이터(CFD1~CFDn)을 생성한다. 또한, ECC 디코더(50)는 파워업(power-up)시 제1 퓨즈 데이터(FD1~FDn)를 정정하여 제2 퓨즈 데이터(CFD1~CFDn)를 생성할 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, ECC 데이터(ECC1~ECCm)는 제1 퓨즈 데이터(FD1~FDn)의 에러를 검출하고 이를 정정하기 위한 여분의 정보(extra information)이다. ECC 데이터(ECC1~ECCm)는 적어도 1비트의 에러를 정정할 수 있다. 1비트의 에러를 정정하려면, 2k 비트당, k+1 비트가 추가적으로 필요하다. 예를 들어, 제1 퓨즈 데이터(FD1~FDn)가 28(=256) 비트라면, ECC 데이터(ECC1~ECCm)는 9(=8+1) 비트일 수 있다. 또한, ECC 데이터(ECC1~ECCm)는 2비트 이상의 에러를 정정할 수 있다. 2비트 이상의 에러를 정정하려면, 1비트의 에러를 정정하기 위해 필요한 비트수보다 많은 비트수가 필요할 수 있다.
한편, ECC 데이터(ECC1~ECCm)는 특정한 형태의 코드로 한정되는 것은 아니다. 예를 들어, ECC 데이터(ECC1~ECCm)는 해밍 코드(hamming code), 허프만 코드(Huffman code), 패러티 코드(parity bit), 터보 코드(turbo code), 순회 코드(cyclic code), 저밀도 패러티 체크 코드(low-density parity-check code), 리드-뮐러 코드(Reed-Muller code), 리드-솔로몬 에러 수정 코드(Reed-Solomon error correction code) 등 어떤 형태의 코딩 방식을 이용하여 생성된 것이라도 무관하다.
본 발명의 일 실시예에 따른 반도체 메모리 장치에서, 제1 안티퓨즈 어레이(10)에 저장된 제1 퓨즈 데이터(FD1~FDn)를 정정하여 제2 퓨즈 데이터(CFD1~CFDn)를 생성하기 때문에, 리페어의 신뢰성이 향상될 수 있다.
ECC 데이터(ECC1~ECCm)는, 제1 퓨즈 데이터(FD1~FDn)에 비해서 충분히 적은 양의 비트이기 때문에, 제2 안티퓨즈 어레이(20)의 크기는 상당히 작다.
도 2는 도 1의 제1 입출력부를 설명하기 위한 회로도이다. 도 2에서는 제1 입출력부를 이용하여 설명하지만, 제2 입출력부의 구조도 제1 입출력부의 구조와 실질적으로 동일하다.
도 2를 참조하면, 제1 입출력부(30)는 프로그램부(32)와 센싱부(34)를 포함할 수 있다.
프로그램부(32)는 제1 안티퓨즈 소자(11)의 도통 저항을 변화시켜, 제1 안티퓨즈 소자(11)를 프로그램한다. 프로그램부(32)는 퓨즈 어드레스 신호(ADD)가 게이트에 연결되고, 선택 신호(SEL)와 노드 B 사이에 형성된 NMOS 트랜지스터(N1)를 포함할 수 있다.
검출부(34)는 제1 안티퓨즈 소자(11)의 프로그램 여부를 검출한다. 검출부(34)는 게이트에 승압 전압(VPP)이 연결되고 노드 B와 제1 안티퓨즈 소자(11) 사이에 형성된 NMOS 트랜지스터(N2), 게이트에 전달 신호(PRECH)가 연결되고 노드 A와 노드 B 사이에 형성된 NMOS 트랜지스터(N3), 게이트에 파워 업 리셋 신호(VCCH)가 연결되고 전원 전압(VCC)과 노드 A 사이에 형성된 PMOS 트랜지스터(P1), 및 게이트에 파워 업 리셋 신호(VCCH)가 연결되고 노드 A와 접지 전압 사이에 형성된 NMOS 트랜지스터(N4)를 포함할 수 있다.
먼저, 프로그램 동작을 설명하면 다음과 같다. 여기서, 스위치(SW)가 턴오프(turn off)되어 있어, 제1 안티퓨즈 소자(11)의 일단은 패드(PAD)와 연결된다.
제1 안티퓨즈 소자(11)가 프로그램되려면, 우선 하이 레벨의 퓨즈 어드레스 신호(ADD)가 인가되어, 노드 B에 선택 신호(SEL)가 전달된다. 이 때, 선택 신호(SEL)의 전압 레벨은 접지 전압에 해당하므로, 노드 B는 로우 레벨이 된다. 이어서, 패드(12)로부터 고전압, 예를 들어 약 10V의 전압이 인가된다. 따라서, 제1 안티퓨즈 소자(11)의 양단의 전압차가 절연 파괴할만큼 커지게 되어, 제1 안티퓨즈 소자(11)가 프로그램된다.
한편, 제1 안티퓨즈 소자(11)가 프로그램되지 않으려면, 퓨즈 어드레스 신호(ADD)가 인가되지 않는다. 따라서, 노드 B는 플로팅(floating)된다. 따라서, 패드(12)로부터 고전압이 인가되더라도 노드 B의 전압 레벨이 같이 상승하므로, 제1 안티퓨즈 소자(11)의 절연막이 파괴되지 않는다. 따라서, 제1 안티퓨즈 소자(11)는 프로그램되지 않는다.
이어서, 센싱 동작을 설명하면 다음과 같다. 여기서, 스위치(SW)가 닫혀 있고, 제1 안티퓨즈 소자(11)의 일단은 접지 전압과 연결된다. 프로그램 여부를 센싱하는 것은 파워업 시에서 실시되는데, 파워업 시에서는 승압 회로 등이 동작되지 않으므로 패스 신호(PRECH)와 승압 전압(VPP)의 전압 레벨은 전원 전압(VCC)과 동일할 수 있다.
파워업 시에 전원 전압(VCC)가 소정 전압 이상이 되면, 트랜지스터(N2, N3)이 턴온된다. 따라서, 안티퓨즈 소자(110)가 프로그램된 상태라면 화살표 C와 같은 전류 흐름이 생기므로, 노드 A가 로우 레벨이 된다. 반면, 안티퓨스 소자(110)가 프로그램되지 않은 상태라면 전류 흐름이 생기지 않으므로, 노드 A는 하이 레벨이 된다. 노드 A의 전압은 인버터를 거쳐서 제1 퓨즈 데이터(FD1)로 출력된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 4는 도 3의 레지스터를 설명하기 위한 회로도이고, 도 5는 도 3의 비교부를 설명하기 위한 회로도이다.
우선, 도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)는 메모리 셀 어레이(150), 리던던시 셀 어레이(160), 로우 디코더(130), 컬럼 디코더(140), 안티퓨즈 박스(1), 레지스터(110), 비교부(120) 등을 포함할 수 있다.
메모리 셀 어레이(150)는 다수의 메모리 셀을 포함할 수 있다. 여기서, 메모리 셀은 DRAM, PRAM, RRAM, 플래시 셀 등 어떠한 형태의 셀이라도 가능하다.
또한, 리던던시 셀 어레이(160)은 다수의 리던던시 메모리 셀을 포함할 수 있다. 다수의 리던던시 메모리 셀은 상기 메모리 셀과 동일 종류의 셀일 수 있으나, 이에 한정되는 것은 아니다.
로우 디코더(130)와 컬럼 디코더(140)는 메모리 셀 어레이(150) 및 리던던시 셀 어레이(160) 내에서 메모리 셀 또는 리던던시 메모리 셀을 지정한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리페어 동작에서는, 메모리 셀의 행(row)를 리던던시 셀의 행으로 대체하는 것을 예로 들었으나, 이에 한정되는 것은 아니다.
안티퓨즈 박스(1)는 도 1 및 도 2를 이용하여 설명한 것과 같이, 제1 퓨즈 데이터(FD1~FDn)를 저장하는 제1 안티퓨즈 어레이(10), ECC 데이터(ECC1~ECCm)를 저장하는 제2 안티퓨즈 어레이(20), ECC 데이터(ECC1~ECCm)를 이용하여 제1 퓨즈 데이터(FD1~FDn)를 정정하여 제2 퓨즈 데이터(CFD1~CFDn)를 생성하는 ECC 디코더(50) 등을 포함할 수 있다.
레지스터(110)는 생성된 ECC 데이터(ECC1~ECCm)를 저장한다. 레지스터(110)는 도 4에 도시된 것과 같이, 다수의 SRAM(110_1~110_n)을 포함할 수 있다.
비교부(120)는 레지스터(110)에 저장된 제2 퓨즈 데이터(CFD1~CFDn)와, 어드레스(DRA1~DRAn)를 비교하여, 그 결과로 리던던시 신호(RD)를 출력한다.
구체적으로, 비교부(120)는 도 5에 도시된 것과 같이, 다수의 XNOR 게이트(XNOR1~XNORn)와 AND 게이트(AND1)를 포함할 수 있다. 각 XNOR 게이트(XNOR1~XNORn)는, 입력되는 제2 퓨즈 데이터(CFD1~CFDn)와 어드레스(DRA1~DRAn)가 서로 일치하면 하이 레벨의 어드레스 비교 신호(PRA1~PRAn)를 출력하고, 서로 일치하지 않으면 로우 레벨의 어드레스 비교 신호(PRA1~PRAn)를 출력한다. AND 게이트(AND1)는 다수의 어드레스 비교 신호(PRA1~PRAn)를 논리곱하여 리던던시 신호(RD)를 출력한다. 다수의 어드레스 비교 신호(PRA1~PRAn)가 모두 하이 레벨인 경우에만, 하이 레벨의 리던던시 신호(RD)가 출력된다.
다시 도 3을 참조하면, 로우 디코더(130)는 리던던시 신호(RD)를 제공받아, 메모리 셀의 행(row)을 리던던시 메모리 셀의 행으로 대체한다. 즉, 로우 디코더(130)는 리던던시 신호(RD)에 따라, 어드레스(DRA1~DRAn)에 대응되는 워드 라인(WL) 대신, 리던던시 워드 라인(RWL)을 선택한다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치에서, 컬럼 디코더(140)는 리던던시 신호(RD)를 제공받아, 메모리 셀의 열(column)를 리던던시 메모리 셀의 열로 대체한다. 즉, 컬럼 디코더(140)는 리던던시 신호(RD)에 따라, 어드레스(DCA1~DCAn)에 대응되는 비트 라인(WL) 대신, 리던던시 비트 라인(RBL)을 선택한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 안티퓨즈 박스 10: 제1 안티퓨즈 어레이
20: 제2 안티퓨즈 어레이 30: 제1 입출력부
40: 제2 입출력부 50: ECC 디코더

Claims (10)

  1. 제1 퓨즈 데이터를 저장하는 복수의 제1 안티퓨즈 소자를 포함하고, 안티퓨즈 박스에 포함되는 제1 안티퓨즈 어레이;
    상기 제1 퓨즈 데이터의 에러를 검출 및 정정하는 ECC 데이터를 저장하는 복수의 제2 안티퓨즈 소자를 포함하고, 상기 안티퓨즈 박스에 포함되고, 상기 제1 안티퓨즈 어레이의 크기보다 작은 제2 안티퓨즈 어레이;
    상기 제1 안티퓨즈 어레이에 상기 제1 퓨즈 데이터를 프로그램하는 제1 프로그램부와, 상기 제1 안티퓨즈 어레이에 저장된 상기 제1 퓨즈 데이터를 리드하는 제1 센싱부를 포함하는 제1 입출력부;
    상기 제2 안티퓨즈 어레이에 상기 ECC 데이터를 프로그램하는 제2 프로그램부와, 상기 제2 안티퓨즈 어레이에 저장된 상기 ECC 데이터를 리드하고 상기 제1 센싱부와 동일한 구성을 갖는 제2 센싱부를 포함하는 제2 입출력부; 및
    상기 제1 입출력부로부터 상기 제1 퓨즈 데이터를 제공받고, 상기 제2 입출력부로부터 상기 ECC 데이터를 제공받아, 상기 ECC 데이터를 이용하여 상기 제1 퓨즈 데이터를 정정하여, 제2 퓨즈 데이터를 생성하는 ECC 디코더를 포함하되,
    상기 제1 퓨즈 데이터는, 상기 안티퓨즈 박스와 다른 메모리 셀 어레이 내의 결함 메모리 셀의 위치를 식별하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 퓨즈 데이터를 저장하는 레지스터와,
    상기 레지스터에 저장된 제2 퓨즈 데이터와, 상기 레지스터에 저장된 제2 퓨즈 데이터와 관련된 어드레스를 비교하여, 그 결과로 리던던시 신호를 출력하는 비교부를 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 비교부는 복수의 XNOR 게이트와 하나의 AND 게이트를 포함하고,
    상기 복수의 XNOR 게이트 각각에 상기 제2 퓨즈 데이터 및 상기 어드레스가 입력되고,
    상기 복수의 XNOR 게이트의 출력이 상기 AND 게이트에 입력되고,
    상기 리던던시 신호는 상기 AND 게이트의 출력인 반도체 메모리 장치.
  4. 제 2항에 있어서,
    다수의 리던던시 메모리 셀을 포함하는 리던던시 메모리 셀 어레이를 더 포함하고,
    상기 메모리 셀 어레이는, 다수의 메모리 셀을 포함하고,
    상기 결함 메모리 셀은, 상기 다수의 메모리 셀 중 적어도 어느 하나인 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 리던던시 신호를 제공받아, 상기 결함 메모리 셀의 열을 상기 리던던시 메모리 셀의 열로 대체하는 컬럼 디코더를 더 포함하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 리던던시 신호를 제공받아, 상기 결함 메모리 셀의 행을 상기 리던던시 메모리 셀의 행으로 대체하는 로우 디코더를 더 포함하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 ECC 디코더는 파워업시 상기 ECC 데이터와 상기 제1 퓨즈 데이터를 제공받아 상기 제2 퓨즈 데이터를 생성하는 반도체 메모리 장치.
  8. 제1 퓨즈 데이터를 저장하는 복수의 제1 안티퓨즈 소자를 포함하고 안티퓨즈 박스에 포함되는 제1 안티퓨즈 어레이, 상기 제1 퓨즈 데이터의 에러를 검출 및 정정하는 ECC 데이터를 저장하는 복수의 제2 안티퓨즈 소자를 포함하고 상기 안티퓨즈 박스에 포함되고 상기 제1 안티퓨즈 어레이의 크기보다 작은 제2 안티퓨즈 어레이, 상기 제1 안티퓨즈 어레이에 상기 제1 퓨즈 데이터를 프로그램하는 제1 프로그램부와 상기 제1 안티퓨즈 어레이에 저장된 상기 제1 퓨즈 데이터를 리드하는 제1 센싱부를 포함하는 제1 입출력부, 및 상기 제2 안티퓨즈 어레이에 상기 ECC 데이터를 프로그램하는 제2 프로그램부와 상기 제2 안티퓨즈 어레이에 저장된 상기 ECC 데이터를 리드하고 상기 제1 센싱부와 동일한 구성을 갖는 제2 센싱부를 포함하는 제2 입출력부를 포함하는 반도체 메모리 장치를 제공하고,
    상기 제1 입출력부로부터 상기 제1 퓨즈 데이터를 제공받고, 상기 제2 입출력부로부터 상기 ECC 데이터를 제공받아, 상기 ECC 데이터를 이용하여 상기 제1 퓨즈 데이터를 정정하여, 제2 퓨즈 데이터를 생성하는 것을 포함하되,
    상기 제1 퓨즈 데이터는, 상기 메모리 셀 어레이 내의 결함 메모리 셀의 위치를 식별하는 반도체 메모리 장치의 구동 방법.
  9. 제 8항에 있어서,
    상기 제2 퓨즈 데이터를 저장하고,
    상기 저장된 제2 퓨즈 데이터와, 상기 저장된 제2 퓨즈 데이터와 관련된 어드레스를 비교하여, 그 결과로 리던던시 신호를 출력하는 것을 더 포함하는 반도체 메모리 장치의 구동 방법.
  10. 제 9항에 있어서,
    상기 저장된 제2 퓨즈 데이터와 상기 어드레스를 비교하는 것은,
    상기 제2 퓨즈 데이터와 상기 어드레스를 XNOR 게이트의 입력으로 제공하고,
    상기 XNOR 게이트의 출력을 AND 게이트의 입력으로 제공하고,
    상기 AND 게이트의 출력을 상기 리던던시 신호로 출력하는 반도체 메모리 장치의 구동 방법.
KR1020170125020A 2017-09-27 2017-09-27 반도체 메모리 장치 및 그 구동 방법 KR20170117915A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170125020A KR20170117915A (ko) 2017-09-27 2017-09-27 반도체 메모리 장치 및 그 구동 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170125020A KR20170117915A (ko) 2017-09-27 2017-09-27 반도체 메모리 장치 및 그 구동 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020110007304A Division KR20120086074A (ko) 2011-01-25 2011-01-25 반도체 메모리 장치 및 그 구동 방법

Publications (1)

Publication Number Publication Date
KR20170117915A true KR20170117915A (ko) 2017-10-24

Family

ID=60299528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170125020A KR20170117915A (ko) 2017-09-27 2017-09-27 반도체 메모리 장치 및 그 구동 방법

Country Status (1)

Country Link
KR (1) KR20170117915A (ko)

Similar Documents

Publication Publication Date Title
US8553486B2 (en) Semiconductor memory device correcting fuse data and method of operating the same
US9741447B2 (en) Semiconductor device including fuse circuit
US6940765B2 (en) Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test
US6515923B1 (en) Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US7405989B2 (en) Electrical fuses with redundancy
US7486577B2 (en) Repair circuit and method of repairing defects in a semiconductor memory device
US20070255981A1 (en) Redundancy-function-equipped semiconductor memory device made from ECC memory
US9293227B1 (en) Semiconductor memory apparatus and semiconductor integrated circuit apparatus
US10726937B2 (en) Semiconductor device and operating method thereof
US4918692A (en) Automated error detection for multiple block memory array chip and correction thereof
US8248871B2 (en) Redundancy circuits and semiconductor memory devices
JP2005518628A (ja) ヒューズ概念および操作方法
US9418763B2 (en) Memory array, memory device, and methods for reading and operating the same
US9991002B2 (en) Methods for reading and operating memory device including efuse
JP2010165442A (ja) 不揮発性半導体記憶装置
US20090059682A1 (en) Semiconductor memory device having antifuse circuitry
US9847142B2 (en) Semiconductor apparatus and repair method thereof
US8755215B2 (en) Resistive memory device
JP2011210316A (ja) 半導体装置及びヒューズ回路の状態判定方法
JP2008204519A (ja) 半導体記憶装置
CN111326204A (zh) 半导体装置
US20080175079A1 (en) Test scheme for fuse circuit
KR20190075354A (ko) 메모리 장치 및 메모리 장치의 동작 방법
US8370708B2 (en) Data error measuring circuit for semiconductor memory apparatus
KR20170117915A (ko) 반도체 메모리 장치 및 그 구동 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application