JP2005518628A - ヒューズ概念および操作方法 - Google Patents
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Abstract
Description
(発明の背景)
集積回路が、より複雑になり、より密集して実装されるにつれて、大抵は集積回路の素子の数が増えたことだけに起因して、集積装置に生じる故障または欠陥の確率が高くなる。これは、ダイナミックランダムアクセスメモリー(DRAM)、スタティックランダムアクセスメモリー(SRAM)、磁気抵抗ランダムアクセスメモリー(MRAM)等のようなメモリー記憶装置に特有な問題である。なぜなら、メモリー記憶装置は、非常に高密度に作り込まれる傾向があるからである。故障の確率が上がるのに対処するために一般的に使用される技術は、集積回路に冗長素子を備えることである。例えば、メモリー記憶装置は、欠陥のあるセグメントおよび配列の代わりに使用できる記憶セルの追加のセグメントおよび配列を含んでいてもよい。
(発明の概要)
1つの特徴によると、本発明は:
論理データ値を記憶セルに格納するための第1メモリーと、
メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第1メモリーと接続されているアドレスデコーダーと、
欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性メモリーセルを含む第2メモリーを備え、アドレスデコーダーと接続されている冗長制御器と、
冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、
冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備える半導体メモリー装置を提供する。
メモリー記憶セルを、欠陥について試験するステップと、
欠陥のあるメモリー記憶セルを特定するステップと、
欠陥のあるメモリー記憶セルを、不揮発性メモリーに保存するステップと、
冗長メモリー記憶セルを、欠陥のあるメモリー記憶セルに割り当てるステップとを含む、半導体メモリー装置に欠陥の許容範囲を提供する方法を提供する。
(解説する実施形態の詳細な説明)
様々な実施形態の構成および使用について、以下に詳しく説明する。しかしながら、本発明は、様々な具体的な状況において具体化できる、複数の応用可能な発明的概念を提供することが分かる。説明した特定の実施形態は、本発明を構成し使用するための具体的な方法の単なる例であり、本発明の範囲を制限しない。
Claims (30)
- 論理データ値を記憶セルに格納するための第1メモリーと、
メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第1メモリーと接続されているアドレスデコーダーと、
欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性の抵抗メモリーセルを含む第2のメモリーを備え、アドレスデコーダーと接続されている冗長制御器と、
冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、
冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備える半導体メモリー装置。 - 上記冗長制御器が、アドレスビットと欠陥のあるメモリー記憶セルのアドレスのリストとを比較するために比較測定器をさらに備える、請求項1に記載の半導体メモリー装置。
- 上記アドレスビットとリストにある欠陥のある記憶セルのアドレスとが一致すると、冗長制御器が、アドレスデコーダーを停止し、冗長アドレスデコーダーを機能させる、請求項1に記載の半導体メモリー装置。
- 上記一致が存在するとき、冗長メモリー記憶セルを欠陥のある記憶セルの代わりに使用する、請求項3に記載の半導体メモリー装置。
- 上記冗長メモリー記憶セルが、単一の個々の記憶セルを含む、請求項1に記載の半導体メモリー装置。
- 上記冗長メモリー記憶セルが、複数個の記憶セルを含み、記憶セルの複数を、欠陥のあるメモリーセルのデータを格納するために使用する、請求項1に記載の半導体メモリー装置。
- 上記リストが、欠陥のある記憶セルと各欠陥のあるセグメントに対する置換記憶セルのセグメント全体とを含む記憶セルのセグメント全体のアドレスを格納する、請求項1に記載の半導体メモリー装置。
- 上記冗長メモリーおよび第1メモリーが、同じ種類のメモリーセルで形成されている、請求項1に記載の半導体メモリー装置。
- 上記冗長メモリーおよび第1メモリーが、異なる種類のメモリーセルで形成されている、請求項1に記載の半導体メモリー装置。
- 上記抵抗メモリーセルが、磁気抵抗ランダムアクセスメモリー(MRAM)セルである、請求項1に記載の半導体メモリー装置。
- 上記MRAMセルに格納された情報を検出するために、ラッチ型のセンスアンプを使用する、請求項10に記載の半導体メモリー装置。
- 上記MRAMセルに格納された情報を検出するために印加される電圧が、単一MRAMセルの破壊電圧のほぼ2倍に等しい、請求項10に記載の半導体メモリー装置。
- 上記MRAMセルが、クロスポイントアレイ構造で配置されている、請求項10に記載の半導体メモリー装置。
- 上記MRAMセルが、MRAM FET構造で配置されている、請求項10に記載の半導体メモリー装置。
- 格納された情報をMRAMセルに書き込むために使用する電圧が、MRAMセルのトンネル酸化物層を絶縁破壊するのに十分である、請求項10に記載の半導体メモリー装置。
- 上記MRAMセルが、ブリッジ構成で実施されている、請求項10に記載の半導体メモリー装置。
- 上記ブリッジ構成が、4個のMRAMセルを含む、請求項17に記載の半導体メモリー装置。
- 上記ブリッジ構成が、2個のMRAMセルを含む、請求項18に記載の半導体メモリー装置。
- 上記ブリッジ構成が、1つのMRAMセルを含む、請求項18に記載の半導体メモリー装置。
- 上記リストに格納されている各アドレスが、誤り訂正符号を用いて符号化されている、請求項1に記載の半導体メモリー装置。
- 上記誤り訂正符号が、ハミングコードである、請求項21に記載の半導体メモリー装置。
- 上記不揮発性メモリーセルを、半導体メモリー装置の通常操作の間にプログラムできる、請求項1に記載の半導体メモリー装置。
- 請求項1に記載の半導体メモリー装置を含む回路。
- 請求項1に記載の半導体メモリー装置を含む電子装置。
- メモリー記憶セルを、欠陥について試験するステップと、
欠陥のあるメモリー記憶セルを特定するステップと、
欠陥のあるメモリー記憶セルを、不揮発性メモリーに保存するステップと、
冗長メモリー記憶セルを、欠陥のあるメモリー記憶セルに割り当てるステップとを含む、半導体メモリー装置に欠陥の許容範囲を提供する方法。 - 上記試験ステップが、装置にあるメモリー記憶セルの走査試験を実施するステップを含む、請求項26に記載の方法。
- 上記決定ステップが、試験ステップで不合格になったメモリー記憶セルをマーキングするステップを含む、請求項26に記載の方法。
- 欠陥のあるメモリー記憶セルのメモリアドレスと欠陥のあるメモリー記憶セルのリストの内容とを比較するステップと、
リストにないメモリアドレスをリストに保存するステップとを含む、請求項26に記載の方法。 - 不揮発性メモリーにあるリストが、欠陥のあるおよび置換メモリー記憶セルのアドレスを含み、上記関連付けステップが、
リストにない欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルを見出すステップと、
リストにない欠陥のあるメモリー記憶セルのアドレスを有する冗長メモリー記憶セルのアドレスを保存するステップとを含む、請求項26に記載の方法。 - 関連付けステップが、リストにない全ての欠陥のあるメモリー記憶セルに対する置換メモリー記憶セルが不十分であるならば、半導体メモリー装置が不完全であるとマーキングするステップをさらに含む、請求項30に記載の方法。
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